JP2009038542A - 発振回路 - Google Patents

Abstract

【課題】高精度な発振回路を提供する。
【解決手段】例えば、奇数段のインバータ回路ＩＶを含んだ複数のリングオシレータ部ＲＯ１，ＲＯ２と、このＲＯ１，ＲＯ２の出力ノードＲＯ＿Ｏ１，ＲＯ＿Ｏ２の信号を加算する加算部ＡＤＤを設ける。そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。これによって、例えばＲＯ１，ＲＯ２の遅延時間がそれぞれ標準偏差σの正規分布に基づいてばらつく場合に、ＯＳＣ＿Ｏから得られるクロック信号のばらつきをσ／√２とすることが可能となる。
【選択図】図１

Description

本発明は、発振回路に関し、特に、リングオシレータを含んだＰＬＬ（Phase Locked Loop）回路などの発振回路に適用して有効な技術に関するものである。

例えば、特許文献１には、２つの独立したリングオシレータの出力を加算することでクロック信号を生成したクロック発生回路が記載されている。この構成では、各リングオシレータのジッタ成分が正規分布のばらつきを持つため、その出力を加算することによってジッタ成分の低減を図っている。
特開２００４−１４６９００号公報

近年、半導体製品の高速化に伴い、益々高精度な発振回路が必要とされている。発振回路の中には、インバータ回路の遅延時間を利用したもの（所謂リングオシレータ）や、ＬＣ共振を利用したものなど様々な方式のものが存在する。その中でも、リングオシレータは、ＣＭＯＳプロセスを用いて低コストで形成可能であり、また、幅広い周波数範囲にも対応可能であることから、例えばＰＣ（Personal Computer）やサーバ装置ならびに通信ネットワーク機器を始めとして様々な製品分野で広く利用されている。

しかしながら、リングオシレータは、ＬＣ共振方式などで比べると、雑音によるジッタ成分が大きいという問題がある。図１０は、本発明の前提として検討したリングオシレータにおいて、そのジッタ成分の要因を示す説明図である。図１０には、例えば５段のインバータ回路ＩＶからなり、可変電圧源ＶＣによって発振周波数を設定可能なリングオシレータが示されている。各インバータ回路ＩＶは、例えばＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳ回路等によって構成される（Ｓ１０１）。

このようなリングオシレータでは、ＣＭＯＳ回路の遅延時間が電流量によって制御され、これによって発振周波数が制御されるが、ＭＰおよびＭＮに流れる電流には周波数に応じた電流雑音が含まれるため（Ｓ１０２）、その発振出力においてランダムな位相の変動（すなわちジッタ成分）が生じてしまう（Ｓ１０３）。この電流雑音は、ＰＮ接合部等で発生し周波数が低い程大きくなる１／ｆ雑音と、拡散抵抗部等で発生し周波数に依存しない熱雑音とが重複されたものとなる。なお、電流雑音によって生じるジッタの分布は、正規分布に従うことが知られている（Ｓ１０４）。

このようなジッタ成分を低減するためには、特許文献１に示されるような技術を用いることが考えられる。しかしながら、特許文献１の構成では、必ずしもジッタ成分を低減できるとは限らない。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、高精度な発振回路を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の発振回路は、それぞれが入力ノードと出力ノードの間に縦続接続された奇数段のインバータ回路を含んだＮ個（Ｎ≧２）の遅延回路部と、この遅延回路部のそれぞれの出力ノードの信号を加算する加算部と、加算部での加算結果を遅延回路部のそれぞれの入力ノードに共通に帰還する帰還ループとを有するものとなっている。このような構成を用いると、Ｎ個の遅延回路部の遅延時間が例えば標準偏差σの正規分布に基づいてばらつく場合、加算部の出力（加算結果）から得られるクロック信号のばらつきをσ／√Ｎにすることが可能となる。したがって、ばらつきが小さい高精度なクロック信号を生成可能となる。

上記のように加算結果をそれぞれの入力ノードに共通に帰還する加算部は、例えば、各遅延回路部の出力ノードを共通に接続することで実現可能である。ちなみに、複数のリングオシレータの各出力を加算器の各入力端子に接続してその加算器から単一のクロック出力を取り出す回路構成（特許文献１を参照）では、加算結果は各リングオシレータに帰還されない。本願にて種々開示される発振回路の特徴は、複数のリングオシレータのループ中に、各ループの信号同士を加算して加算結果を再び各ループに反映させる回路手段を設けた発振回路にあり、これにより発振出力のばらつき低減が可能となる。

なお、共通に接続することによって、加算回路を別途設けるような場合よりも小面積化が可能となるという別の効果も望める。また、奇数段のインバータ回路は、ＣＭＯＳプロセスで形成されたＣＭＯＳインバータ回路や差動アンプ回路などであることが望ましい。ＣＭＯＳプロセスを用いることで、製造プロセスの容易化や微細化などが図れる一方、ＭＯＳトランジスタの１／ｆ雑音や熱雑音等に起因してクロック信号のジッタ成分が増大する恐れがある。本発明の発振回路を用いることで、このジッタ成分の増大を抑制可能となる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、発振回路の高精度化が実現可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

（実施の形態１）
図１は、本発明の実施の形態１による発振回路において、その構成の一例を示すブロック図である。図１に示す発振回路ＯＳＣは、２つのリングオシレータ部（遅延回路部）ＲＯ１，ＲＯ２と、加算部ＡＤＤによって構成される。ＲＯ１，ＲＯ２は、同一の回路構成を備え、それぞれ奇数段のインバータ回路ＩＶを含んでいる。加算部ＡＤＤは、ＲＯ１の出力ノードＲＯ＿Ｏ１とＲＯ２の出力ノードＲＯ＿Ｏ２に接続され、これらの信号の加算結果をＯＳＣの出力ノードＯＳＣ＿Ｏに出力する。さらに、出力ノードＯＳＣ＿Ｏは、ＲＯ１の入力ノードＲＯ＿Ｉ１およびＲＯ２の入力ノードＲＯ＿Ｉ２に接続され、これによって、ＲＯ１およびＲＯ２では帰還ループが形成される。

図２は、図１の発振回路におけるリングオシレータ部の構成例を示す回路図であり、図１のＲＯ１，ＲＯ２のそれぞれに該当するものである。図２に示すリングオシレータ部（遅延回路部）ＲＯは、入力ノードＲＯ＿Ｉと出力ノードＲＯ＿Ｏとの間に縦続接続された奇数段（ここでは５段）のＣＭＯＳインバータ回路ＣＩＶ１〜ＣＩＶ５と、可変電流源ＩＳｖ，ＩＳｇと、可変電圧源ＶＣによって構成される。ＩＳｖ，ＩＳｇは、それぞれ可変電圧源ＶＣに比例または反比例した動作電流をＣＩＶ１〜ＣＩＶ５に対して供給する。ＩＳｖは、ＣＩＶ１〜ＣＩＶ５に含まれるＰＭＯＳトランジスタ（図示せず）と電源電圧ＶＤＤの間に挿入され、ＩＳｇは、ＣＩＶ１〜ＣＩＶ５に含まれるＮＭＯＳトランジスタ（図示せず）と接地電圧ＧＮＤの間に挿入される。

したがって、可変電圧源ＶＣの電圧値に応じて、ＣＩＶ１〜ＣＩＶ５の電流量が制御され、これに応じてＲＯ＿ＩからＲＯ＿Ｏに至る伝播遅延時間が制御される。なお、ここでは、ＶＤＤ側とＧＮＤ側の両方に可変電流源ＩＳｖ，ＩＳｇを設けたが、いずれか一方を設ける構成としてもよい。

図３は、図１の発振回路における加算部の構成例を示す回路図である。図３において、加算部ＡＤＤは、例えば、３個のＣＭＯＳインバータ回路ＣＩＶ３０〜ＣＩＶ３２によって構成される。ＣＩＶ３１は、リングオシレータ部ＲＯ１の出力ノードＲＯ＿Ｏ１を入力とし、ＣＩＶ３２は、リングオシレータ部ＲＯ２の出力ノードＲＯ＿Ｏ２を入力とする。ＣＩＶ３１とＣＩＶ３２の出力は、共通に接続されると共にＣＩＶ３０の入力となる。そして、ＣＩＶ３０の出力が発振回路ＯＳＣの出力ノードＯＳＣ＿Ｏとなり、このノードがＲＯ１およびＲＯ２の入力側に帰還される。この加算部ＡＤＤによると、ＲＯ１の出力とＲＯ２の出力とがＣＩＶ３１とＣＩＶ３２の共通出力ノードＮＤ３０で加算され、この加算結果を反映してＣＩＶ３０を駆動して得たクロック信号が帰還されることになる。

図４は、図１の発振回路における加算部の他の構成例を示す回路図である。図４においては、加算部ＡＤＤとして、特に回路は設けずに、ＲＯ１の出力ノードＲＯ＿Ｏ１とＲＯ２の出力ノードＲＯ＿Ｏ２とをＯＳＣの出力ノードＯＳＣ＿Ｏにそのまま接続した構成となっている。このように、配線のみによって加算部ＡＤＤを実現することで、回路面積の低減が可能となる。

次に、本実施の形態の発振回路の動作原理について説明を行う。図５は、図４の発振回路におけるリングオシレータ部に図２の回路を適用した構成例を示す回路図である。ここでは、この図５の発振回路ＯＳＣを例として動作原理の説明を行う。まず、図５におけるリングオシレータ部ＲＯ１とリングオシレータ部ＲＯ２の伝播遅延時間を、それぞれｔｐｄ１およびｔｐｄ２とおくと、ｔｐｄ１，ｔｐｄ２は、例えば、図６（ａ）に示すようなばらつき分布となる。

図６は、図５の発振回路の動作原理を示すものであり、（ａ）は各リングオシレータ部ＲＯ１，ＲＯ２のジッタ成分の分布を示す説明図、（ｂ）は発振回路の出力ノードＯＳＣ＿Ｏに現れる波形のイメージ図である。図６（ａ）に示すように、伝播遅延時間ｔｐｄ１，ｔｐｄ２は、それぞれ平均伝播遅延時間ｔｐｄａを中心に標準偏差σを備えた正規分布のばらつきを持っている。このσに応じて定められるばらつき幅が、ジッタ成分ＴＪ_ｐ−ｐとなる。

ここで、図６（ａ）に示すように、例えば、あるクロックサイクルにおいて、「ｔｐｄ１＝ｔｐｄａ−Ｔｊ１」、「ｔｐｄ２＝ｔｐｄａ＋Ｔｊ２」（Ｔｊ１，Ｔｊ２＞０）であったとすると、図６（ｂ）に示すように波形が得られる。すなわち、ＲＯ１の出力ノードＲＯ＿Ｏ１に生じたクロック波形から遅れてＲＯ２の出力ノードＲＯ＿Ｏ２にクロック波形が生じ、その結果、出力ノードＯＳＣ＿Ｏには、これらを加算した（平均化した）クロック波形が得られる。この出力ノードＯＳＣ＿Ｏのクロック波形の実効的な伝播遅延時間ｔｐｄ１２は、平均伝播遅延時間ｔｐｄａに近いものとなり、実効的に、ばらつきが低減されることになる。

図７は、図５の発振回路の動作原理を示すものであり、発振回路の出力ノードＯＳＣ＿Ｏに現れるジッタ成分の分布を示す説明図である。一般的に、「平均値μ、標準偏差σ」の正規分布がＮ個存在していた場合、この「Ｎ個の平均値」の平均値はμとなり、これに伴う標準偏差（即ち標準誤差と呼ばれるもの）はσ／√Ｎになることが知られている。したがって、発振回路の出力ノードＯＳＣ＿Ｏでの伝播遅延時間ｔｐｄ１２は、図７に示すように、平均伝播遅延時間ｔｐｄａを中心に標準偏差σ／√２を備えた正規分布のばらつきを持つことになる。

以上のように、本実施の形態の発振回路を用いることにより、一つのリングオシレータによってクロック波形を生成する場合に比べて、そのジッタ成分を１／√２に低減可能となる。また、理論的にはリングオシレータ部ＲＯの数を増やすほど、ジッタ成分を低減可能となる。ただし、回路面積や消費電力などの観点からは２個程度とする方が望ましい。

なお、前述した特許文献１の構成は、それぞれ独立したリングオシレータの出力を加算しており、図１等のように、この加算結果からの帰還ループを備えない構成となっている。この場合、例えば、図６（ａ）で説明すると、ＲＯ１とＲＯ２の平均伝播遅延時間が必ずしも同じ値（ｔｐｄａ）になるとは限らない。図１０で説明したように、特にＭＯＳ回路を用いてリングオシレータを構成した場合、その１／ｆ雑音が低周波数帯において大きくなるため、場合によっては、ＲＯ１とＲＯ２の平均伝播遅延時間が大きくズレる場合も起こり得る。したがって、それぞれ平均値が異なる正規分布同士を加算平均することになるため、必ずしもジッタ成分を低減できるとは限らない。

（実施の形態２）
本実施の形態２では、前述した図１の構成例の各回路ブロックに差動アンプ回路を適用した場合の構成例について説明する。図８は、本発明の実施の形態２による発振回路において、その構成の一例を示す回路図である。図８において、リングオシレータ部（遅延回路部）ＲＯ１は、縦続接続された３段の差動アンプ回路ＤＡＭＰ１ａ，ＤＡＭＰ１ｂ，ＤＡＭＰ１ｃによって構成され、リングオシレータ部（遅延回路部）ＲＯ２も同様に、縦続接続された３段の差動アンプ回路ＤＡＭＰ２ａ，ＤＡＭＰ２ｂ，ＤＡＭＰ２ｃによって構成される。

ＤＡＭＰ１ａ〜１ｃおよびＤＡＭＰ２ａ〜２ｃのそれぞれは、差動対（トランジスタ対）となるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２のドレインにそれぞれ接続されるＰＭＯＳトランジスタＭＰ１，ＭＰ２と、ＭＮ１，ＭＮ２の共通ソースと接地電圧ＧＮＤの間に接続される可変電流源ＩＳ１によって構成される。ＭＰ１，ＭＰ２は、差動対の負荷回路として機能し、ゲートが共通にバイアス電圧ＶＢに接続され、ソースが共通に電源電圧ＶＤＤに接続され、ＭＰ１のドレインがＭＮ１のドレインに、ＭＰ２のドレインがＭＮ２のドレインにそれぞれ接続される。

ここで、ＭＮ１のゲートを（＋）入力（非反転入力）、ＭＮ２のゲートを（−）入力（反転入力）とすると、ＭＮ１（ＭＰ１）のドレインが（−）出力（反転出力）となり、ＭＮ２（ＭＰ２）のドレインが（＋）出力（非反転出力）となる。リングオシレータ部ＲＯ１においては、ＤＡＭＰ１ａの（−）出力および（＋）出力が、ＤＡＭＰ１ｂの（＋）入力および（−）入力に接続され、ＤＡＭＰ１ｂの（−）出力および（＋）出力が、ＤＡＭＰ１ｃの（＋）入力および（−）入力に接続される。リングオシレータ部ＲＯ２においても同様に、ＤＡＭＰ２ａの（−）出力および（＋）出力が、ＤＡＭＰ２ｂの（＋）入力および（−）入力に接続され、ＤＡＭＰ２ｂの（−）出力および（＋）出力が、ＤＡＭＰ２ｃの（＋）入力および（−）入力に接続される。

したがって、ＲＯ１において、ＤＡＭＰ１ａの（ＭＮ１，ＭＮ２）のゲートにそれぞれ（‘Ｈ’，‘Ｌ’）を入力した場合、３段の差動アンプ回路を介すことで、ＤＡＭＰ１ｃの（ＭＮ１，ＭＮ２）のドレインからは、極性が反転した（‘Ｌ’，‘Ｈ’）が出力される。ＲＯ２においても同様に、ＤＡＭＰ２ａの（ＭＮ１，ＭＮ２）のゲートにそれぞれ（‘Ｈ’，‘Ｌ’）を入力した場合、３段の差動アンプ回路を介すことで、ＤＡＭＰ２ｃの（ＭＮ１，ＭＮ２）のドレインからは、極性が反転した（‘Ｌ’，‘Ｈ’）が出力される。

また、ＤＡＭＰ１ａ〜１ｃに含まれる可変電流源ＩＳ１には、可変電圧源ＶＣ１の電圧値に比例または反比例した電流が流れ、ＤＡＭＰ２ａ〜２ｃに含まれる可変電流源ＩＳ１には、可変電圧源ＶＣ２の電圧値に比例または反比例した電流が流れる。この可変電圧源ＶＣ１，ＶＣ２の電圧値を設定することで、ＲＯ１およびＲＯ２の伝播遅延時間を設定することができ、これによって発振周波数を設定することができる。なお、ここでは、ＶＣ１とＶＣ２を個別に設けたが、実際には同じ電圧値が設定されるため共通化することも可能である。

図８において、加算部ＡＤＤは、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６と、ＰＭＯＳトランジスタＭＰ３，ＭＰ４と、定電流源ＩＳ２，ＩＳ３によって構成される。ＭＮ３，ＭＮ４は、差動対（トランジスタ対）を構成し、そのソースは共通に接続され、ＭＮ３のドレインがＭＰ３のドレインに、ＭＮ４のドレインがＭＰ４のドレインにそれぞれ接続される。同様に、ＭＮ５，ＭＮ６は、差動対を構成し、そのソースは共通に接続され、ＭＮ５のドレインがＭＰ３（ＭＮ３）のドレインに、ＭＮ６のドレインがＭＰ４（ＭＮ４）のドレインにそれぞれ接続される。ＩＳ２は、ＭＮ３，ＭＮ４の共通ソースと接地電圧ＧＮＤの間に設けられ、ＩＳ３は、ＭＮ５，ＭＮ６の共通ソースとＧＮＤの間に設けられる。また、ＭＰ３，ＭＰ４は、各差動対（ＭＮ３，ＭＮ４およびＭＮ５，ＭＮ６）に共通の負荷回路として機能し、ＭＰ３，ＭＰ４のゲートは、バイアス電圧ＶＢに接続され、ＭＰ３，ＭＰ４のソースは電源電圧ＶＤＤに接続される。

ここで、ＭＮ３およびＭＮ５のゲートをそれぞれ（＋）入力、ＭＮ４およびＭＮ６のゲートをそれぞれ（−）入力とすると、ＭＮ３，ＭＮ５，ＭＰ３の共通ドレインが（−）出力となり、ＭＮ４，ＭＮ６，ＭＰ４の共通ドレインが（＋）出力となる。ＭＮ５の（＋）入力には、ＤＡＭＰ１ｃからの（−）出力が入力され、ＭＮ６の（−）入力には、ＤＡＭＰ１ｃからの（＋）出力が入力される。一方、ＭＮ３の（＋）入力には、ＤＡＭＰ２ｃからの（−）出力が入力され、ＭＮ４の（−）入力には、ＤＡＭＰ２ｃからの（＋）出力が入力される。そして、ＭＰ４等からの（＋）出力が、ＤＡＭＰ１ａおよびＤＡＭＰ２ａの（＋）入力に帰還され、ＭＰ３等からの（−）出力が、ＤＡＭＰ１ａおよびＤＡＭＰ２ａの（−）入力に帰還される。

このようなＡＤＤでは、ＭＮ５，ＭＮ６によってＲＯ１からの差動電圧が差動電流に変換され、ＭＮ３，ＭＮ４によってＲＯ２からの差動電圧が差動電流に変換され、これらの差動電流が、ＭＮ３，ＭＮ５，ＭＰ３の共通ドレインおよびＭＮ４，ＭＮ６，ＭＰ４の共通ドレインで加算されると共に差動出力電圧に変換される。そして、この差動出力電圧が、ＲＯ１およびＲＯ２の差動入力電圧として帰還される。なお、極性的には、例えば、ＤＡＭＰ１ａの（＋）入力に‘Ｈ’が印加されると、ＤＡＭＰ１ｃの（−）出力から‘Ｌ’が出力され、これがＡＤＤにおけるＭＮ５の（＋）入力となる。そうすると、ＭＰ４等の（＋）出力からこの‘Ｌ’が出力されると共に、この‘Ｌ’がＤＡＭＰ１ａの（＋）入力に帰還されるため、発振が生じることになる。

以上のように、図１の発振回路に差動アンプ回路を適用することで、実施の形態１で述べたようにクロック波形のジッタ成分を低減できることに加えて、ＣＭＯＳ回路等を適用した場合と比べて高速かつ小振幅なクロック波形を生成可能となる。

（実施の形態３）
本実施の形態３では、前述した実施の形態１，２の構成例を適用したＰＬＬ（Phase Locked Loop）について説明する。図９は、本発明の実施の形態３による発振回路において、その構成の一例を示すブロック図である。図９に示す発振回路（ＰＬＬ回路）は、位相比較器ＰＤ、チャージポンプ回路ＣＰ、ロウパスフィルタＬＰＦ、電圧制御発振回路ＶＣＯ、および分周器ＮＤＩＶを備え、このＶＣＯに実施の形態１，２で述べた発振回路ＯＳＣが適用されている。

電圧制御発振回路ＶＣＯからの出力クロック信号ＣＬＫｏは、分周器ＮＤＩＶによって所定の比率に分周された後に位相比較器ＰＤに入力される。ＰＤは、このＮＤＩＶの出力とリファレンスクロック信号ＣＬＫｒとで位相の進み具合を比較し、その比較結果に応じてチャージポンプ回路ＣＰを制御する。ＣＰは、この位相比較結果に応じて充電電流または放電電流を出力する。ロウパスフィルタＬＰＦは、ＣＰからの充放電電流を平滑化すると共に、その内部のコンデンサ（図示せず）の電圧が、この充電電流または放電電流によって制御される。そして、このコンデンサの電圧が実施の形態１，２で示した可変電圧源ＶＣとなり、このＶＣに応じてＶＣＯ内の発振回路ＯＳＣの発振周波数が制御される。最終的には、ＮＤＩＶの出力とＣＬＫｒの位相が一致する発振周波数に収束することになる。

このようなＰＬＬ回路は、パーソナルコンピュータやサーバ装置および通信ネットワーク機器等を代表に様々な機器で幅広く使用されている。ＰＬＬ回路を用いることで、出力クロック信号ＣＬＫｏの位相をリファレンスクロック信号ＣＬＫｒの位相とほぼ一致させることが可能となるが、厳密には、このＣＬＫｏの位相に、ＶＣＯのジッタ成分に伴うばらつきが生じてしまう。そこで、このＶＣＯに本実施の形態の発振回路ＯＳＣを適用することで、ＣＬＫｏの位相ばらつきが低減され、より高精度なクロック信号が生成可能となる。

以上、本発明者によりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、図８の構成例において、図４に示したようにリングオシレータ部ＲＯ１，ＲＯ２の出力同士を接続することで加算部を実現することも可能である。この場合、図８の構成例においては、ＲＯ＿Ｏ１の（−）出力とＲＯ＿Ｏ２の（−）出力、およびＲＯ＿Ｏ１の（＋）出力とＲＯ＿Ｏ２の（＋）出力をそれぞれ接続し、この共通接続の（−）出力をＲＯ＿Ｏ１およびＲＯ＿Ｏ２の（＋）入力に帰還し、共通接続の（＋）出力をＲＯ＿Ｏ１およびＲＯ＿Ｏ２の（−）入力に帰還すればよい。

本発明による発振回路は、リングオシレータ回路によってクロック信号を生成するシステム全般に対して広く適用可能である。

本発明の実施の形態１による発振回路において、その構成の一例を示すブロック図である。 図１の発振回路におけるリングオシレータ部の構成例を示す回路図である。 図１の発振回路における加算部の構成例を示す回路図である。 図１の発振回路における加算部の他の構成例を示す回路図である。 図４の発振回路におけるリングオシレータ部に図２の回路を適用した構成例を示す回路図である。 図５の発振回路の動作原理を示すものであり、（ａ）は各リングオシレータ部のジッタ成分の分布を示す説明図、（ｂ）は発振回路の出力ノードに現れる波形のイメージ図である。 図５の発振回路の動作原理を示すものであり、発振回路の出力ノードに現れるジッタ成分の分布を示す説明図である。 本発明の実施の形態２による発振回路において、その構成の一例を示す回路図である。 本発明の実施の形態３による発振回路において、その構成の一例を示すブロック図である。 本発明の前提として検討したリングオシレータにおいて、そのジッタ成分の要因を示す説明図である。

符号の説明

ＯＳＣ 発振回路
ＲＯ リングオシレータ部
ＲＯ＿Ｉ 入力ノード
ＲＯ＿Ｏ 出力ノード
ＯＳＣ＿Ｏ 出力ノード
ＡＤＤ 加算部
ＩＳ 電流源
ＶＣ 電圧源
ＣＩＶ ＣＭＯＳインバータ回路
ＩＶ インバータ回路
ＤＡＭＰ 差動アンプ回路
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＶＢ バイアス電圧
ＰＤ 位相比較器
ＣＰ チャージポンプ回路
ＬＰＦ ロウパスフィルタ
ＶＣＯ 電圧制御発振回路
ＮＤＩＶ 分周器
ＣＬＫ クロック信号

Claims (9)

1. 入力ノードと出力ノードの間で縦続接続された奇数段のインバータ回路をそれぞれが含んだＮ個（Ｎ≧２）の遅延回路部と、
   前記Ｎ個の遅延回路部のそれぞれの出力ノードの信号を加算する加算部と、
   前記加算部での加算結果を前記Ｎ個の遅延回路部のそれぞれの入力ノードに共通に帰還する帰還ループとを有することを特徴とする発振回路。
2. 請求項１記載の発振回路において、
   前記加算部は、前記Ｎ個の遅延回路部のそれぞれの出力ノードを共通に接続した構成となっていることを特徴とする発振回路。
3. 請求項１記載の発振回路において、
   前記奇数段のインバータ回路は、ＣＭＯＳプロセスで形成されることを特徴とする発振回路。
4. 請求項３記載の発振回路において、
   前記奇数段のインバータ回路のそれぞれは、ＣＭＯＳ差動アンプ回路であることを特徴とする発振回路。
5. 請求項４記載の発振回路において、
   前記加算部は、
   前記Ｎ個の遅延回路部からのそれぞれの差動出力信号が入力されるＮ個のトランジスタ対と、
   前記Ｎ個のトランジスタ対に共通して設けられ、前記加算結果を出力する差動出力ノードに一端が接続された負荷回路とを備え、
   前記Ｎ個のトランジスタ対は、前記差動出力ノードに対して並列に接続されていることを特徴とする発振回路。
6. 請求項１記載の発振回路において、
   前記Ｎ個の遅延回路部は、更に、前記奇数段のインバータ回路の遅延時間を可変設定する手段を備えることを特徴とする発振回路。
7. 制御電圧に応じた周波数のクロック信号を出力する電圧制御発振部と、
   前記電圧制御発振部から出力されたクロック信号の位相と外部から入力された基準クロック信号の位相とを比較する位相比較部と、
   前記位相比較部での位相比較結果に応じて充放電電流を生成するチャージポンプ部と、
   前記充放電電流に伴う電荷をコンデンサに蓄積し、前記電圧制御発振部への前記制御電圧を生成するフィルタ部とを備え、
   前記電圧制御発振部は、
   入力ノードと出力ノードの間で縦続接続された奇数段のインバータ回路をそれぞれが含んだ第１および第２遅延回路部と、
   前記第１遅延回路部の出力ノードの信号と前記第２遅延回路部の出力ノードの信号とを加算する加算部と、
   前記加算部での加算結果を前記第１遅延回路部の入力ノードおよび前記第２遅延回路部の入力ノードに共通に帰還する帰還ループと、
   前記制御電圧に応じて前記奇数段のインバータ回路の動作電流を可変設定する手段とを有することを特徴とする発振回路。
8. 請求項７記載の発振回路において、
   前記加算部は、前記第１遅延回路部の出力ノードと前記第２遅延回路部の出力ノードとを共通に接続した構成となっていることを特徴とする発振回路。
9. 請求項７記載の発振回路において、
   前記奇数段のインバータ回路は、ＣＭＯＳプロセスで形成されることを特徴とする発振回路。

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