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Digitaler Phasenregelkreis
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Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis zum
Synchronisieren von Ausgangssignalen mit Eingangssignalen, bei dem ein Phasendetektor
vorgesehen ist, der der jeweiligen Phasendifferenz zwischen den Ausgangssignalen
und den Eingangssignalen zugeordnete, die Regelabweichung darstellende erste Signale
erzeugt und bei dem eine Filteranordnung vorgesehen ist, an der die ersten Signale
anliegen und die die Regelgröße darstellende zweite Signale an einen Oszillator
abgibt, der die Ausgangssignale erzeugt, deren Folgefrequenz der Regelgröße zugeordnet
ist.
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Es sind bereits digitale Phasenregelkreise bekannt, bei denen zwischen
einem Phasendetektor und einem Oszillator eine Filteranordnung vorgesehen ist. Der
Phasendetektor erzeugt Regelabweichungen, die den Phasendifferenzen zwischen: den
Eingangssignalen und vom Oszillator erzeugten Ausgangssignalen proportional sind.
Die Regelabweichungen werden einer Filteranordnung zugefflhtt, die an ihrem Ausgang
eine Regelgröße an den Oszillator abgibt. Der Oszillator erzeugt die Ausgangssignale,
deren Folgefrequenz von den Momentanwerten der Regelgröße abhängt. Eine bekannte
Filteranordnung führt eine Digitalisierung der Regelabweichung, eine Bildung des
digitalen Integrals der Regelabweichung und eine Addition der digitalen Regelabweichung
und des digitalen Integrals der Regelabweichung in drei zeitlich aufeinanderfolgenden
Schritten durch, was einen hohen Aufwand für die digitale Filteranordnung und ihre
Taktsteuerung erfordert. Eine bereits vorgeschlagene Filteranordnung ent-
hält
einen Addierer, der die Regelabweichung mit Signalen addiert, die der mit einem
konstanten Faktor multiplizierten zeitlich vorhergehenden Regelgröße zugeordnet
sind. Diese Filteranordnung erfordert einen verhältnismäßig großen Aufwand,da Addierer
und Multiplizierer erforderlich sind.
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Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis
anzugeben, bei dem die Filteranordnung digital ausgebildet ist und bei dem die Filteranordnung
und deren Taktsteuerung einen geringen Aufwand erfordert. Insbesondere sollen für
die Filteranordnung keine digitalen Addierer oder Multiplizierer verwendet werden.
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Erfindungsgemaß wird die Aufgabe bei dem digitalen Phasenregelkreis
der eingangs genannten Art dadurch gelöst, daß die Filteranordnung eine erste Zählstufe
und eine zweite Zählstufe enthält, an deren Zähleingängen in einem Taktgeber erzeugte
Taktimpulse anliegen und die in Abhängigkeit von den Binärwerten der ersten Signale
aufwärts bzw. abwärts gezählt werden, daß die Ausgänge der zweiten Zählstufe mit
den Stelleingängen der ersten Zählstufe verbunden sind und daß an den Setzeingängen
der ersten Zählstufe im Taktgeber erzeugte Setzsignale anliegen, die jeweils nach
einer vorgegebenen Zeitdauer die an den höherwertigen Ausgängen der zweiten Zählstufe
abgegebenen Zählerstände in die erste Zählstufe einspeichern und daß an den Ausgängen
der ersten Zählstufe abgegebene Zählerstände die Regelgröße darstellen.
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Der digitale Phasenregelkreis gemäß der vorliegenden Erfindung hat
ein Proportional-Integral-Verhalten. Er hat den Vorteil, daß das Proportional-Integral-Verhalten
ohne die Verwendung von Addierern und/oder Multiplizierern erreicht wird. Gleichzeitig
wird die Digitalisierung der Regelabweichung ohne zusätzlichen Aufwand erreicht.
Weiterhin hat er die Vorteile, daß die Parameter des Regelkreises zweiter Ordnung,
wie die Eigenfrequenz und die Dämpfung, in einem weiten Bereich frei gewählt werden
können und in bestimmten Bereichen digital verändert werden können.
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Ein besonders geringer Aufwand des digitalen Phasenregelkreises wird
erreicht, wenn die Zählstufen jeweils aus einer Mehrzahl von
Zählern
gebildet werden und wenn mindestens einer der Zähler mit den niederwertigsten Ausgängen
beiden Zählstufen gemeinsam zugeordnet ist.
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Um auch beim Ausfall oder bei einer Störung der Regelabweichung eine
brauchbare Regelgröße für den Oszillator zur Verfügung stellen zu können, ist es
günstig, wenn die Zählstufen gesperrt werden und wenn der ersten Zählstufe ein Speicher
nachgeschaltet ist, in dem eine Regelgröße durch im Taktgeber erzeugte Speichersignale
einspeicherbar ist. Insbesondere ist es günstig, wenn die Regelgröße beim Sperren
der Zählstufen den Wert des Integrals der Regelabweichung annimmt.
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Falls der Oszillator als spannungs- oder stromgesteuerter Oszillator
ausgebildet ist, ist es vorteilhaft, wenn dem Speicher ein Digital-Analog-Wandler
nachgeschaltet ist, dessen Ausgang mit dem Steuereingang des Oszillators verbunden
ist.
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Falls die in den beiden Zählerstufen gebildeten Signale während vorgegebener
Zeitintervalle nicht geändert werden sollen, um während dieser Zeitintervalle eine
weitere Verarbeitung dieser Signale zu ermöglichen, ist es vorteilhaft, wenn der
Taktgeber Freigabesignale erzeugt, die die Zählstufen nur während vorgegebener Zeitdauern
freigeben.
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Um ein für den jeweiligen Anwendungsfall bestmögliches Regelverhalten
zu erreichen und insbesondere die Eigenfrequenz bei unverändertem Dämpfungsfaktor
verändern zu können, ist es günstig, wenn die Regelparameter durch änderung der
Länge der ersten und/oder der zweiten Zählstufe einstellbar sind.
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Im folgenden wird ein Ausführungsbeispiel des digitalen Phasenregelkreises
gemäß der vorliegenden Erfindung anhand von Zeichnungen beschrieben.
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Es zeigen: Fig. 1 ein Blockschaltbild eines Phasenregelkreises, Fig.
2 ein Blockschaltbild einer Filteranordnung des Phasenregelkreises,
Fig.
3 ein Schaltbild des digitalen Phasenregelkreises, Fig. 4 Zeitdiagramme von Signalen
an verschiedenen Punkten der Filteranordnung.
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Dem in Fig. 1 dargestellten Phasenregelkreis PR werden von einem Signalgeber
SG Eingangssignale ES zugeführt. An seinem Ausgang gibt der Phasenregelkreis PR
Ausgangssignale AS an einen Signalverbraucher SV ab. Die Folgefrequenz der Ausgangssignale
AS wird durch den Phasenregelkreis PR derart geregelt, daß sie gleich ist der Folgefrequenz
der Eingangssignale ES oder - bei Verwendung eines Frequenzteilers FT mit dem Teilerverhältnis
1:N - der mit dem Faktor N multiplizierten Folgefrequenz der Eingangssignale ES.
In entsprechender Weise wird die Phase der Ausgangssignale AS so geregelt, daß die
Phasendifferenz am Ausgang des Frequenzteilers FT abgegebenen Ausgangssignalen AS1
und den Eingangssignalen ES im Mittel konstant ist und dieser Mittelwert der Phasendifferenz
beispielsweise den Wert Null besitzt.
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Der Phasenregelkreis PR enthält einen Phasendetektor PD, der die Phasendifferenz
zwischen den Eingangssignalen ES und den Ausgangssignalen AS1 ermittelt. An seinem
Ausgang gibt der Phasendetektor PD die Regelabweichung darstellende Signale RE an
eine Filteranordnung FA ab. Die Impulsdauern dieser Signale RE sind proportional
der Phasendifferenz zwischen den Eingangssignalen ES und den Ausgangssignalen AS1.
An ihrem Ausgang gibt die Filteranordnung FA die Regelgröße darstellende Signale
RG ab, die einem Oszillator OS zugeführt werden. Der Oszillator OS erzeugt die Ausgangssignale
AS, die einerseits dem Signalverbraucher SV und andererseits dem Phasendetektor
PD direkt oder in der Frequenz geteilt als Ausgangssignale AS1 zugeführt werden.
Die Folgefrequenz der Ausgangssignale AS bzw. AS1 hängt von dem Momentanwert der
Regelgröße ab und die Änderung der Folgefrequenz der Ausgangssignale AS ist beispielsweise
proportional den Änderungen der Regelgröße.
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Die in Fig. 2 dargestellte Filteranordnung FA enthält eine Digitalisierungsstufe
DI, einen Mittelwertbildner MI, einen Integrator IG, eine Addierstufe AD, einen
Taktgeber TG, einen Speicher SP
und gegebenenfalls einen Digital-Analog-Wandler
DA. Die Digitalisierungsstufe DI erzeugt mit Hilfe der Regelabweichung RE Signale
S1, die der Phasendifferenz zwischen den Eingangssignalen und den Ausgangssignalen
zugeordnete Dualzahlen darstellen. Die Digitalisierungsstufe DI wird durch vom Taktgeber
TG abgegebene Taktimpulse TI angesteuert. Die der Phasendifferenz zugeordneten Signale
S1 liegen an dem Mittelwertbildner MI an, der jeweils während einer vorgegebenen
Zeitdauer T den Mittelwert der Phasendifferenz ermittelt. Am Mittelwertbildner MI
und an der Digitalisierungsstufe DI liegt ein Freigabesignal FG an, mit dem der
Mittelwertbildner MI und die Digitalisierungsstufe DI freigegeben werden können.
Der Mittelwertbildner MI gibt Signale S2, die proportional sind dem Mittelwert der
Phasendifferenzen während vorgegebenen Zeitdauern, an einen ersten Eingang der Addierstufe
AD ab. An dem zweiten Eingang der Addierstufe AD liegen vom Integrator IG abgegebene
Signale S3 an, die das zeitliche Integral der Phasendifferenzen darstellen. Während
der Zeitdauer T, die gleich ist der Periodendauer T der durch von dem Taktgeber
TG abgegebenen Setzsisignale SE, werden die Signale S2 und S3 addiert und die am
Ausgang der Addierstufe AD abgegebenen Signale S4 sind proportional dem Mittelwert
der Phasendifferenz und proportional dem zeitlichen Integral der Phasendifferenz.
Die Signale S4 werden mit Hilfe von vom Taktgeber TG abgegebenen Speichersignalen
SS in den Speicher SP eingespeichert und bleiben während der folgenden Zeitdauer
T konstant.
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Die am Ausgang des Speichers SP abgegebenen Signale S5 können als
digitale Regelgröße verwendet werden, fans als Oszillator OS mit veränderbarer Folgefrequenz
ein digital einstellbarer Oszillator vorgesehen ist. Falls als Oszillator OS ein
spannungs- oder stromgesteuerter Oszillator vorgesehen ist, werden die Signale S5
einem Digital-Analog-Wandler zugeführt, an dessen Spannungs- bzw. Stromausgang die
durch Analogsignale RG dargestellte Regelgröße abgegeben wird.
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Bei dem in Fig. 3 dargestellten Phasenregelkreis wird der Phasendetektor
PD aus einem Flipflop FF gebildet, an dessen Setzeingang die invertierten Eingangssignale
ES und an dessen Rücksetzeingang
die Ausgangssignale AS1 anliegen.
Es wird vorausgesetzt, daß die Eingangssignale ES und die Ausgangssignale AS1 etwa
gleiche Folgefrequenzen haben. Immer dann, wenn das Eingangssignal ES den Binärwert
0 annimmt, wird das Flipflop gesetzt und das Signal RE an seinem Ausgang nimmt den
Binärwert 1 an. Immer wenn das Ausgangssignal AS1 den Binärwert 1 annimmt, wird
das Flipflop FF zurückgesetzt und das Signal RE nimmt den Binärwert 0 an.
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Die Digitalisierungsstufe DI, der Mittelwertbildner MI und die Addierstufe
AD bilden eine Einheit und werden bei dem Phasenregelkreis durch eine aus zwei Zählern
Z1 und Z2 gebildete erste Zãhlstufe dargestellt. Eine zweite Zälilstufe, bestehend
aus den Zählern Z1, Z3 und Z4, stellt den Integrator IG zusammen mit der Digitalisierungsstufe
DI und der Xittelw s tbildner MI dar. Die Zähler Z1 bis Z4 sind jeweils als Auf/Abvärtszähler
ausgebildet, wofür synchrone Zähler vorteilhafterweise verrundet werden. Das Signal
RE wird den Zählern Z1 bis Z4 an Steuereingängen A zugeführt. Wenn das Signal RE
den Binärwert 1 bzw. 0 hat, werden die Zähler Z1 bis Z4 aufwärts bzw. abwärts gezählt.
An den Zähleingängen Z der Zähler Z1 bis Z4 liegen die im Taktgeber TG erzeugten
Taktimpulse TI an, die die Zähler Z1 bis Z4 fortschalten.
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Die Zähler Z1 und Z2, die die Digitalisierung, Mittelung und Addition
durchführen, sind derart hintereinandergeschaltet, daß ein bei dem Zähler Z1 auslaufender
übertrag, der am Ausgang CA abgegeben wird, im Zähler Z2 an einem Eingang CE für
einen einlaufenden Übertrag zugeführt wird. Da die zweite Zãhlstufe aus den Zählern
Z1, Z3 und Z4 gebildet vird,ist auch der Ausgang CA des Zählers Z1 mit dem Eingang
CE des Zählers Z3 verbunden und der Ausgang CA Des Zahlers Z3 ist mit dem Eingang
CE des Zählers Z4 verbunden. Der Zähler Z 1 ist somit Bestandteil beider Zähistufen.
Das vom Taktgeber TG abgegebene Freigabesignal FG, das an einem Freigabeeingang
F des Zählers Z1 anliegt, dient somit zum Sperren und Freigeben beider Zählstufen.
Mit Hilfe des Freigabesignals RG wird nur während jeder n-ten Periodendauer des
Ausgangssignals AS1 die Regelabweichung ausgewertet.
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An Setzeingingen S der Zähler Z1 und Z2 liegt ein im Taktgeber TG
erzeugtes Setzsignal SE an. Mit Hilfe des Setzsignals SE werden die Signale an den
Ausgängen des Zählers Z4, also an den höherwertigen Ausgängen der zweiten Zählstufe
in den Zähler Z2 eingespeichert. Gleichzeitig kann der Zähler Z1 durch Einspeichern
des Wertes 0 zuruckgesetzt werden. Das Setzsignal SE bewirkt einerseits, daß im
Zähler Z2 der durch die Signale S2 dargestellte Wert zu dem Ausgangswert, der dem
Signal S3 entspricht, addiert wird, andererseits, daß die Digitalisierungsstufe
DI und der Mittelwertbildner nl vor der Bildung des neuen Werts S2 auf den Ausgangswert,
beispielsweise Null, gesetzt wird. Die Signale S4 am Ausgang der ersten Zählstufe
werden mit Hilfe des Speichersignals SS in den Speichor SP eingespeichert. Die am
Ausgang des Speichers SP abgegebenen Signale S5 werden dem Digital-Analog-Wandler
DA zugeführt, der an seinem Ausgang die analoge Regelgröße abgibt. Die Regelgröße
liegt am Steuereingang des spannungsgesteuerten Oszillators OS an.
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An seinem Ausgang gibt der Oszillator OS die Ausgangssignale AS an
den Signalverbraucher SV, an den Taktgeber TG und über den Frequenzteiler FT als
Ausgangssignale AS1 an den Phasendetektor PD ab.
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Der Frequenzteiler FT kann entfallen, wenn die Folgefrequenz der Ausgangssignale
AS gleich der Folgefrequenz der Eingangssignale ES ist.
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Weitere Einzelheiten des digitalen Phasenregelkreises werden zusan-en
mit den in Fig. 4 dargestellten Zeitdiagrammen beschrieben.
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Bei den in Fig. 4 dargestellten Zeitdiagrammen sind in Abszissenrichtung
die Zeit t und in Ordinatenrichtung die Momentanwerte von verschiedenen Signalen
aufgetragen. Zum Zeitpunkt tl nimmt das Ausgangssignal AS1 den Binärwert 1 an und
das Flipflop FF wird zuruckgesetzt. Das Signal RE nimmt damit den Binärwert O an
und veranlaßt die Zähler Z1 bis Z4 abwärts zu zählen. Die Taktimpulse TI liegen
an den Zählern Z1 bis Z4 an. Die Zähler Z1 bis Z4 werden so lange abwärts gezählt,
bis zum Zeitpunkt t2 das Eingangssignal ES den Binärwert 0 annimmt und das Flipflop
FF gesetzt wird. Das Signal RE nimmt damit den Binärwert 1 an und veranlaßt die
Zähler Z1 bis Z4 aufwärts zu zählen. Zum Zeitpunkt t3 nimmt das Ausgangssignal wieder
den Binärwert 1 an und das Signal RE nimmt den Bi-
närwert 0 an.
Zwischen den Zeitpunkten t1 und t3 wurde angenommen, daß das Freigabesignal FG vorhanden
war, nach dem Zeitpunkt t3 wird ein Zählen der Zähler Z1 bis Z4 durch das Fehlen
des Freigabesignals verhindert.
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Der Zählerstand der Zähler Z1 und Z2 ändert sich zwischen den Zeitpunkten
tl und t3 um einen Wert, der dem Signal S1, der digitalisierten Phasendifferenz
entspricht.
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Da die erste Zählerstufe jeweils nur nach einer Zeitdauer T von dem
Setzsignal SE auf den Ausgangswert gesetzt wird, wird während der Zeitdauer T der
Mittelwert S2 der Signale S1 in der ersten Zählerstufe gebildet und zum Augangswert
addiert. Die zweite Zählerstufe wird normalerweise nicht zurückgesetzt und addiert
zu einem beliebigen Anfangswert die seitdem aufgetretenen Signale S1 der digitalisierten
Phasendifferenz. Sie enthält somit mit ihren höherwertigen Stellen das zeitliche
Integral der Phasendifferenz, das dem Signal S3 entspricht. Da der Zähler Z2 durch
das Setzsignal SE auf den durch die Signale S3 dargestellten zuvor gebildeten Wert
gesetzt wird, enthält er - nach der Zeitdauer T - vor dem folgenden Setzsignal SE
den durch die Signale S4 dargestellten Wert, der proportional zum Mittelwert der
Phasendifferenz während dieser Zeitdauer T und proportional zum Integral der Phasendifferenz
ist. Die Länge des Zählers Z1 ist ein Maßstabsfaktor für das Signal S2, die Länge
des Zählers Z3 ein Maßstabsfaktor für das Signal S3. Es ist möglich, die Zählerlängen
von Z1 und Z2 durch eine digitale Stellgröße zu ändern und damit die Parameter der
Regelung, die Eigenfrequenz und die Dämpfung einzustellen. Vorteilhaft ist, daß
durch gleichsinnige Xnderung der Zählerlängen von Z1 und Z2 die Eigenfrequenz bei
unveränderter Dämpfung variiert werden kann.
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Grundsätzlich ist es auch möglich, anstelle des Zählers Z1 dem Zähler
Z3 einen weiteren Zähler vorzuschalten oder den Zähler Z3 um eine entsprechende
Anzahl von Zählstellen zu verlängern. Der Fehler in der Regelgröße RG, der dadurch
entsteht, daß der Zähler Z1 sowohl Bestandteil der ersten als auch Bestandteil der
zweiten Zählstufe ist, ist vernachlässigbar. Durch die Doppelausnutzung des Zählers
Z1 ergibt sich jedoch eine wesentliche Einsparung an Bauelementen.
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Das Speichersignal SS geht dem Setzsignal SE voraus und besitzt ebenfalls
die Periodendauer T. Durch das Speichersignal SS wird nach beendeter Mittelwertbildung
und Addition der Zählerstand des Zählers Z2, der jetzt dem Signal S4 entspricht,
in den Speicher SP übernoien. Danach wird durch das Setzsignal SE der Zähler Z2
auf den neuen Anfangswert, der dem augenblicklichen Zählerstand des Zählers ZO entspricht,
gesetzt. Es ist zweckmäßig, wenn das Speichersignal SS und das Setzsignal SE in
ein Zeitintervall fallen, in dem die Zähler Zl ~bis Z4 durch das Freigabesignal
FG gesperrt werden.
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Mit der Periodendauer T wird jeweils ein neuer Wert der Regelgröße
gebildet. Die Signale S5 am Ausgang des Speichers SP, deren Zahlenwert proportional
ist der Phasendifferenz und dem zeitlichen Integral der Phasendifferenz, kann als
digitale Regelgröße verwendet werden, wenn ein digital einstellbarer Oszillator
vorgesehen ist. Falls beispielsweise ein spannungsgesteuerter Oszillator vorgesehen
ist, wird dem Speicher SP der Digital-Analog-Wandler DA nachgeschaltet, der an seinem
Ausgang die Regelgröße in Forn eines Analogsignals abgibt, dessen Monentanwert proportional
ist dem Zahlenvert der durch die Signale S5 dargestellten Zählerstände.
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Als Oszillator OS kann beispielsweise ein im Vergleich zu den Eingangsslgnalen
ES hochfrequenter Oszillator verwendet werden. Die Taktimpulse TI können in diesem
Fall identisch sein mit den am Ausgang des Oszillators OS abgegebenen Signalen.
In dieser Fall muß jedoch der Frequenzteiler FT vorgesehen werden, um sicherzustellen,
daß der Nennwert der Folgefrequenz der Ausgangssignale Ast gleich ist der Folgefrequenz
der Eingangssignale ES.
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Werden die beiden Zählerstufen durch das Freigabesignal FG filt eine
Zeitdauer gesperrt, die größer ist als 2T, so bleibt der Zählerstand des Zählers
Z2 unverändert gleich dem des Zählers tl, die Regelgröße ist dann das Integral der
Regelabweichungen.
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Durch die gleichzeitige Digitalisierung, Mittelung und Addition mittels
der ersten Zählstufe und durch die gleichzeitige Verwendung des Zählers Z1 in der
ersten und in der zweiten Zählstufe erfordert der digitale PhasenregeLkreis einen
besonders geringen Aufwand. Durch die verschiedenen Längen der Zähler ist es auf
ein-
fache Weise möglich, die Eigenfrequenz und die Dämpfung des
Phasenregelkreises in einem weiteren Bereich frei zu wählen und in bestimmten Bereichen
digital zu verändern. Es ist insbesondere mdglich, die Eigenfrequenz bei gleichbleibender
Dämpfung digital einzustellen. Die Einstellung kann im Betrieb ohne Störung der
Regelgröße erfolgen. Durch eine änderung der Teilungsverhältnisse im Frequenzteiler
TE kann der Phasenregelkreis auch auf einfache Weise auf andere Folgefrequenzen
der Eingangssignale eingestellt werden.
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7 Patentansprüche 4 Figuren
L e e r s e i t e