DE3416548A1

DE3416548A1 - Verfahren und einrichtung zur optimalen zeitlichen einstellung von taktsignalen fuer digitalrechner

Info

Publication number: DE3416548A1
Application number: DE19843416548
Authority: DE
Inventors: Gerald Harry White Bear Lake Minn. Johnson
Original assignee: Control Data Corp
Current assignee: Control Data Corp
Priority date: 1983-12-01
Filing date: 1984-05-04
Publication date: 1985-06-13
Also published as: US4546269A; GB8412626D0; JPS60120421A; AU565684B2; AU2900584A; FR2556151A1; GB2150720B; GB2150720A; CA1214883A

Description

Verfahren und Einrichtung zur optimalen zeitlichen Einstellung von Taktsignalen für Digitalrechner

Die Erfindung bezieht sich auf ein Verfahren und eine Einrichtung zur Bereitstellung von Taktsignalen an den verschiedenen Stellen eines Digitalrechners, welche einen Takt verwenden.

Bisher war es bei Synchronrechnern Aufgabe der Taktschaltungsanordnung, alle einen Takt benötigenden Stellen so weit wie möglich zum selben Zeitpunkt, bekannt als "T_n" mit einem Takt zu versehen. Jede einen Takt verwendende Stelle besitzt ein Taktfenster, innerhalb dessen das Taktsignal ankommen und den zugehörigen logischen Schaltkreis noch betätigen kann. Im besten Fall wird der Taktzeitpunkt in die Mitte des Taktfensters der Schaltung verlegt. Aufgrund verschiedener Faktoren, wie etwa aufgrund normaler Verfahrensänderungen bei der Fertigung von Halbleitervorrichtungen und Leiterplatten und von Ungenau!gkeiten in der Herstellung, kann jedoch der Zeitpunkt T in einem Fall in der Mitte des Taktfensters und im anderen Fall nahe an dem einen oder anderen Endbereich des Fensters liegen. Wenn T nahe an einem der Endbereiche des Fensters liegt, kann ein Einschwingvorgang der einen oder anderen Art in dem Schaltkreis den Taktimpuls aus dem Taktfenster heraus-

fallen lassen und bewirken, daß die mit dem Takteingang verbundene logische Schalteinrichtung nicht anspricht .

Aufgabe der Erfindung ist es, die Nachteile des Standes der Technik zu beseitigen und die gängige industrielle Praxis bei dem Versuch zu übertreffen, jede einen Takt verwendende Stelle zum Zeitpunkt T_Q mit dem Takt zu versehen.
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Erfindungsgemäß wird diese Aufgabe mit den kennzeichnenden Merkmalen des Patentanspruchs 1 bzw. des Patentanspruchs 9 gelöst. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.

Bei der Erfindung ist zwischen Takterzeuger und jeder den Takt verwendenden Stelle eine von einem Mikroprozessor gesteuerte Verzögerungsschaltung zwischengeschaltet. Die Verzögerungsschaltung wird entsprechend dem Steuerprogramm des Mikroprozessors auf einem Zeitpunkt vor oder nach T_Q verä ndert, um für jeden Takteingang das Taktfenster zu bestimmen. Der Mikroprozessor stellt dann die Verzögerungsschaltung für jeden Takteingang so ein, daß der Taktimpuls beim Normalbetrieb des Rechners für den Takteingang auf die Mitte des Taktfensters fällt. Die Mitte des Taktfensters ist der optimale Taktzeitpunkt für den Takteingang und die zugehörige logische Schaltung.

Die Erfindung wird nachfolgend an Ausführungsbeispielen anhand der Zeichnung näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen

Einrichtung;
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Pig. 2 ein Flußdiagraitun für das Steuerprogramm des Mikroprozessors 40;

Fig. 3 ein Blockschaltbild der erfindungsgemäßen Einrichtung mit einer detaillierteren Darstellung

einer Ausführungsform für die Verzögerungsschaltung 30;

Fig. 4 ein Blockschaltbild zur Darstellung der Art und Weise, wie der Phasengenerator die ankom

menden Taktsignale in acht Taktphasen verarbeitet;

Fig. 5 ein Blockschaltbild für eine mögliche Ausführungsform zur Verwirklichung der Bruch

teilsperioden-Verzögerungsschaltung.

Das Verfahren und die Einrichtung der Erfindung kann am einfachsten anhand der Fig. 1 beschrieben werden.

Der andeutungsweise gezeichnete Rechner 10 besitzt eine logische Schaltung 20, die ebenfalls nur als Andeutung dargestellt ist. Die Schaltung 20 weist einen Takteingang 22 auf. Der Rechner 10 enthält einen nicht weiter dargestellten Taktsignalgenerator, welcher ein Taktsignal über eine Taktsignal-Eingangsleitung 14 an eine Verzögerungsschaltung 30 anlegt. Die Verzögerungsschaltung 30 ist zwischen den Taktsignalgenerator und den Takteingang 22 der logischen Schaltung 20 geschaltet. Es sei darauf hingewiesen, daß im vorliegenden Beispiel zum Zweck der einfacheren Erklärung lediglich eine taktgesteuerte logische Schaltung des Rechners gezeigt ist, daß jedoch - wie später noch genauer erklärt wird - die Erfindung auf alle taktgesteuerten logischen Schaltungen des Rechners anwendbar ist.

-χ ι Ein Mikroprozessor 40 steuert die Zeitperiode, um welche die Verzögerungsschaltung 30 das Taktsignal verzögert, bevor sie es zum Takteingang 22 gelangen läßt. Der Mikroprozessor 40 verändert dabei die Zeitperiode, um welehe das Taktsignal verzögert wird/ zwischen einem ersten Taktzeitpunkt, bei welchem das Signal um eine Mindestzeitperiode verzögert wird, bei der es die logische Schaltung 20 gerade noch betätigt, und dem spätestmöglichen Taktzeitpunkt, bei welchem das Signal um eine Höchst-Zeitperiode verzögert wird, so daß es die logische Schaltung 20 gerade noch betätigen kann. Das Steuerprogramm für den Mikroprozessor 40 ist in Fig. 2 dargestellt. Das Programm stellt zu Beginn die Verzögerungsschaltung 30 für jeden taktgesteuerten Eingang auf einen Anfangs-Taktzeitpunkt (entsprechend T_Q bei den bekannten Vorrichtungen), welcher zwischen dem frühesten Taktzeitpunkt und dem spätesten Taktzeitpunkt für jeden Takteingang liegt. Das Programm stellt dann sicher, daß das System läuft, denn das System muß laufen, während die Takteingänge optimiert werden. Wenn das System nicht läuft, muß es manuell überprüft werden, um die Störung festzustellen. Nimmt man also an, daß das System in Betrieb ist, setzt der Prozessor einen ersten Suchbetrieb für die ausgewählte taktgesteuerte Stelle in Gang, indem nacheinander die durch die Verzögerungsschaltung 30 erzeugte Verzögerungsdauer bei jedem der aufeinanderfolgenden Durchläufe erhöht wird, bis das System ausfällt. Tritt dieser Ausfall auf, wird der gegenwärtige Verzögerungswert als der späte Taktausfall-Grenzwert gespeichert. Es sei bemerkt, daß in Fig. 1 ein Fehlersignal vom Rechner 10 an den Mikroprozessor 40 über einen Eingang 42 angelegt wird, um den Ausfall der logischen Schaltung 20 anzuzeigen. Ist nun der späte Taktausfall-Grenzwert bestimmt und gespeichert, so setzt der Mikro-

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-JS-

prozessor einen zweiten Suchbetrieb in Gang, wobei er mit dem spaten Taktausfall-Grenzwert beginnt und nach und nach die durch die Verzögerungsschaltung 30 vorgenommene Verzögerungsdauer bei jedem Durchlauf vermindert, bis das System wiederum ausfällt. Dieser Ausfallpunkt bezeichnet den frühen Taktausfall-Grenzwert, und er wird ebenfalls gespeichert. Der Fehler wird wiederum vom Rechner 10 dem Mikroprozessor 40 am Eingang 42 angezeigt. Nachdem der frühe Taktausfall-Grenzwert und der späte Taktausfall-Grenzwert bestimmt sind, hat der Mikroprozessor 40 die Taktfenster für den Takteingang 22 und den zugeordneten logischen Schaltkreis 20 bestimmt. Taktimpulse, welche zeitlich so abgestimmt sind, daß sie in das Taktfenster fallen, lassen die Schaltung 20 zufriedenstellend arbeiten, während Taktimpulse, welche aus dem Taktfenster herausfallen, eine Fehlfunktion des Schaltkreises 20 verursachen. Nachdem er den frühen und den späten Taktausfall-Grenzwert bestimmt hat, berechnet der Mikrocomputer 40 den optimalen TaktZeitpunkt, welcher in der Mitte in dem Taktfenster liegt. Daraufhin stellt der Mikroprozessor 40 den Verzögerungsschaltkreis 30 für den Normalbetrieb des Rechners auf diesen optimalen Taktzeitpunkt ein. Unter der Voraussetzung, daß jede mit dem Takt beaufschlagte Stelle mit einer Verzögerungsschaltung 30 versehen ist, geht der Mikroprozessor 40 zu der nächsten mit dem Takt beaufschlagten Stelle in dem Programm über, und wiederholt den oben beschriebenen Vorgang, um den optimalen Taktzeitpunkt für diese Stelle zu bestimmen. Die Verzögerungsschaltung 30 für die betreffende Stelle wird dann auf den optimalen Taktzeitpunkt eingestellt, bevor das Programm auf die nächste Stelle übergeht. Wenn dann alle mit dem Takt beaufschlagten Stellen auf diese Weise optimiert sind, endet das Programm.

Nachdem nun die Erfindung allgemein mit Bezug auf die Fig. 1 und 2 beschrieben wurde, soll nun Fig. 3 betrachtet werden, in der eine Möglichkeit für die Ausführung der Verzögerungsschaltung 30 gezeigt ist. 5

Die Taktsignalleitung 14 vom Rechner 10 bringt das Taktsignal zu einem Phasengenerator 50, welcher eine Vielzahl von Phasen für das eingegebene Taktsignal erzeugt. Derartige Phasengeneratoren sind im Stand der Technik bekannt. Beispielsweise wird auf die US-PS 4 290 022 als Nachweis hingewiesen. Bei dem vorliegenden Ausführungsbeispiel werden acht Taktphasen 54a - 54h durch den Phasengenerator 50 erzeugt. Jede der Phasen ist gegenüber der jeweils nächsten um 36O°/8 = 45° in der Phase versetzt. Es sei angenommen, daß die erste Phase 54a in Phase liegt bzw. um versetzt ist; dann ist die Phase 54b um 45° gegenüber der Phase 54a versetzt; die Phase 54c ist um 90° gegenüber der Phase 54a versetzt; die Phase 54b ist um 135° gegenüber der Phase 54a versetzt usw., bis zur letzten Phase 54h, welche um 315° gegenüber der Phase 54a phasenmäßig versetzt ist.

Nimmt man bei der Darstellung von Fig. 4 an, daß das von dem Taktsignalgenerator erzeugte Haupt-Taktsignal

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eine Frequenz von 10 Hz besitzt, so hat das Signal eine Periode von 1 Nanosekunde. Nimmt man bei Fig. 4 weiter an, daß der Phasengenerator 50 sieben 2-Frequenz-Teiler 58a - 58g aufweist, um die acht Takt-

9 phasen zu erzeugen, so wird die 10 Hz-Frequenz des Haupttaktsignals effektiv durch acht geteilt, so daß jede Taktphase eine Frequenz von 125 Mhz und eine Periodendauer von 8 Nanosekunden besitzt. Folglich ist jede der acht Phasen 54a - 54h um 1 Nanosekunde versetzt. Deshalb kann mit dem Phasengenerator 50

eine Auflösung von 1 Nanosekunde zwischen den acht Taktphasen 54a - 54h erzeugt werden.

Die acht Phasen 54a - 54h werden einem Phasenwähler 60 (Fig. 3) zugeführt, welcher eine herkömmliche Vorrichtung mit drei Digitaleingängen 62, 64 und 66 darstellt, um eine der acht Phasen 54a - 54h auszuwählen. Bei dem vorliegenden Beispiel wird mit einem digitalen Eingangssignal von 0-0-0 die Phase 54a ausgewählt; ein Eingangssignal 0-0-1 wählt die Phase 54b; das Signal 0-1-0 wählt die Phase 54c usw., bis hin zu einem Eingangssignal 1-1-1, welches die Phase 54h auswählt.

Die drei Bits 62, 64 und 66 werden von den oberen drei Bits eines 6-Bit-Registers 70 bereitgestellt, welches über einen Eingang 74 durch den mit seinem Steuerprogramm gesteuerten Mikroprozessor 40 geladen wird.

Die ausgewählte Phase aus den Phasen 54a - 54h wird dann über den Ausgang 82 des Phasenwählers 60 an eine Bruchteilsperioden-Verzögerungsschaltung 80 angelegt. Die Bruchteilsperioden-Verzögerungsschaltung 80 ist so aufgebaut, daß sie wählbare Bruchteilsverzögerungen in Schritten von 1/8 Nanosekunden, beginnend von 0 Nanosekunden bis 7/8 Nanosekunden entsprechend einer Vorgabe durch die drei unteren Bits 84-86-88 des Registers 70 bereitstellen kann. Eine mögliche Ausführungsform für die Schaltung 80 ist in Fig. 5 dargestellt.

Gemäß Fig. 5 werden die drei Bits 84-86-88 einem Digital-Analog-Umsetzer 90 zugeführt, welcher die drei Datenbits in eine entsprechende Spannung an seinem Ausgang 92 umsetzt, welcher einen Eingang eines Komparators 94 beaufschlagt. Der Spannungsbereich, der durch

den Digital-Analog-Umsetzer 90 von den Bits 0-0-0 bis zu den Bits 1-1-1 erzeugt wird, entspricht dem 1-Nanosekunde-Bereich eines Rampengenerators 96. Der Rampengenerator 96 besitzt einen Ausgang 98, welcher den anderen Eingang des Komparators 94 beaufschlagt. Die Ankunft eines Taktsignals am Eingang 82 vom Phasenwähler 60 setzt den Rampengenerator 96 in Betrieb, und wenn die Spannung des Rampengenerators 96 an seinem Ausgang 98 das Signal am Ausgang 92 des Digital-Analog-Umsetzers 94 erreicht, geht das Ausgangssignal 100 des Komparators 94 auf "high", um das UND-Tor 102 so anzusteuern, daß das Taktsignal zum Takteingang 22 durchlaufen kann.

Die Daten 0-0-0 an den Eingängen 84, 86 und 88 erzeugen eine Verzögerung von 0 Nanosekunden; die Daten 0-0-1 erzeugen eine Verzögerung von 1/8 Nanosekunden; 0-1-0 erzeugt eine Verzögerung von 1/4 Nanosekunden; 0-1-1 erzeugt eine Verzögerung von 3/8 Nanosekunden usw., bis hin zu der Kombination 1-1-1, welche eine Verzögerung von 7/8 Nanosekunden erzeugt.

So erreicht man zusätzlich zu der 1 Nanosekunden-Auflösung, wie sie durch die acht Phasen des Phasengenerators 50 und den Phasenwähler 60 gegeben ist, zusätzlich eine Auflösung von 1/8 Nanosekunde durch die Verwendung der Bruchteilsperioden-Verzögerungsschaltung 80 gemäß Fig. 5. Die Bruchteilsperioden-Verzögerungsschaltung 80 erzeugt Bruchteilsperioden in 1-Nanosekunden-Zeitschritten zwischen den einzelnen Phasen, beginnend mit einer minimalen Bruchteilsperiode von 0 Nanosekunden, entsprechend den 0-0-O-Daten, und endend mit einer maximalen Bruchteilsperiode von 7/8 Nanosekunden entsprechend den Daten 1-1-1.

-JK-

Die sechs Bits, welche durch den Mikroprozessor 40 nach Maßgabe von dessen Steuerprogramm in das 6-Bit-Register 70 geladen werden, wählen so zunächst unter den I.-Nanosekunden-Schritten der acht Phasen am Phasenwähler 60 und dann zwischen den acht um jeweils 1/8 Nanosekunde versetzten Bruchteils-Verzögerungsperioden von der Bruchteils-Verzögerungsschaltung 80.

Entsprechend kann die Verzögerungsschaltung bei der Ausführungsform gemäß Fig. 4 jede Verzögerung mit Schritten von 1/8 Nanosekunden im Bereich von einer minimalen Verzögerungsperiode (d.h., wenn die erste Phase 54a und die kleinste Bruchteilsperiode gewählt werden), bis zu einer maximalen Verzögerung (d.h., wenn die letzte Phase 54h und die maximale Bruchteilsperiode gewählt werden) erzeugen. Bei dem vorliegenden Ausführungsbeispiel beträgt die minimale Verzögerungsperiode somit 0 Nanosekunden, entsprechend den Daten 0-0-0, 0-0-0 und der maximalen Verzögerungsperiode von 7-7/8 Nanosekunden, entsprechend den Daten 1-1-1, 1-1-1. Somit entspricht der früheste Taktzeitpunkt einer Verzögerung von 0 Nanosekunden und der späteste Taktzeitpunkt einer Verzögerung von 7-7/8 Nanosekunden bei dem vorliegenden Beispiel der Ver-ζögerungsschaltung 30.

Bei dem in Verbindung mit Fig. 2 bereits allgemein beschriebenen erfindungsgemäßen Verfahren lädt der Mikroprozessor 40 in das Register 70 zunächst ein erstes 6-Bit-Digitalwort, welches den Anfangs-Taktzeitpunkt mittels T darstellt, welcher zwischen dem frühesten Taktzeitpunkt und dem spätesten Taktzeitpunkt liegt. Der Mikroprozessor 40 beginnt dann den ersten Suchbetrieb, wobei der Taktzeitpunkt bei jedem Durchlauf zeitlich immer später gelegt wird, und zwar in

-ys-

Intervallen von 1/8 Nanosekunden, indem das 6-Bit-Digital-Steuerwort vergrößert wird, bis das System ausfällt, um den späten Taktausfall-Grenzwert anzuzeigen. Das diesem spaten Taktausfall-Grenzwert entsprechende 6-Bit-Wort wird gespeichert. Der Mikroprozessor 40 beginnt dann bei diesem 6-Bit-Wort, welches den späten Taktausfall-Grenzwert darstellt, und verringert das 6-Bit-Wort bei jedem folgenden Durchlauf, um den Taktzeitpunkt zeitlich jedesmal um einen Schritt von 1(8 Nanosekunden früher anzusetzen, bis das System wiederum ausfällt, um so den frühen Taktausfall-Grenzwert anzuzeigen. Das diesen frühen Taktausfall-Grenzwert darstellende 6-Bit-Wort wird gespeichert. Der Mikroprozessor 40 bestimmt dann das 6-Bit-Wort, welches den optimalen Taktzeitpunkt darstellt, welcher in der Mitte des Taktfensters liegt, welches durch den frühen Taktausfall-Grenzwert und den spaten Taktausfall-Grenzwert definiert ist. Der Mikroprozessor 40 lädt dann dieses 6-Bit-Wort, welches den optimalen Taktzeitpunkt darstellt, in die Verzögerungsschaltung 30 für den Normalbetrieb des Rechners.

Unter der Voraussetzung, daß jede einen Takt verwendende Stelle in dem Rechner eine zugehörige Verzögerungsschaltung 30 aufweist, geht der Mikroprozessor dann in seinem Steuerprogramm zu der nächsten den Takt verwendenden Stelle über und wiederholt den oben beschriebenen Vorgang, um die sechs Bits für den optimalen Taktzeitpunkt für diese spezielle taktverwendende Stelle zu bestimmen. Das 6-Bit-Wort wird dann in die Verzögerungsschaltung 30 für die betreffende taktverwendende Stelle geladen, und der Rechner geht zu der nächsten taktverwendenden Stelle weiter, usw. Der Vorgang wird so lange wiederholt, bis der optimale Takt-

Zeitpunkt für jede taktverwendende Stelle bestimmt ist und bis das entsprechende 6-Bit-Wort in die Verzögerungsschaltung 30 für jede den Takt verwendende Stelle eingespeichert ist. Wenn nun mit dem erfindungsgemäßen Verfahren bzw. der erfindungsgemäßen Einrichtung die TaktZeitpunkte aller taktverwendenden Stellen optimiert sind, ist der Rechner bereit, mit seinem Normalbetrieb zu beginnen.

Während die vorliegend beschriebene Ausführungsform

ein 6-Bit-Wort zum Zweck einer Auflösung von 1/8 Nanosekunde verwendet, kann natürlich auch ein Taktsignal mit höherer Frequenz und ein Wort mit einer größeren Bitzahl verwendet werden, um eine noch größere AufΙοί 5 sung zu erhalten.

Darüber hinaus können offensichtlich auch verschiedene andere Verfahren verwendet werden, um eine veränderliche Verzögerung zwischen dem Takterzeuger und den taktverwendenden Stellen zwischenzuschalten; die Erfindung soll daher nicht auf das speziell beschriebene Ausführungsbeispiel beschränkt sein.

Die Verzögerungsschaltung 30 könnte für jeden Takteingang auf einer separaten Leiterplatte vorgesehen oder auch direkt auf dem mit dem Takt beaufschlagten Schaltkreiselement untergebracht werden. In beiden Fällen spielt die Länge der übertragungsleitung eine geringere Rolle, und es kann eine passende Länge für die Übertragungsleitungen gewählt werden, um den Schaltungsaufbau stark zu vereinfachen.

Zusätzlich zur Optimierung der Arbeitsweise des Rechners werden auch andere vorteilhafte Eigenschaften und Wirkungen erzielt. Wo ein bestimmter, den Takt ver-

wendender logischer Schaltkreis ausfällt, können der Mikroprozessor und die zugehörige Verzögerungsschaltung dazu verwendet werden, das Taktsignal für den Ersatz-Schaltkreis auf den optimalen Taktzeitpunkt einzustellen. Während in der Vergangenheit eine solche Neueinstellung, wenn überhaupt möglich, am Einsatzort mit ungenauen Arbeitsmethoden vorgenommen werden mußte, kann unter Verwendung der vorliegenden Erfindung der Taktzeitpunkt durch einfache Verwendung eines Mikroprozessors und eines Wieder-Einstell-Steuerprogramms wieder eingestellt werden, wobei ein Grad an Zeitgenauigkeit erreicht wird, der dem vom Hersteller vorgegebenen gleich ist.

Ein weiterer wichtiger Vorteil beruht auf der Tatsache, daß jedes Rechnersystem eines bestimmten Typs von dem nächsten leicht abweicht. Wenn in der Folge jede einen Takt verwendende Stelle jedes einzelnen Rechners zum Zeitpunkt T_Q getaktet wird, so ergibt dies mit Sicherheit nicht die optimale Wirkungsweise. Da aber bei der Erfindung die individualisierte optimale Taktgabe für jede Takt benutzende Stelle in jedem einzelnen Rechner möglich ist, wird hiermit eine weitaus größere Präzision in der Taktgabe erreicht und damit die Wirkungsweise des Rechners optimiert.

Nach der Beschreibung der derzeitigen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Einrichtung ist es für die Fachleute offensichtlich, daß viele Variationen und Abwandlungen durchgeführt werden können und entsprechend soll die Erfindung nur durch den Schutzumfang der beiliegenden Ansprüche beschränkt sein.

Claims

PATENTANSPRÜCHE

fly Verfahren zur Bestimmung eines optimalen Taktzeitpunktes für die Ankunft eines Taktsignals an einem Takteingang eines Rechners, der einen Taktgeber zur Erzeugung des Taktsignals und eine logische Schaltung mit dem genannten Takteingang aufweist, gekennzeichnet durch folgende Verfahrensschritte:

(a) Eingabe des Taktsignals in eine Einrichtung zur Verzögerung dieses Taktsignals um eine veränderliche Zeitperiode zwischen einem frühesten Taktzeitpunkt, bei dem das Taktsignal um eine Mindest-Zeitperiode verzögert wird, und einem spätesten

Taktzeitpunkt, bei dem das Taktsignal um eine Höchst-Zeitperiode verzögert wird, wobei die Verzögerungseinrichtung durch eine Steuereinrichtung gesteuert wird;

(b) Setzen der Verzögerungseinrichtung auf einen

Anfangs-Taktzeitpunkt zwischen dem frühesten und dem spätesten Taktzeitpunkt;

(c) Variieren der Verzögerungseinrichtung in einem ersten Suchbetrieb derart, daß das Taktsignal nach und nach zu einem immer späteren Zeitpunkt gegenüber dem Anfangs-Taktzeitpunkt an dem Takteingang ankommt, bis die betreffende logische Schaltung ausfällt und so einen späten Taktaus-

fall-Grenzwert anzeigt;

(d) Variieren der Verzögerungseinrichtung in einem zweiten Suchbetrieb derart, daß das Taktsignal nach und nach zu einem immer früheren Zeitpunkt

gegenüber dem Anfangstaktzeitpunkt an dem Takteingang ankommt, bis die betreffende logische (Halbleiter-)Schaltung ausfällt und so einen frühen Taktausfall-Grenzwert anzeigt; 10

(e) Bestimmung eines optimalen Taktzeitpunktes zwischen dem frühen und dem späten Taktausfall-Grenzwert und

(f) Setzen der Verzögerungseinrichtung auf den

optimalen Taktzeitpunkt für den Normalbetrieb des Rechners.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Verfahrensschritt (d) der optimale Taktzeitpunkt auf die Mitte zwischen dem frühen und dem späten Taktausfall-Grenzwert festgelegt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem eine Vielzahl von logischen Schaltungen mit Takteingängen aufweisenden Rechner die Schritte (a) bis (f) für einen Teil dieser oder für alle Takteingänge wiederholt werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß als Steuereinrichtung ein Mikroprozessor unter der Steuerung eines Steuerprogramms verwendet wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet,

daß die Verzögerungseinrichtung digital durch die Steuereinrichtung gesteuert wird und daß im Schritt (b) ein erstes Digitalwort für den Anfangs-Taktzeitpunkt durch die Steuereinrichtung in die Verzögerungseinrichtung eingegeben wird, daß beim Schritt (c) die Verzögerungseinrichtung beim ersten Suchbetrieb durch aufeinanderfolgende Eingabe von Digitalworten in die Verzögerungseinrichtung bis zum Ausfall der logischen (Halbleiter-)-Schaltung variiert wird, um den spaten Taktausfall-Grenzwert zu bestimmen, wobei das den spaten Taktausfall-Grenzwert darstellende Digitalwort ein zweites Digitalwort umfaßt und durch die Steuereinrichtung gespeichert wird,

daß im Schritt (d) die Verzögerungseinrichtung bei dem zweiten Suchbetrieb durch aufeinanderfolgende Eingabe von Digitalworten von der Steuereinrichtung in die Verzögerungseinrichtung bis zum Ausfall der logischen (Halbleiter-)Schaltung variiert wird, um den frühen Taktausfall-Grenzwert zu bestimmen, wobei das den frühen Taktausfall-Grenzwert darstellende Digitalwort ein drittes Digitalwort umfaßt und in der Steuereinrichtung gespeichert wird, daß beim Schritt (e) das zweite Digitalwort und das dritte Digitalwort zur Erzeugung eines den optimalen Taktzeitpunkt darstellenden Digitalwortes verwendet werden und

daß beim Schritt (f) das vierte Digitalwort in die Verzögerungseinrichtung eingegeben wird, um diese auf den optimalen Taktzeitpunkt für den Normalbetrieb des Rechners zu setzen.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das vierte Digitalwort einen optimalen Takt-Zeitpunkt darstellt, welcher in der Mitte zwischen

dem frühen und dem spaten Taktausfall-Grenzwert liegt.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Rechner eine Vielzahl von logischen (Halbleiter-) Schaltungen mit Takteingängen aufweist, und daß die Verfahrensschritte (a) bis (f) für einen Teil dieser oder für alle Takteingänge wiederholt werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als Steuereinrichtung ein Mikroprozessor unter der Steuerung durch ein Steuerprogramm verwendet wird.
9. Einrichtung zur zeitlichen Optimierung eines an einem Takteingang angelegten Taktsignals in einem Rechner mit einem Taktgeber und einer den Takteingang aufweisenden logischen Schaltung, gekennzeichnet durch

eine zwischen den Taktgeber und den Takteingang (22) geschaltete Verzögerungseinrichtung (30), welche veränderbar ist, um die Verzögerungszeit des Taktsignals zwischen einem frühesten Taktzeitpunkt, bei dem das Signal um eine Mindestzeitperiode verzögert wird und einem spätesten Taktzeitpunkt, bei dem das Signal um eine Höchstzeitperiode verzögert wird, zu variieren, und eine Steuereinrichtung (40) für die Verzögerungseinrichtung (30), um einen ausgewählten Taktzeitpunkt zwischen dem frühesten und dem spätesten Taktzeitpunkt zu bestimmen, wobei die Steuereinrichtung (40) nacheinander aus einer Menge von Taktzeitpunkten zwischen dem frühesten und dem spätesten Takt-Zeitpunkt eine Auswahl trifft, um ein Taktzeitfenster

-δ-Ι für den Takteingang der logischen (Halbleiter-)-Schaltung (20) zu bestimmen, wobei die logische Schaltung (20) bei allen in das Taktzeitfenster fallenden Taktzeitpunkten arbeitet und bei Takt-Zeitpunkten außerhalb des Taktzeitfensters nicht arbeitet, und wobei die Steuereinrichtung (40) einen optimalen Taktzeitpunkt in dem Taktzeitfenster auswählt, und die Verzögerungseinrichtung (30) für den Normalbetrieb des Rechners (10) auf den optimalen Taktzeitpunkt einstellt.
10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Steuereinrichtung zu Beginn die Verzögerungseinrichtung (30) auf einen Anfangs-Taktzeitpunkt zwischen dem frühesten Taktzeitpunkt und dem spätesten Taktzeitpunkt einstellt und einen ersten Suchbetrieb in Gang setzt, indem sie nacheinander zeitlich gegenüber dem Anfangstaktzeitpunkt immer später liegende Taktzeitpunkte bis zum Ausfall der logischen Schaltung (20) auswählt, um einen späten Taktausfall-Grenzwert anzuzeigen, daß die Steuereinrichtung weiterhin einen zweiten Suchbetrieb in Gang setzt, indem sie nacheinander gegenüber dem Anfangs-Taktzeitpunkt immer früher liegende Taktzeitpunkte bis zum Ausfall der logischen Schaltung auswählt, um einen frühen Taktausfall-Grenzwert anzuzeigen, wobei die Steuereinrichtung den frühen Taktausfall-Grenzwert und den späten Taktausfall-Grenzwert verwendet, um den optimalen Taktzeitpunkt zwischen.dem frühen Taktausfall-Grenzwert und dem späten Taktausfall-Grenzwert auszuwählen, und wobei die Verzögerungseinrichtung (30) auf den optimalen Taktzeitpunkt für den Normalbetrieb des Rechners gesetzt wird.
11· Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der optimale Taktzeitpunkt in der Mitte zwischen dem frühen Taktausfall-Grenzwert und dem späten Taktausfall-Grenzwert liegt.
12. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der Rechner (10) eine Vielzahl von logischen Schaltungen (20) mit Takteingängen (22) aufweist, wobei einem Teil dieser oder allen diesen Eingängen eine derartige Verzögerungseinrichtung (30) zugeordnet ist, und daß die Steuereinrichtung (40) den optimalen Taktzeitpunkt für einen Teil der oder für alle diese Takteingänge (22) mit zugehöriger Verzögerungseinrichtung (30) bestimmt.
13. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Steuereinrichtung (40) ein durch ein Steuerprogramm gesteuerter Mikroprozessor ist.
14. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung folgende Einrichtungen umfaßt:

eine Einrichtung (30) zur Erzeugung einer Vielzahl von Phasen eines Haupttaktsignals, beginnend mit einer ersten Phase und endend mit einer letzten Phase, wobei die Phasen voneinander mit einer ersten Zeitanstiegsrate getrennt sind; eine Einrichtung (60) zur Auswahl einer der Phasen aus der Vielzahl von Phasen unter Steuerung durch die Steuereinrichtung (40) und

eine Bruchteilperioden-Verzögerungsschaltung, welche durch die Steuereinrichtung (40) steuerbar ist, um den Erfahrungswert der Verzögerung bei einer beliebigen ausgewählten Phase um jeweils eine Bruchteilsperiode des genannten ersten Zeitanstiegswertes

zwischen einer minimalen Bruchteilsperiode einer Nullwertverzögerung und einer maximalen Bruchteilsperiode von nahezu der gleichen Größe wie des ersten Zeitanstiegswertes zu variieren, wobei die Verzögerungseinrichtung (30) eine minimale Verzögerungsperiode, bei der die Steuereinrichtung die erste Phase und die minimale Bruchteils-Verzögerungsperiode auswählt, und eine maximale Verzögerungsperiode, bei der die Steuereinrichtung (40) die letzte Phase und die maximale Bruchteils-Verzögerungsperiode auswählt;

daß der AnfangstaktZeitpunkt zwischen die minimale Verzögerungsperiode und die maximale Verzögerungsperiode fällt, wobei der früheste Taktzeitpunkt die minimale Verzögerungsperiode und der späteste Taktzeitpunkt die maximale Verzögerungsperiode umfaßt; daß bei dem ersten Suchbetrieb die Steuereinrichtung die Phasenauswahleinrichtung (60) und die Bruchteilsperioden-Verzögerungsschaltung (80) steuert, um das Taktsignal an dem Takteingang nach und nach immer später in Vergleich zu dem Anfangs-Taktzeitpunkt ankommen zu lassen und so den späten Taktausfall-Grenzwert zu bestimmen;
daß bei dem zweiten Suchbetrieb die Steuereinrich- · tung (40) die Phasenwähleinrichtung (60) und die Bruchteils-Verzögerungseinrichtung (80) so steuert, daß das Taktsignal an dem Takteingang (22) nach und nach immer früher bezüglich des Anfangs-Taktzeitpunktes ankommt, um den frühen Taktausfall-Grenzwert zu bestimmen;

daß die Steuereinrichtung (40) den frühen Taktausfall-Grenzwert und den späten Taktausfall-Grenzwert benutzt, um den optimalen Taktzeitpunkt zu bestimmen, wobei dieser optimale Taktzeitpunkt in der Mitte zwischen dem frühen und dem späten Taktausfall-

Grenzwert festgelegt wird, und daß die Steuereinrichtung (40) die Phasenwähleinrichtung (60) und die Bruchteils-Verzögerungsschaltung (80) so steuert, daß sie einen optimalen Takt-Zeitpunkt im Normalbetrieb des Rechners (10) liefern.
15. Einrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Steuereinrichtung (40) einen mit einem Steuerpgroamm betriebenen Mikroprozessor umfaßt und daß die Phasenwähleinrichtung (60) und die Bruchteils-Verzögerungseinrichtung mit Digitalworten gesteuert werden, welche durch den Mikroprozessor (40) geliefert werden.
16. Einrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Rechner (10) eine Vielzahl von logischen (Halbleiter-)Schaltungen mit Takteingängen aufweist, wobei ein Teil dieser oder alle Takteingänge mit einer zugeordneten Verzögerungseinrichtung (30) versehen sind, und daß die Steuereinrichtung (40) für jeden der Takteingänge (22) mit zugeordneter Verzögerungseinrichtung (30) den optimalen Taktzeitpunkt bestimmt.