JPH08279804A - Ｒｄｓ信号と位相同期させる方法及びその装置 - Google Patents
Ｒｄｓ信号と位相同期させる方法及びその装置Info
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- JPH08279804A JPH08279804A JP7345039A JP34503995A JPH08279804A JP H08279804 A JPH08279804 A JP H08279804A JP 7345039 A JP7345039 A JP 7345039A JP 34503995 A JP34503995 A JP 34503995A JP H08279804 A JPH08279804 A JP H08279804A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H40/00—Arrangements specially adapted for receiving broadcast information
- H04H40/18—Arrangements characterised by circuits or components specially adapted for receiving
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H2201/00—Aspects of broadcast communication
- H04H2201/10—Aspects of broadcast communication characterised by the type of broadcast system
- H04H2201/13—Aspects of broadcast communication characterised by the type of broadcast system radio data system/radio broadcast data system [RDS/RBDS]
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 ＲＤＳ復調器のクオリティーは、特にラッチ
タイムによるものである。そのためスイッチを入れる或
いは切り換えた後に、位相同期が安定されるまでの時間
を可能な限り短くする位相同期方法及び装置を提案す
る。 【解決手段】 ＲＤＳ受信機で発生されるビット伝送速
度クロック信号と受信機側で復調されるディジタルＲＤ
Ｓ信号との位相同期させる方法及びその装置に関するも
のであり、そのビット伝送速度クロック信号とＲＤＳ信
号は同じビット伝送速度をもち、ＲＤＳ受信機で同調す
るとき、そして／或いはそれまでに受信された送信機受
信周波数とは異なる送信機受信周波数に切り換えるとき
に、ＲＤＳ信号の次の立上がりエッジ或いは次の立下が
りエッジの発生時に発生される制御信号（ＲＥＳＥＴ）
は、ビット伝送速度クロック信号（１）がＲＤＳ信号
（１）と同期状態にあるといったビット伝送速度クロッ
ク信号の位相角度偏移をもたらす。
タイムによるものである。そのためスイッチを入れる或
いは切り換えた後に、位相同期が安定されるまでの時間
を可能な限り短くする位相同期方法及び装置を提案す
る。 【解決手段】 ＲＤＳ受信機で発生されるビット伝送速
度クロック信号と受信機側で復調されるディジタルＲＤ
Ｓ信号との位相同期させる方法及びその装置に関するも
のであり、そのビット伝送速度クロック信号とＲＤＳ信
号は同じビット伝送速度をもち、ＲＤＳ受信機で同調す
るとき、そして／或いはそれまでに受信された送信機受
信周波数とは異なる送信機受信周波数に切り換えるとき
に、ＲＤＳ信号の次の立上がりエッジ或いは次の立下が
りエッジの発生時に発生される制御信号（ＲＥＳＥＴ）
は、ビット伝送速度クロック信号（１）がＲＤＳ信号
（１）と同期状態にあるといったビット伝送速度クロッ
ク信号の位相角度偏移をもたらす。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＤＳ受信機で発
生するビット伝送速度クロック信号を受信機側で復調さ
れるディジタルＲＤＳ信号と位相同期させる方法と装置
に関するものである。
生するビット伝送速度クロック信号を受信機側で復調さ
れるディジタルＲＤＳ信号と位相同期させる方法と装置
に関するものである。
【０００２】
【従来の技術】ＲＤＳは、無線データシステム（Ｒａｄ
ｉｏ Ｄａｔａ Ｓｙｓｔｅｍ）の省略形である。これ
は、放送や無線局の情報を無線受信機に伝えるものとし
てヨーロッパでは標準的なシステムである。ＲＤＳで
は、無線局の情報はＲＤＳ情報として補助的周波数で伝
送され、無線局の番組が放送されることによって、無線
局の名称や名称の一部を伝えている。ＲＤＳ信号の受信
機能を備えた無線受信機では、ＲＤＳ信号により受信し
た局の名称を表示することが可能であり、一方、受信局
が、特定時にこれ以上十分なクオリティーで無線信号を
受信できないとき、異なる周波数の送信機に自動的に切
り換えることが可能であり、そうすることにより同じ局
の同じ番組が伝えられる。このＲＤＳシステムの更なる
詳細は、“Specifications of the Radio Data System
RDS for VHF/FM Sound Broadcasting”，Tech. 3244-E,
Technical Centre of the European Broadcasting Uni
on, Brussels, March 1984 に記載されている。
ｉｏ Ｄａｔａ Ｓｙｓｔｅｍ）の省略形である。これ
は、放送や無線局の情報を無線受信機に伝えるものとし
てヨーロッパでは標準的なシステムである。ＲＤＳで
は、無線局の情報はＲＤＳ情報として補助的周波数で伝
送され、無線局の番組が放送されることによって、無線
局の名称や名称の一部を伝えている。ＲＤＳ信号の受信
機能を備えた無線受信機では、ＲＤＳ信号により受信し
た局の名称を表示することが可能であり、一方、受信局
が、特定時にこれ以上十分なクオリティーで無線信号を
受信できないとき、異なる周波数の送信機に自動的に切
り換えることが可能であり、そうすることにより同じ局
の同じ番組が伝えられる。このＲＤＳシステムの更なる
詳細は、“Specifications of the Radio Data System
RDS for VHF/FM Sound Broadcasting”，Tech. 3244-E,
Technical Centre of the European Broadcasting Uni
on, Brussels, March 1984 に記載されている。
【０００３】ＲＤＳデータはバイフェーズ変調によって
５７ＫＨｚの搬送周波数上へ変調される。この搬送周波
数は受信機に伝えられない。すなわち、ＲＤＳ情報は非
同期パルスシーケンスの形で伝えられるため、５７ＫＨ
ｚの搬送周波数は受信機側で生成されなければならな
い。受信機側で生成された５７ＫＨｚの搬送周波数によ
り、受信機側での同期復調においてＲＤＳ情報は、ディ
ジタルバイフェーズ信号の形にある。受信機側でＲＤＳ
データを得ているため、ビット伝送速度クロック信号は
受信機側で回復されるべきである。このために、いわゆ
るコスタス（Costas）回路が普通使用されている。
５７ＫＨｚの搬送周波数上へ変調される。この搬送周波
数は受信機に伝えられない。すなわち、ＲＤＳ情報は非
同期パルスシーケンスの形で伝えられるため、５７ＫＨ
ｚの搬送周波数は受信機側で生成されなければならな
い。受信機側で生成された５７ＫＨｚの搬送周波数によ
り、受信機側での同期復調においてＲＤＳ情報は、ディ
ジタルバイフェーズ信号の形にある。受信機側でＲＤＳ
データを得ているため、ビット伝送速度クロック信号は
受信機側で回復されるべきである。このために、いわゆ
るコスタス（Costas）回路が普通使用されている。
【０００４】受信機側で復調されたディジタルＲＤＳ信
号の各ビットは、各ＲＤＳビットの１番目と２番目のビ
ットの間にある０から１、或いは１から０へのディジタ
ル遷移をもった２つの半ビットで構成されている。１番
目から２番目への半ビット遷移が生じている方向は、特
定のＲＤＳビットが論理値「１」或いは論理値「０」に
伝わるようになっているかどうかによるものである。２
つの近接したＲＤＳビットの間での０から１、或いは１
から０への遷移は近接したＲＤＳビットが同じ論理値に
伝わるときのみ発生する。近接したＲＤＳビットが違う
論理値に伝わるとき、０から１への遷移をしないか或い
は逆に遷移するだろう。
号の各ビットは、各ＲＤＳビットの１番目と２番目のビ
ットの間にある０から１、或いは１から０へのディジタ
ル遷移をもった２つの半ビットで構成されている。１番
目から２番目への半ビット遷移が生じている方向は、特
定のＲＤＳビットが論理値「１」或いは論理値「０」に
伝わるようになっているかどうかによるものである。２
つの近接したＲＤＳビットの間での０から１、或いは１
から０への遷移は近接したＲＤＳビットが同じ論理値に
伝わるときのみ発生する。近接したＲＤＳビットが違う
論理値に伝わるとき、０から１への遷移をしないか或い
は逆に遷移するだろう。
【０００５】受信機側でＲＤＳ情報を十分に回復するた
めに、受信機側で復調されるディジタルＲＤＳ信号と受
信機側で生成するビット伝送速度クロック信号は、同じ
ビット伝送速度が必要ないだけでなく、それらは同期位
相であるべきである。これはＰＬＬ（位相同期ループ）
によって成し遂げられる。ラジオ受信機で同調するとき
或いはそれまでに受信された送信機受信周波数とは異な
る送信機受信周波数に同調するとき、ＰＬＬは新しい送
信機にラッチするためのある程度の時間が必要である。
換言すれば、そのようなスイッチを入れる或いはスイッ
チを切り換えた後、位相同期が受信機側で復調されたデ
ィジタルＲＤＳ信号と受信機側で生成されたビット伝送
速度クロック信号との間で、安定するまである程度の時
間がかかるのである。そのような位相同期が安定するま
でのラッチ時間は、実質的には約２０ｍｓである。
めに、受信機側で復調されるディジタルＲＤＳ信号と受
信機側で生成するビット伝送速度クロック信号は、同じ
ビット伝送速度が必要ないだけでなく、それらは同期位
相であるべきである。これはＰＬＬ（位相同期ループ）
によって成し遂げられる。ラジオ受信機で同調するとき
或いはそれまでに受信された送信機受信周波数とは異な
る送信機受信周波数に同調するとき、ＰＬＬは新しい送
信機にラッチするためのある程度の時間が必要である。
換言すれば、そのようなスイッチを入れる或いはスイッ
チを切り換えた後、位相同期が受信機側で復調されたデ
ィジタルＲＤＳ信号と受信機側で生成されたビット伝送
速度クロック信号との間で、安定するまである程度の時
間がかかるのである。そのような位相同期が安定するま
でのラッチ時間は、実質的には約２０ｍｓである。
【０００６】
【発明が解決しようとする課題】ＲＤＳ復調器のクオリ
ティーは、特にラッチタイムによるものである。本発明
の目的は、スイッチを入れる或いは切り換えた後に、位
相同期が安定するまでの時間を可能な限り短くする位相
同期方法及び装置を提案することである。
ティーは、特にラッチタイムによるものである。本発明
の目的は、スイッチを入れる或いは切り換えた後に、位
相同期が安定するまでの時間を可能な限り短くする位相
同期方法及び装置を提案することである。
【０００７】
【課題を解決するための手段】本発明は、同一のビット
伝送速度を有する受信機側で生成されるビット伝送速度
クロック信号（５）と、前記受信機側で変調されるディ
ジタルＲＤＳ信号（１）とを位相同期させる方法におい
て、ＲＤＳ受信機のスイッチが入れられた時、及び／又
はＲＤＳ受信機がそれまでに受信された送信機受信周波
数とは異なる送信機受信周波数に切り換えられた時、前
記ＲＤＳ信号（１）の次の立上がりエッジ、又は次の立
下がりエッジの発生時に、制御信号（ＲＥＳＥＴ）を生
成し、前記ビット伝送速度クロック信号（５）と前記Ｒ
ＤＳ信号（１）とが位相同期化されるように前記ビット
伝送速度クロック信号（５）の位相角度偏移を成すよう
にしたことを特徴としたＲＤＳ信号と位相同期させる方
法によって達成される。この手段は、請求項２乃至６に
よって開発することができ有利である。
伝送速度を有する受信機側で生成されるビット伝送速度
クロック信号（５）と、前記受信機側で変調されるディ
ジタルＲＤＳ信号（１）とを位相同期させる方法におい
て、ＲＤＳ受信機のスイッチが入れられた時、及び／又
はＲＤＳ受信機がそれまでに受信された送信機受信周波
数とは異なる送信機受信周波数に切り換えられた時、前
記ＲＤＳ信号（１）の次の立上がりエッジ、又は次の立
下がりエッジの発生時に、制御信号（ＲＥＳＥＴ）を生
成し、前記ビット伝送速度クロック信号（５）と前記Ｒ
ＤＳ信号（１）とが位相同期化されるように前記ビット
伝送速度クロック信号（５）の位相角度偏移を成すよう
にしたことを特徴としたＲＤＳ信号と位相同期させる方
法によって達成される。この手段は、請求項２乃至６に
よって開発することができ有利である。
【０００８】又、本発明はビット伝送速度クロック信号
（５）とＲＤＳ信号（１）が同じビット伝送速度をもつ
と共に、ＲＤＳ受信機で生成される前記ビット伝送速度
クロック信号（５）と、受信機側で復調される前記ＲＤ
Ｓ信号と位相同期させる装置において、分周器カウンタ
（ＦＴ）が初期カウントにリセットするためのカウンタ
リセット入力から構成され、制御手段が、ＲＤＳ受信機
のスイッチを入れる、及び／又はそれまでに受信された
送信機受信周波数とは異なる送信機受信周波数に切り換
えるとき、制御信号（ＲＥＳＥＴ）の生成に適用され、
一時記憶フリップフロップ（ＦＦ２）は、前記制御信号
（ＲＥＳＥＴ）が一時記憶され得るとき、そして一時記
憶量を無くすために一時記憶リセット入力を持つとき与
えられ、そして前記ＲＤＳ信号（１）の立上がりエッジ
或いは立下がりエッジの発生時に与えられるエッジ検波
器フリップフロップ（ＦＦ３）は、それぞれ一時記憶フ
リップフロップ（ＦＦ２）で記憶された前記制御信号
（ＲＥＳＥＴ）を読みだし、そしてカウンタリセット入
力へ、そして前記一時記憶リッセト入力へ送られるエッ
ジ検波信号（３）を発生させることを特徴とする前記受
信機側で前記発振器信号（ＯＳ）を生成するための発振
器と入力側に前記発振器信号（ＯＳ）と出力側に前記ビ
ット伝送速度クロック信号（５）をもつ前記分周器カウ
ンタ（ＦＴ）から構成されているＲＤＳ信号と位相同期
させる装置によって達成される。この特徴は、請求項８
乃至１３によって開発することができる。本発明による
位相同期装置は、請求項１４記載のＲＤＳ受波器用のＰ
ＬＬビットから構成されており、ＲＤＳ受信機を実現
し、これによってＲＤＳ無線システムを実現することに
適している。
（５）とＲＤＳ信号（１）が同じビット伝送速度をもつ
と共に、ＲＤＳ受信機で生成される前記ビット伝送速度
クロック信号（５）と、受信機側で復調される前記ＲＤ
Ｓ信号と位相同期させる装置において、分周器カウンタ
（ＦＴ）が初期カウントにリセットするためのカウンタ
リセット入力から構成され、制御手段が、ＲＤＳ受信機
のスイッチを入れる、及び／又はそれまでに受信された
送信機受信周波数とは異なる送信機受信周波数に切り換
えるとき、制御信号（ＲＥＳＥＴ）の生成に適用され、
一時記憶フリップフロップ（ＦＦ２）は、前記制御信号
（ＲＥＳＥＴ）が一時記憶され得るとき、そして一時記
憶量を無くすために一時記憶リセット入力を持つとき与
えられ、そして前記ＲＤＳ信号（１）の立上がりエッジ
或いは立下がりエッジの発生時に与えられるエッジ検波
器フリップフロップ（ＦＦ３）は、それぞれ一時記憶フ
リップフロップ（ＦＦ２）で記憶された前記制御信号
（ＲＥＳＥＴ）を読みだし、そしてカウンタリセット入
力へ、そして前記一時記憶リッセト入力へ送られるエッ
ジ検波信号（３）を発生させることを特徴とする前記受
信機側で前記発振器信号（ＯＳ）を生成するための発振
器と入力側に前記発振器信号（ＯＳ）と出力側に前記ビ
ット伝送速度クロック信号（５）をもつ前記分周器カウ
ンタ（ＦＴ）から構成されているＲＤＳ信号と位相同期
させる装置によって達成される。この特徴は、請求項８
乃至１３によって開発することができる。本発明による
位相同期装置は、請求項１４記載のＲＤＳ受波器用のＰ
ＬＬビットから構成されており、ＲＤＳ受信機を実現
し、これによってＲＤＳ無線システムを実現することに
適している。
【０００９】
【発明の実施の形態】ＲＤＳ受信機のスイッチを入れる
とき、及び／又はそれまでに受信された送信機受信周波
数とは異なる送信機受信周波数に切り替えるときに、制
御信号はＲＤＳ信号の次の立上がりエッジ、或いは代わ
りになるべきものとしてＲＤＳ信号の次の立下がりエッ
ジの発生で、ビット伝送速度クロック信号の位相角度偏
移のような効果を生じる。そしてその時のビット伝送速
度クロック信号はＲＤＳ信号と位相同期の状態にある。
とき、及び／又はそれまでに受信された送信機受信周波
数とは異なる送信機受信周波数に切り替えるときに、制
御信号はＲＤＳ信号の次の立上がりエッジ、或いは代わ
りになるべきものとしてＲＤＳ信号の次の立下がりエッ
ジの発生で、ビット伝送速度クロック信号の位相角度偏
移のような効果を生じる。そしてその時のビット伝送速
度クロック信号はＲＤＳ信号と位相同期の状態にある。
【００１０】ビット伝送速度クロック信号を生成するた
めに、受信機側で生成されたおそらく５７ＫＨｚの信号
である発振器の信号は、分周器カウンタによりビット伝
送速度クロック信号の周波数まで分周され得る。ＲＤＳ
受信機にスイッチを入れるか或いはスイッチを切り換え
ることに従い、ＲＤＳ信号の立上がりエッジ或いは立下
がりエッジの発生時、それぞれが、制御信号によりあら
かじめ決められたカウントにセットされており、そこで
はビット伝送速度クロック信号は立上がりエッジ或いは
立下がりエッジをもち、またそれぞれがＲＤＳ信号に等
しくなっている。
めに、受信機側で生成されたおそらく５７ＫＨｚの信号
である発振器の信号は、分周器カウンタによりビット伝
送速度クロック信号の周波数まで分周され得る。ＲＤＳ
受信機にスイッチを入れるか或いはスイッチを切り換え
ることに従い、ＲＤＳ信号の立上がりエッジ或いは立下
がりエッジの発生時、それぞれが、制御信号によりあら
かじめ決められたカウントにセットされており、そこで
はビット伝送速度クロック信号は立上がりエッジ或いは
立下がりエッジをもち、またそれぞれがＲＤＳ信号に等
しくなっている。
【００１１】分周器カウンタが、あらかじめ決められた
カウントにセットされている部分におけるＲＤＳ信号の
エッジは、おそらく指示された発振器のエッジと同期化
される。ＲＤＳ受信機のスイッチを入れるとき或いはス
イッチを切り換えるとき発生する制御信号は、一時記憶
され、またＲＤＳ信号の立上がりエッジ或いは立下がり
エッジの発生によりビット伝送速度クロック信号の位相
角度偏移を生じる。一時記憶された制御信号は、ビット
伝送速度信号の位相角度偏移の過程の間、再び生成され
る。好ましい実施態様では、制御信号はスイッチを入れ
る及び／又はスイッチを切り換えるに従い、次にくるＲ
ＤＳ信号の立下がりエッジで生成され、制御信号のため
の分周器カウンタは、その初期のカウント、例えばカウ
ント“０”にリセットされる。
カウントにセットされている部分におけるＲＤＳ信号の
エッジは、おそらく指示された発振器のエッジと同期化
される。ＲＤＳ受信機のスイッチを入れるとき或いはス
イッチを切り換えるとき発生する制御信号は、一時記憶
され、またＲＤＳ信号の立上がりエッジ或いは立下がり
エッジの発生によりビット伝送速度クロック信号の位相
角度偏移を生じる。一時記憶された制御信号は、ビット
伝送速度信号の位相角度偏移の過程の間、再び生成され
る。好ましい実施態様では、制御信号はスイッチを入れ
る及び／又はスイッチを切り換えるに従い、次にくるＲ
ＤＳ信号の立下がりエッジで生成され、制御信号のため
の分周器カウンタは、その初期のカウント、例えばカウ
ント“０”にリセットされる。
【００１２】次にＲＤＳ受信機のスイッチを入れ、及び
／又はスイッチを切り換えるに従い、ビット伝送速度ク
ロック信号の立下がりエッジ或いは立上がりエッジの発
生が、即座にビット伝送速度クロック信号とＲＤＳ信号
とを位相同期させるために、スイッチを入れるとき及び
／又はスイッチを切り換えるとき、ＰＬＬのラッチが即
座に起こる。位相同期の到達に要する期間は、本発明の
方法によると、半ビットの継続期間ほど長くはない。ビ
ット伝送速度クロック信号は普通分割率４８による５７
ＫＨｚの信号の分割により得られ、１１８７．５Ｈｚの
ビット伝送速度をもつ。本発明の方法により位相同期が
得られるまでに要する時間は、それゆえに多くて約０．
４ｍｓであり、普通これまでの約２０ｍｓのラッチタイ
ムよりもかなり短いものである。
／又はスイッチを切り換えるに従い、ビット伝送速度ク
ロック信号の立下がりエッジ或いは立上がりエッジの発
生が、即座にビット伝送速度クロック信号とＲＤＳ信号
とを位相同期させるために、スイッチを入れるとき及び
／又はスイッチを切り換えるとき、ＰＬＬのラッチが即
座に起こる。位相同期の到達に要する期間は、本発明の
方法によると、半ビットの継続期間ほど長くはない。ビ
ット伝送速度クロック信号は普通分割率４８による５７
ＫＨｚの信号の分割により得られ、１１８７．５Ｈｚの
ビット伝送速度をもつ。本発明の方法により位相同期が
得られるまでに要する時間は、それゆえに多くて約０．
４ｍｓであり、普通これまでの約２０ｍｓのラッチタイ
ムよりもかなり短いものである。
【００１３】以下に本発明の実施例を、図面を参照して
説明する。図１は、２つの信号パターンａとｂを示す。
信号パターンａは、受信機側で生じるビット伝送速度ク
ロック信号を示し、ｂは受信機側で復調されるディジタ
ルＲＤＳ信号を示している。送信機から受信機へ同時に
伝えられないＲＤＳ搬送波の回復に対して、５７ＫＨｚ
の発振器信号ＯＳが発振器により受信機側で発生され
る。分割率４８により、この信号ＯＳはビット伝送速度
をもつビット伝送速度クロック信号或いは１１８７．５
ＫＨｚのパルス周波数をもつビット伝送速度クロック信
号になる。
説明する。図１は、２つの信号パターンａとｂを示す。
信号パターンａは、受信機側で生じるビット伝送速度ク
ロック信号を示し、ｂは受信機側で復調されるディジタ
ルＲＤＳ信号を示している。送信機から受信機へ同時に
伝えられないＲＤＳ搬送波の回復に対して、５７ＫＨｚ
の発振器信号ＯＳが発振器により受信機側で発生され
る。分割率４８により、この信号ＯＳはビット伝送速度
をもつビット伝送速度クロック信号或いは１１８７．５
ＫＨｚのパルス周波数をもつビット伝送速度クロック信
号になる。
【００１４】時間ｔ１で、受信機は同調されるか或いは
それまでに受信された送信機受信周波数とは異なる送信
機受信周波数に切り換えられ、またこの時間ｔ１は、低
い信号値でビット伝送速度クロック信号ａの半ビット継
続期間内であり、ＲＤＳ信号ｂは時間ｔ１で高い信号値
をもつことが図１から想定される。
それまでに受信された送信機受信周波数とは異なる送信
機受信周波数に切り換えられ、またこの時間ｔ１は、低
い信号値でビット伝送速度クロック信号ａの半ビット継
続期間内であり、ＲＤＳ信号ｂは時間ｔ１で高い信号値
をもつことが図１から想定される。
【００１５】時間ｔ３でＲＤＳ信号ｂは高い信号値から
低い信号値である１から０への移行を示している。ビッ
ト伝送速度クロック信号ａは、図１の破線に示す信号に
よると、時間ｔ５においてのみＲＤＳ信号ｂの高い信号
値から低い信号値である１から０へ移行する。ビット伝
送速度クロック信号ａとＲＤＳ信号ｂと同じ方向への信
号値移行が互いに等しいときに到達する位相同期は、そ
の位相同期が得られるまでＰＬＬによる位相偏移を生じ
るという効果をもたらせる。
低い信号値である１から０への移行を示している。ビッ
ト伝送速度クロック信号ａは、図１の破線に示す信号に
よると、時間ｔ５においてのみＲＤＳ信号ｂの高い信号
値から低い信号値である１から０へ移行する。ビット伝
送速度クロック信号ａとＲＤＳ信号ｂと同じ方向への信
号値移行が互いに等しいときに到達する位相同期は、そ
の位相同期が得られるまでＰＬＬによる位相偏移を生じ
るという効果をもたらせる。
【００１６】そこで本発明によると、時間ｔ３即ちＲＤ
Ｓ信号ｂの１から０への移行時間でのビット伝送速度ク
ロック信号ａは立下がりエッジ、実際には時間ｔ５で起
こるのが当然であるが、次の１から０への移行が起こる
時間ｔ３のときにも位相角度により偏移される。ＲＤＳ
信号ｂがその時、時間ｔ６で次のエッジに変わったとき
対応するエッジの変化は、同様にビット伝送速度クロッ
ク信号ａで起こる。なぜなら、ＲＤＳ信号ｂとビット伝
送速度クロック信号ａは同じ半ビット継続期間をもつた
めである。
Ｓ信号ｂの１から０への移行時間でのビット伝送速度ク
ロック信号ａは立下がりエッジ、実際には時間ｔ５で起
こるのが当然であるが、次の１から０への移行が起こる
時間ｔ３のときにも位相角度により偏移される。ＲＤＳ
信号ｂがその時、時間ｔ６で次のエッジに変わったとき
対応するエッジの変化は、同様にビット伝送速度クロッ
ク信号ａで起こる。なぜなら、ＲＤＳ信号ｂとビット伝
送速度クロック信号ａは同じ半ビット継続期間をもつた
めである。
【００１７】時間ｔ３でのビット伝送速度クロック信号
ａとＲＤＳ信号ｂとの即座の位相同期は、本発明の好ま
しい実施態様で成し遂げられる。そして発振器信号ＯＳ
から生じるビット伝送速度クロック信号ａにより分周器
カウンタは、時間ｔ３でＲＤＳ信号ｂの立下がりエッジ
の発生時に即座にカウントへ好ましくは、初期のカウン
ト或いはカウント“０”へセットされる。そしてその時
点で対応するビット伝送速度クロック信号ａのエッジ
は、分周器カウンタの出力にある。
ａとＲＤＳ信号ｂとの即座の位相同期は、本発明の好ま
しい実施態様で成し遂げられる。そして発振器信号ＯＳ
から生じるビット伝送速度クロック信号ａにより分周器
カウンタは、時間ｔ３でＲＤＳ信号ｂの立下がりエッジ
の発生時に即座にカウントへ好ましくは、初期のカウン
ト或いはカウント“０”へセットされる。そしてその時
点で対応するビット伝送速度クロック信号ａのエッジ
は、分周器カウンタの出力にある。
【００１８】ビット伝送速度クロック信号ａとＲＤＳ信
号ｂとの位相同期は、ＲＤＳ受信機のスイッチを入れる
或いは切り換えるという方法で、長くて半ビットと同等
の長さの期間内に起こる。
号ｂとの位相同期は、ＲＤＳ受信機のスイッチを入れる
或いは切り換えるという方法で、長くて半ビットと同等
の長さの期間内に起こる。
【００１９】本発明による位相同期装置の好ましい実施
態様は図２のブロック図で示されている。それは、ＦＦ
１〜ＦＦ４の４つのＤ型フリップフロップと分周器ＦＴ
とで構成されている。
態様は図２のブロック図で示されている。それは、ＦＦ
１〜ＦＦ４の４つのＤ型フリップフロップと分周器ＦＴ
とで構成されている。
【００２０】フリップフロップＦＦ１のＤ型入力には、
受信機側で復調されるディジタルＲＤＳ信号が送り込ま
れる。フリップフロップＦＦ１のクロック入力には５７
ＫＨｚの発振器信号ＯＳが入力される。フリップフロッ
プＦＦ１のＱ出力はフリップフロップＦＦ３のクロック
入力へ接続される。
受信機側で復調されるディジタルＲＤＳ信号が送り込ま
れる。フリップフロップＦＦ１のクロック入力には５７
ＫＨｚの発振器信号ＯＳが入力される。フリップフロッ
プＦＦ１のＱ出力はフリップフロップＦＦ３のクロック
入力へ接続される。
【００２１】フリップフロップＦＦ２のＤ型入力は永続
的に地電位にある。即ち永続的に低いディジタル信号値
にある。フリップフロップＦＦ２のクロック入力はコン
トロール回路（図示せず）の出力に接続され、そしてＲ
ＤＳ受信機のスイッチを入れるとき或いはそれまでに受
信された送信機受信周波数とは異なる送信機受信周波数
に切り換えるとき、図２でＲＥＳＥＴと示される制御信
号が入力される。この制御信号は、おそらくマイクロプ
ロセッサーから送出される。マイクロプロッサは、ＲＤ
Ｓ受信機のスイッチを入れるとき、あるいは異なる送信
機受信周波数に切り換えるとき、コントロール演算を行
って制御信号を送出する。そして、それゆえにその様な
スイッチオン或いは切り換えが起こることを理解し、そ
して正確な時間で制御信号のＲＥＳＥＴを伝えることが
できる。
的に地電位にある。即ち永続的に低いディジタル信号値
にある。フリップフロップＦＦ２のクロック入力はコン
トロール回路（図示せず）の出力に接続され、そしてＲ
ＤＳ受信機のスイッチを入れるとき或いはそれまでに受
信された送信機受信周波数とは異なる送信機受信周波数
に切り換えるとき、図２でＲＥＳＥＴと示される制御信
号が入力される。この制御信号は、おそらくマイクロプ
ロセッサーから送出される。マイクロプロッサは、ＲＤ
Ｓ受信機のスイッチを入れるとき、あるいは異なる送信
機受信周波数に切り換えるとき、コントロール演算を行
って制御信号を送出する。そして、それゆえにその様な
スイッチオン或いは切り換えが起こることを理解し、そ
して正確な時間で制御信号のＲＥＳＥＴを伝えることが
できる。
【００２２】フリップフロップＦＦ３のＤ型入力はフリ
ップフロップＦＦ２のＱ出力に接続されている。上述の
ように、クロック入力はフリップフロップＦＦ１のＱ出
力に接続されている。フリップフロップＦＦ３のＱ出力
は、一方をフリップフロップＦＦ２のリセット入力ＲＥ
Ｓにそして他方をフリップフロップＦＦ４のＤ型入力に
接続されている。５７ＫＨｚの発振器信号ＯＳはフリッ
プフロップＦＦ４のクロック入力に適用される。フリッ
プフロップＦＦ４のＱ出力は一方をフリップフロップＦ
Ｆ３のリセット入力ＲＥＳに、他方を分周器ＦＴのリセ
ット入力ＲＥＳに接続されている。
ップフロップＦＦ２のＱ出力に接続されている。上述の
ように、クロック入力はフリップフロップＦＦ１のＱ出
力に接続されている。フリップフロップＦＦ３のＱ出力
は、一方をフリップフロップＦＦ２のリセット入力ＲＥ
Ｓにそして他方をフリップフロップＦＦ４のＤ型入力に
接続されている。５７ＫＨｚの発振器信号ＯＳはフリッ
プフロップＦＦ４のクロック入力に適用される。フリッ
プフロップＦＦ４のＱ出力は一方をフリップフロップＦ
Ｆ３のリセット入力ＲＥＳに、他方を分周器ＦＴのリセ
ット入力ＲＥＳに接続されている。
【００２３】５７ＫＨｚの発振器信号は、分周器ＦＴの
クロック計数入力に適用されている。この発振器信号
は、分周器ＦＴの出力で利用できる１１８７．５Ｈｚの
ビット伝送速度クロック信号に分周器ＦＴにより分割さ
れる。
クロック計数入力に適用されている。この発振器信号
は、分周器ＦＴの出力で利用できる１１８７．５Ｈｚの
ビット伝送速度クロック信号に分周器ＦＴにより分割さ
れる。
【００２４】Ｄ型フリップフロップＦＦ２は制御信号Ｒ
ＥＳＥＴに対して一時記憶として作用する。この制御信
号は、フリップフロップＦＦ２がフリップフロップＦＦ
３のＱ出力で信号変換によりリセットされて制御信号Ｒ
ＥＳＥＴの一時記憶が取り消されるまで、フリップフロ
ップＦＦ２のＱ出力で利用できるようになっている。フ
リップフロップＦＦ１は、ＲＤＳ信号のエッジが発振器
信号ＯＳのエッジに同期化されるという手段によりエッ
ジ同期回路として働く。ＲＤＳ信号は、その位相位置に
関してＲＤＳ受信機の内部システムで同期化される。
ＥＳＥＴに対して一時記憶として作用する。この制御信
号は、フリップフロップＦＦ２がフリップフロップＦＦ
３のＱ出力で信号変換によりリセットされて制御信号Ｒ
ＥＳＥＴの一時記憶が取り消されるまで、フリップフロ
ップＦＦ２のＱ出力で利用できるようになっている。フ
リップフロップＦＦ１は、ＲＤＳ信号のエッジが発振器
信号ＯＳのエッジに同期化されるという手段によりエッ
ジ同期回路として働く。ＲＤＳ信号は、その位相位置に
関してＲＤＳ受信機の内部システムで同期化される。
【００２５】フリップフロップＦＦ３とフリップフロッ
プＦＦ４は互いにフリップフロップＦＦ３のＱ出力で、
５７ＫＨｚの発振器信号ＯＳの半期間に相当する期間に
起こっている信号を制限するパルス整形として作用す
る。ＲＤＳ信号の立下がりエッジをフリップフロップＦ
Ｆ３、フリップフロップＦＦ４のＱ出力に接続した後、
発振器信号ＯＳの半周期は、Ｑ出力でリセットしている
信号を生じる。そして、それにより発振器信号ＯＳのこ
の半周期継続期間後、フリップフロップＦＦ３は再びリ
セットされる。その結果、分周器ＦＴは、そのリセット
入力で、１周期の発振器信号ＯＳが分周器ＦＴに送られ
る間だけリセット効果が継続するように、十分短いリセ
ットパルスを受信するということが確実になる。
プＦＦ４は互いにフリップフロップＦＦ３のＱ出力で、
５７ＫＨｚの発振器信号ＯＳの半期間に相当する期間に
起こっている信号を制限するパルス整形として作用す
る。ＲＤＳ信号の立下がりエッジをフリップフロップＦ
Ｆ３、フリップフロップＦＦ４のＱ出力に接続した後、
発振器信号ＯＳの半周期は、Ｑ出力でリセットしている
信号を生じる。そして、それにより発振器信号ＯＳのこ
の半周期継続期間後、フリップフロップＦＦ３は再びリ
セットされる。その結果、分周器ＦＴは、そのリセット
入力で、１周期の発振器信号ＯＳが分周器ＦＴに送られ
る間だけリセット効果が継続するように、十分短いリセ
ットパルスを受信するということが確実になる。
【００２６】図２に示される位相同期装置の操作方法
は、図３を参照することで、より詳細に解明される。図
３は図２に描かれている回路の違った位置で発生する信
号パターンを示している。特定の信号パターンが発生す
る位置は、図２及び図３中、同一の符号で示されてい
る。
は、図３を参照することで、より詳細に解明される。図
３は図２に描かれている回路の違った位置で発生する信
号パターンを示している。特定の信号パターンが発生す
る位置は、図２及び図３中、同一の符号で示されてい
る。
【００２７】ＲＤＳ受信機のスイッチを入れること或い
はそれまでに受信された送信機受信周波数とは異なる送
信機受信周波数に切り換えることが、時間ｔ１で起こる
ということが再び想定される。フリップフロップＦＦ２
のクロック入力の上流に接続されたコントロール回路
は、その時制御信号ＲＥＳＥＴを発生する。このこと
は、フリップフロップＦＦ２のＱ出力をスタート時のｔ
１のように高いディジタル信号値に移行させる。この高
い信号値は、スタート時のｔ１のようにフリップフロッ
プＦＦ３のＤ型入力に存在する。
はそれまでに受信された送信機受信周波数とは異なる送
信機受信周波数に切り換えることが、時間ｔ１で起こる
ということが再び想定される。フリップフロップＦＦ２
のクロック入力の上流に接続されたコントロール回路
は、その時制御信号ＲＥＳＥＴを発生する。このこと
は、フリップフロップＦＦ２のＱ出力をスタート時のｔ
１のように高いディジタル信号値に移行させる。この高
い信号値は、スタート時のｔ１のようにフリップフロッ
プＦＦ３のＤ型入力に存在する。
【００２８】時間ｔ３で、発振器信号ＯＳと同期化さ
れ、そしてフリップフロップＦＦ１のＱ出力で伝えられ
たＲＤＳ信号（１）は、低いディジタル信号値から高い
ディジタル信号値までを立上がりエッジと示している。
同期化されたＲＤＳ信号（１）の立上がりエッジは、フ
リップフロップＦＦ３のＤ型入力にある高い信号値から
フリップフロップＦＦ３のＱ出力まで接続することをも
たらす。そして信号（３）は、時間ｔ３で高い信号値へ
と変化する。これはフリップフロップＦＦ４のＱ出力で
の信号を時間ｔ３での高い信号値への上昇を図３中、信
号パターン（４）で示されるように順番にもたらせる。
フリップフロップＦＦ４のクロック入力に適用された発
振器信号ＯＳは、フリップフロップＦＦ４のＱ出力つま
り５７ＫＨｚの発振器信号の半周期が、図３中、信号パ
ターン（４）で見られるように低い信号値に再び変わ
る。フリップフロップＦＦ４のＱ出力で立下がりエッジ
はフリップフロップＦＦ３のリセットをする。その結
果、時間ｔ４での信号パターン（３）及び（４）は、低
い信号値へ移行する。フリップフロップＦＦ４のＱ出力
から分周器ＦＴのリセット入力ＲＥＳへ供給されるリセ
ットパルスもまた、５７ＫＨｚ発振器信号ＯＳの継続期
間の半周期に対応する長さのみをもつ。それから分周器
ＦＴは、図３中の信号パターン（５）で示されるよう
に、ビット伝送速度クロック信号が時間ｔ３で高い信号
値から低い信号値へ信号を変化させるように時間ｔ３で
リセットされ、新しいカウント操作をスタートさせる。
時間ｔ３でのスタート時、ビット伝送速度クロック信号
（５）は、ＲＤＳ信号と同期する状態にある。それから
時間ｔ６でＲＤＳ信号及びクロック信号のビット伝送の
次のエッジ変化は、既に同じ時間に起こっている。
れ、そしてフリップフロップＦＦ１のＱ出力で伝えられ
たＲＤＳ信号（１）は、低いディジタル信号値から高い
ディジタル信号値までを立上がりエッジと示している。
同期化されたＲＤＳ信号（１）の立上がりエッジは、フ
リップフロップＦＦ３のＤ型入力にある高い信号値から
フリップフロップＦＦ３のＱ出力まで接続することをも
たらす。そして信号（３）は、時間ｔ３で高い信号値へ
と変化する。これはフリップフロップＦＦ４のＱ出力で
の信号を時間ｔ３での高い信号値への上昇を図３中、信
号パターン（４）で示されるように順番にもたらせる。
フリップフロップＦＦ４のクロック入力に適用された発
振器信号ＯＳは、フリップフロップＦＦ４のＱ出力つま
り５７ＫＨｚの発振器信号の半周期が、図３中、信号パ
ターン（４）で見られるように低い信号値に再び変わ
る。フリップフロップＦＦ４のＱ出力で立下がりエッジ
はフリップフロップＦＦ３のリセットをする。その結
果、時間ｔ４での信号パターン（３）及び（４）は、低
い信号値へ移行する。フリップフロップＦＦ４のＱ出力
から分周器ＦＴのリセット入力ＲＥＳへ供給されるリセ
ットパルスもまた、５７ＫＨｚ発振器信号ＯＳの継続期
間の半周期に対応する長さのみをもつ。それから分周器
ＦＴは、図３中の信号パターン（５）で示されるよう
に、ビット伝送速度クロック信号が時間ｔ３で高い信号
値から低い信号値へ信号を変化させるように時間ｔ３で
リセットされ、新しいカウント操作をスタートさせる。
時間ｔ３でのスタート時、ビット伝送速度クロック信号
（５）は、ＲＤＳ信号と同期する状態にある。それから
時間ｔ６でＲＤＳ信号及びクロック信号のビット伝送の
次のエッジ変化は、既に同じ時間に起こっている。
【００２９】
【発明の効果】図３中の信号パターンＲＥＳＥＴで見ら
れるように、ＲＤＳ受信機のスイッチを入れるとき或い
はスイッチを切り換えるとき、制御信号ＲＥＳＥＴは、
あらかじめ決められたｔ１からｔ２までの継続時間の間
のみ、コントロール回路により伝えられ、そしてそれは
スイッチを入れる或いはスイッチを切り換えるといった
操作後、一度だけ起こる。分周器ＦＴのリセットは、Ｒ
ＤＳ受信機のスイッチを入れる或いはスイッチを切り替
えるといったそれぞれの操作後に、一度だけそしてＲＤ
Ｓ信号の１つの半ビットの継続時間の最高点の間のみ可
能である。遅くても一時記憶時間にフリップフロップＦ
Ｆ２が再びリセットされるため、これ以上分周器ＦＴを
リセットすることができない。そしてその後に発生する
妨害を感じさせない。もし１つのＲＤＳ半ビット継続期
間の短い時間に外乱が起こり、ＲＤＳ信号のエッジ移行
を間違って行うというような特別な場合には、ビット伝
送速度クロック信号のＲＤＳ信号との即時の位相同期化
はよい結果を得ないだろう。しかし、そのときありきた
りのＰＬＬラッチ操作により、成し遂げられる。
れるように、ＲＤＳ受信機のスイッチを入れるとき或い
はスイッチを切り換えるとき、制御信号ＲＥＳＥＴは、
あらかじめ決められたｔ１からｔ２までの継続時間の間
のみ、コントロール回路により伝えられ、そしてそれは
スイッチを入れる或いはスイッチを切り換えるといった
操作後、一度だけ起こる。分周器ＦＴのリセットは、Ｒ
ＤＳ受信機のスイッチを入れる或いはスイッチを切り替
えるといったそれぞれの操作後に、一度だけそしてＲＤ
Ｓ信号の１つの半ビットの継続時間の最高点の間のみ可
能である。遅くても一時記憶時間にフリップフロップＦ
Ｆ２が再びリセットされるため、これ以上分周器ＦＴを
リセットすることができない。そしてその後に発生する
妨害を感じさせない。もし１つのＲＤＳ半ビット継続期
間の短い時間に外乱が起こり、ＲＤＳ信号のエッジ移行
を間違って行うというような特別な場合には、ビット伝
送速度クロック信号のＲＤＳ信号との即時の位相同期化
はよい結果を得ないだろう。しかし、そのときありきた
りのＰＬＬラッチ操作により、成し遂げられる。
【００３０】本発明による位相同期操作において、次に
発生する立上がりエッジを使用するか、次に発生するＲ
ＤＳ信号の立下がりエッジを使用するかどうかは、任意
の事項である。図１に示される例では、ＲＤＳ信号の次
の立下がりエッジを位相同期に使用するという仮定条件
で始まっている。一方、図３の信号パターン１はＲＤＳ
信号の次の立上がりエッジが位相同期に対して使われる
という仮定条件に基づいている。
発生する立上がりエッジを使用するか、次に発生するＲ
ＤＳ信号の立下がりエッジを使用するかどうかは、任意
の事項である。図１に示される例では、ＲＤＳ信号の次
の立下がりエッジを位相同期に使用するという仮定条件
で始まっている。一方、図３の信号パターン１はＲＤＳ
信号の次の立上がりエッジが位相同期に対して使われる
という仮定条件に基づいている。
【図１】 ビット伝送速度クロック信号ａとＲＤＳビッ
ト信号ｂを示す波形図である。
ト信号ｂを示す波形図である。
【図２】 本発明による位相同期装置の一例を示すブロ
ック図である。
ック図である。
【図３】 図２の位相同期装置の動作例を説明するため
の波形図である。
の波形図である。
ａ ビット伝送速度クロック信号 ｂ ＲＤＳビット信号 ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４ Ｄ型フリップフ
ロップ ＦＴ 分周器
ロップ ＦＴ 分周器
Claims (16)
- 【請求項１】 同一のビット伝送速度を有する受信機側
で生成されるビット伝送速度クロック信号（５）と、前
記受信機側で変調されるディジタルＲＤＳ信号（１）と
を位相同期させる方法において、ＲＤＳ受信機のスイッ
チが入れられた時、及び／又はＲＤＳ受信機がそれまで
に受信された送信機受信周波数とは異なる送信機受信周
波数に切り換えられた時、前記ＲＤＳ信号（１）の次の
立上がりエッジ、又は次の立下がりエッジの発生時に、
制御信号（ＲＥＳＥＴ）を生成し、前記ビット伝送速度
クロック信号（５）と前記ＲＤＳ信号（１）とが位相同
期化されるように前記ビット伝送速度クロック信号
（５）の位相角度偏移を成すようにしたことを特徴とし
たＲＤＳ信号と位相同期させる方法。 - 【請求項２】 前記ビット伝送速度クロック信号（５）
生成のために、前記受信機側で発生する発振器信号（Ｏ
Ｓ）が、分周器カウンタ（ＦＴ）によってビット伝送速
度クロック信号（５）の周波数まで分割され、前記ＲＤ
Ｓ受信機のスイッチを入れる或いは切り換えることによ
る、前記ＲＤＳ信号（１）の次の立上がりエッジ、又は
立下がりエッジ発生時に、前記分周器カウンタ（ＦＴ）
は前記制御信号（ＲＥＳＥＴ）によりあらかじめ決めら
れたカウントにセットされ、このセットされた時点で、
前記ＲＤＳ信号（１）同様に、それぞれ立上がりエッジ
或いは立下がりエッジにあることを特徴とする請求項１
記載のＲＤＳ信号と位相同期させる方法。 - 【請求項３】 前記分周器カウンタ（ＦＴ）があらかじ
め決められたカウントにセットされる時点である前記Ｒ
ＤＳ信号（１）のエッジが、相応じて指示された前記発
振器信号（ＯＳ）のエッジと同期されることを特徴とす
る請求項２に記載のＲＤＳ信号と位相同期させる方法。 - 【請求項４】 前記ＲＤＳ受信機のスイッチを入れる
時、及び／又は切り換える時に生成する前記制御信号
（ＲＥＳＥＴ）が一時記憶され、前記ＲＤＳ信号（１）
の立上がりエッジ或いは立下がりエッジの発生により、
前記ビット伝送速度クロック信号（５）の位相角度偏移
を起こさせることを特徴とする請求項１乃至３のいずれ
かに記載のＲＤＳ信号と位相同期させる方法。 - 【請求項５】 前記制御信号（ＲＥＳＥＴ）の一時記憶
が、前記ビット伝送速度クロック信号（５）の位相角度
偏移の過程の間で取り消されることを特徴とする請求項
４に記載のＲＤＳ信号と位相同期させる方法。 - 【請求項６】 前記ＲＤＳ受信機のスイッチを入れる、
及び／又は切り換えることに従い、制御信号が前記ＲＤ
Ｓ信号（１）の次の立下がりエッジまで発生され、そし
て前記分周器カウンタ（ＦＴ）は前記制御信号により初
期のカウントにリセットされることを特徴とする請求項
２乃至５に記載のＲＤＳ信号と位相同期させる方法。 - 【請求項７】 ビット伝送速度クロック信号（５）とＲ
ＤＳ信号（１）が同じビット伝送速度をもつと共に、Ｒ
ＤＳ受信機で生成される前記ビット伝送速度クロック信
号（５）と、受信機側で復調される前記ＲＤＳ信号と位
相同期させる装置において、分周器カウンタ（ＦＴ）が
初期カウントにリセットするためのカウンタリセット入
力から構成され、制御手段が、ＲＤＳ受信機のスイッチ
を入れる、及び／又はそれまでに受信された送信機受信
周波数とは異なる送信機受信周波数に切り換えるとき、
制御信号（ＲＥＳＥＴ）の生成に適用され、一時記憶フ
リップフロップ（ＦＦ２）は、前記制御信号（ＲＥＳＥ
Ｔ）が一時記憶され得るとき、そして一時記憶量を無く
すために一時記憶リセット入力を持つとき与えられ、そ
して前記ＲＤＳ信号（１）の立上がりエッジ或いは立下
がりエッジの発生時に与えられるエッジ検波器フリップ
フロップ（ＦＦ３）は、それぞれ一時記憶フリップフロ
ップ（ＦＦ２）で記憶された前記制御信号（ＲＥＳＥ
Ｔ）を読みだし、そしてカウンタリセット入力へ、そし
て前記一時記憶リッセト入力へ送られるエッジ検波信号
（３）を発生させることを特徴とする前記受信機側で前
記発振器信号（ＯＳ）を生成するための発振器と入力側
に前記発振器信号（ＯＳ）と出力側に前記ビット伝送速
度クロック信号（５）をもつ前記分周器カウンタ（Ｆ
Ｔ）から構成されているＲＤＳ信号と位相同期させる装
置。 - 【請求項８】 エッジ同期回路フリップフロップ（ＦＦ
１）は、前記発振器信号（ＯＳ）と入力側で供給される
ＲＤＳ信号をもち、出力側でＲＤＳ信号を送り、前記分
周器カウンタ（ＦＴ）をリセットするエッジ効果は、同
じ向きをもつ前記発振器信号（ＯＳ）のエッジと同期状
態にあり、そして前記エッジ同期化回路フリップフロッ
プ（ＦＦ１）の出力は前記エッジ検出器フリップフロッ
プ（ＦＦ３）の端子に接続されていることを特徴とする
請求項７に記載のＲＤＳ信号と位相同期させる装置。 - 【請求項９】 前記エッジ検出器フリップフロップ（Ｆ
Ｆ３）は、互いに結合しているパルス整形回路フリップ
フロップ（ＦＦ３，ＦＦ４）をもち、前記エッジ検出器
フリップフロップ（ＦＦ３）の出力信号がエッジ検出パ
ルスへ進んでゆき、その範囲は前記発振器信号（ＯＳ）
の継続期間の半分であることを特徴とする請求項７また
は８に記載のＲＤＳ信号と位相同期させる装置。 - 【請求項１０】 エッジ同期回路は一番目のＤ型フリッ
プフロップ（ＦＦ１）から構成され、そのＤ型入力はＲ
ＤＳ信号を受信し、そのクロック入力はそこに適用され
た前記発振器信号（ＯＳ）をもち、出力は前記発振器信
号（ＯＳ）とエッジ同期するＲＤＳ信号を伝えることを
特徴とする請求項８または９記載のＲＤＳ信号と位相同
期させる装置。 - 【請求項１１】 一時記憶は２番目のＤ型フリップフロ
ップ（ＦＦ２）から構成され、そのＤ型入力は一定の論
理値レベルにあり、クロック入力は制御手段からの前記
制御信号（ＲＥＳＥＴ）を受信し、一時記憶リセット入
力を形成しているリセット入力はそこへ適用される前記
エッジ検出器フリップフロップ（ＦＦ３）のエッジ検出
信号をもち、出力はリセット入力でエッジ検出信号を受
信するまで、初めから前記制御信号（ＲＥＳＥＴ）を伝
え続けることを特徴とする請求項７乃至１０のいづれか
に記載のＲＤＳ信号と位相同期させる装置。 - 【請求項１２】 前記エッジ検出器は、３番目のＤ型フ
リップフロップ（ＦＦ３）から構成され、そのＤ型入力
は２番目のＤ型フリップフロップ（ＦＦ２）の出力に接
続されており、そのクロック入力はおそらく前記発振器
信号（ＯＳ）とエッジ同期後にそこへ適用されているＲ
ＤＳ信号をもち、そして出力は一方を一時記憶リセット
入力へ、他方をカウンタリセット入力へ接続されている
ことを特徴とする請求項７乃至１１のいづれかに記載の
ＲＤＳ信号と位相同期させる装置。 - 【請求項１３】 パルス整形回路は、３番目のＤ型フリ
ップフロップ（ＦＦ３）と４番目のＤ型フリップフロッ
プ（ＦＦ４）から構成され、その４番目のＤ型フリップ
フロップ（ＦＦ４）の入力は３番目のＤ型フリップフロ
ップ（ＦＦ３）の出力に接続されており、４番目のＤ型
フリップフロップ（ＦＦ４）のクロック入力は、前記発
振器信号（ＯＳ）により機能を発揮され、４番目のＤ型
フリップフロップ（ＦＦ４）の出力は、一方を３番目の
フリップフロップ（ＦＦ３）のリセット入力へ、他方を
カウンタリセット入力へ接続するようにしたことを特徴
とする請求項９乃至１２のいづれかに記載のＲＤＳ信号
と位相同期装置。 - 【請求項１４】 請求項７乃至１３のいづれかに記載の
位相同期装置を特徴とするＲＤＳ受信機用のビットＰＬ
Ｌ。 - 【請求項１５】 請求項１４に記載のビットＰＬＬを特
徴としたＲＤＳ受信機。 - 【請求項１６】 少なくとも一つのＲＤＳ信号を送信す
る送信機と少なくとも一つの請求項１５に記載のＲＤＳ
受信機から構成されるＲＤＳ無線システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4443790A DE4443790C1 (de) | 1994-12-08 | 1994-12-08 | Verfahren und Vorrichtung zur Phasensynchronisation mit einem RDS-Signal |
| DE4443790.0 | 1994-12-08 |
Publications (2)
| Publication Number | Publication Date |
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