JP2000138581A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】回路規模を増大させたり、多くの条件データを
用いて状態検出を行ったりすることなく、ＶＣＯの製造
偏差あるいは経時変化等で、フリーラン周波数が基準信
号の周波数からずれた場合であっても、基準信号と被比
較信号との位相差を所期の範囲に保つことができるＰＬ
Ｌ回路を提供する。 【解決手段】基準信号ＲＥＦに対する被比較信号Ｆの位
相差を基準信号ＲＥＦの周期毎に検出し、その検出結果
に応じた被比較信号が進んでいるか遅れているかだけの
情報を有する位相比較信号Ｒを基準信号ＲＥＦの周期毎
に出力する制御回路１４を設ける。制御回路１４は、Ａ
／Ｄ変換器１５，ディジタル比較回路１６，Ｄ型ＦＦ回
路１７，ＬＰＦ１８で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に、電圧信号でなる制御信号に対応した周波数で
発振する発振回路の出力信号を、所定の基準信号に対し
て所定の位相関係が保たれるように構成された制御回路
でもって閉ループ制御するＰＬＬ回路に関する。

【０００２】

【従来の技術】この種のＰＬＬ回路は、その基本構成が
図６に示すように、制御信号Ｖに対応して被比較信号Ｆ
を出力する電圧制御型発振回路（以下、「ＶＣＯ」と略
称する）１と、このＶＣＯ１の制御信号Ｖの入力端と被
比較（発振出力）信号Ｆの出力端の間を閉ループ接続す
る制御回路２とで構成される。

【０００３】制御回路２は、種々の具体的構成が存在す
るが、その一例として排他的論理和回路３とＬＰＦ４で
構成された例がある。即ち、所定の基準信号ＲＥＦ（比
較信号）と被比較信号Ｆ（被比較信号）が入力される排
他的論理和回路３により、双方の位相差の量に応じた幅
を持つパルス信号に変換し、このパルス信号をローパス
フィルタ（以下、「ＬＰＦ」と略称する）４を通して積
分して直流成分を取り出すことにより制御信号Ｖを得て
いる。

【０００４】このようにして得られた制御信号ＶをＶＣ
Ｏ１に供給し、被比較信号Ｆの発振周波数が所期のもの
となるように制御、いわゆる閉ループ制御を行ってい
る。

【０００５】この場合、基準信号ＲＥＦの周波数と被比
較信号Ｆの発振周波数との間の一般的な関係は、縦軸が
制御信号Ｖの電圧ｖで横軸が周波数ｆで表わす図７のよ
うになっていて、ＶＣＯ１のフリーラン周波数と基準信
号ＲＥＦの周波数が、ＶＣＯ１のフリーラン周波数がα
下がったｆ−αの場合を示す符号ａの特性と、符号ｂで
示すように共にｆ０の場合の特性と、α上がったｆ＋α
の場合を示す符号ｃの特性のそれぞれが代表例である。
この図７から明らかな通り、ＶＣＯ１の製造偏差あるい
は経時変化等で、フリーラン周波数が基準信号周波数か
らずれた場合、そのずれ分に対応した制御信号Ｖの電圧
（ｖ０，ｖ＋α，ｖ−α）が必要となる。

【０００６】さて、図６に示す制御回路２の別の構成と
して図８に示すように制御回路５をＤ型ＦＦ回路６とＬ
ＰＦ７とで構成した例がある。即ち、この例は、Ｄ型Ｆ
Ｆ回路６のデータ入力端ＤにＶＣＯ１の被比較信号Ｆの
出力を供給し、クロック入力端Ｔに基準信号ＲＥＦを供
給し、出力端Ｑに生じる信号をＬＰＦ７を通して直流成
分のみを抽出（積分）して制御信号Ｖとするものであ
る。

【０００７】この場合の基準信号ＲＥＦと被比較信号Ｆ
と制御信号Ｖの電圧ｖと比較結果は、基準信号ＲＥＦに
対して被比較信号Ｆの位相が進んだ場合には図９に示す
ように、基準信号ＲＥＦと被比較信号Ｆの位相差に対応
するパルス幅Ｐ１なる比較結果が得られ、これに基づい
て制御信号Ｖの電圧がｖ０からｖ−α寄りに低下され、
これに追従してＶＣＯ１の周波数が上昇されることにな
る。

【０００８】基準信号ＲＥＦに対して被比較信号Ｆの位
相が標準位相の場合には図１０に示すように、基準信号
ＲＥＦと被比較信号Ｆの位相差に対応するパルス幅Ｐ２
なる比較結果が得られ、これに基づいて制御信号Ｖの電
圧がｖ０に保たれＶＣＯ１の周波数が保たれる。

【０００９】基準信号ＲＥＦに対して被比較信号Ｆの位
相が遅れた場合には図１１に示すように、基準信号ＲＥ
Ｆと被比較信号Ｆの位相差に対応するパルス幅Ｐ３なる
比較結果が得られ、これに基づいて制御信号Ｖの電圧が
ｖ０からｖ＋α寄りに上昇され、これに追従してＶＣＯ
１の周波数が低下されることになる。

【００１０】以上の図９ないし図１１から明らかな通
り、ＶＣＯ１に対する制御信号Ｖの電圧を変えるために
は、基準信号ＲＥＦに対する被比較信号Ｆの位相差分に
相当する電圧を生成する必要がある。

【００１１】一方、図６に示す制御回路２や図８に示す
制御回路５の別構成例として特開昭５９−２２１１２
２，特開平２−７０１２４，特開平８−３１６８２８，
特開平９−３０７４３６のように構成したものもある
が、これらはその総てが基準信号と被比較信号とを比較
して位相差の「量」を検出し、この「量」に応じて制御
信号の電圧を適正なものに制御、即ち、ＶＣＯの発振周
波数が所望の値になるように制御することをその基本動
作としている。

【００１２】このような基本動作を適宜に行うことによ
って基準信号と被比較信号の位相差がゼロもしくは所定
の値（例えば、１／２周期）に収斂され、同時的に制御
信号の電圧も所定の値に収斂されて両者の同期が取れた
状態になり、安定した出力周波数を得ることができる。

【００１３】しかしながら、このような構成の場合、フ
リーラン周波数と基準信号が同期した状態であっても、
ＶＣＯの製造偏差あるいは経時変化等で、フリーラン周
波数が基準信号の周波数からずれた場合には、フリーラ
ン周波数と基準信号との周波数差の成分が両信号の位相
差成分となって表れてしまい両信号の位相を厳密に一致
させることが難しかった。

【００１４】これを解決することを主眼としてなされた
ＰＬＬ回路が特開昭６３−１２４６２２に開示されてお
り、図１２に示すようにＶＣＯ１を閉ループ制御するた
めの制御回路８を、「位相差有無検出回路９，位相極性
検出回路１０，位相極性変化検出回路１１，状態判定回
路１２，制御電圧発生回路１３」で構成されている。

【００１５】この位相差有無検出回路９は、供給された
被比較信号Ｆと基準信号ＲＥＦの位相差がゼロ領域であ
るか否かを検出して第１条件データＡを出力するもの
で、位相極性検出回路１０は、供給された被比較信号Ｆ
と基準信号ＲＥＦの位相極性（進み位相か遅れ位相の
別）を検出して第２条件データＢを出力するもので、位
相極性変化検出回路１１は、供給された第２条件データ
Ｂにおける位相極性が変化したか否かを検出して第３条
件データＣを出力するものである。

【００１６】状態判定回路１２は、前述の第１条件デー
タＡ，第２条件データＢ，第３条件データＣの３種から
基準信号ＲＥＦと被比較信号Ｆとの状態を判定するもの
で、制御電圧発生回路１３は、状態判定回路１２の出力
に基づいて制御信号Ｖを生成するものである。

【００１７】従って、基準信号ＲＥＦと被比較信号Ｆを
比較し、第１条件データＡとして位相差がゼロ領域にあ
るか否かを表し、第２条件データＢとして位相極性を表
し、第３条件データＣとして位相極性の変化を表すこと
になり、これらを状態判定回路１２で総合判断すること
によって、位相差がゼロ領域の範囲内にある場合には、
その時の制御信号Ｖの電圧を保ち、範囲外である場合に
は、当該位相差を減少させるように制御信号Ｖを変化さ
せ、しかも、位相極性が変化した場合にも被比較信号Ｆ
を基準信号ＲＥＦに近付けるように制御信号Ｖを変化さ
せることによって、迅速に位相差をゼロ領域に収斂さ
せ、かつ、かつその周波数においても基準信号ＲＥＦと
被比較信号Ｆの両者を正確に合致させることができる。

【００１８】

【発明が解決しようとする課題】従来のＰＬＬ回路、特
に、特開昭６３−１２４６２２に開示されているＰＬＬ
回路は、ＶＣＯのフリーラン周波数と基準信号が同期し
た状態であっても、ＶＣＯの製造偏差あるいは経時変化
等で、フリーラン周波数が基準信号の周波数からずれた
場合には、フリーラン周波数と基準信号との周波数差の
成分が両信号の位相差成分となって表れてしまっても
「両信号の位相を厳密に一致させる」ことができ、優れ
たものであるものの、その構成として第１ないし第３条
件データのそれぞれを検出するための回路とこれらの各
データを総合判断する回路を必要とし、即ち、位相差有
無検出回路９，位相極性検出回路１０，位相極性変化検
出回路１１，状態判定回路１２（図１２参照）を必要と
するために、通常の実装すースペースが確保されている
場合には別段の問題がないものの、実装スペースが大き
くとれない電子回路の場合、特にＩＣ化回路の場合に難
点があり、その改善が望まれている。

【００１９】また、３種の条件データに基づいての総合
判定が行われているために、回路規模が増大してしまう
きらいがあり、前述の利点を損なわずに、より少ない条
件データで判定することができるＰＬＬ回路の出現が望
まれている。

【００２０】そこで、本発明の目的は、回路規模を増大
させたり、多くの条件データを用いて状態検出を行った
りすることなく、ＶＣＯの製造偏差あるいは経時変化等
で、フリーラン周波数が基準信号の周波数からずれた場
合であっても、基準信号と被比較信号との位相差を所期
の範囲に保つことができるＰＬＬ回路を提供することに
ある。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＰＬＬ回路は次のような特徴的構成を採用
している。

【００２２】（１）電圧信号でなる制御信号に対応した
周波数で発振する発振回路と、該発振回路の出力信号と
基準信号との位相を比較して得られた位相比較信号に基
づいて前記発振回路へ出力される前記制御信号を生成す
る制御回路とを備え、前記発振回路の出力信号が前記基
準信号に対して所定の位相関係が保たれるように閉ルー
プ制御するＰＬＬ回路において、前記制御回路を、前記
基準信号の位相に対する前記発振回路の出力信号の位相
が進んでいるか遅れているかの状態のみに対応させて制
御信号を生成するように構成する。

【００２３】（２）上記（１）の制御回路を、前記基準
信号の位相に対する前記発振回路の出力信号の位相が進
んでいるか遅れているかの状態を前記基準信号の周期毎
に検出して位相比較信号を得るように構成する。

【００２４】（３）上記（２）の制御回路を、前記基準
信号の位相に対する前記発振回路の出力信号の位相が進
んでいるか遅れているかの状態を前記基準信号の周期毎
に検出して得られた前記位相比較信号を積分して制御信
号とするように構成する。

【００２５】（４）上記（１）の制御回路を、前記基準
信号をサンプリングクロックとして前記発振回路の出力
信号をディジタル化するＡ／Ｄ変換器と、該Ａ／Ｄ変換
器からのディジタル出力データと任意に設定したディジ
タルデータとを比較し、前記基準信号の位相に対する前
記発振回路の出力信号の位相が進んでいるか遅れている
かの状態を判定して比較結果データを得るディジタル比
較回路とを具備するように構成する。

【００２６】（５）上記（４）の制御回路を、前記基準
信号をラッチクロックとして前記ディジタル比較器の比
較結果データをラッチして出力するラッチ回路を具備す
るように構成する。

【００２７】（６）上記（４）の制御回路を、前記ラッ
チ回路のラッチ出力を積分して制御信号とするように構
成する。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１ないし図５を参照して詳細に説明する。

【００２９】図１は、本発明の一実施の形態によるＰＬ
Ｌ回路のブロック図であり、ＶＣＯ１に制御回路１４が
閉ループ接続されている。この制御回路１４には、「Ａ
／Ｄ変換器１５，ディジタル比較回路１６，Ｄ型ＦＦ回
路１７，ＬＰＦ１８」が設けられている。

【００３０】Ａ／Ｄ変換器１５は、ＶＣＯ１からの被比
較信号Ｆと基準信号ＲＥＦが入力され、この基準信号Ｒ
ＥＦがサンプリングクロックとして入力されることによ
り、基準信号ＲＥＦの周期毎に被比較信号Ｆの波高値を
ディジタル符号として被比較データＤ２に変換するよう
に構成される。

【００３１】ディジタル比較回路１６は、Ａ／Ｄ変換器
１５からの被比較データＤ２と任意に入力したディジタ
ル符号でなる設定データＤ１とを比較して値が大きいか
小さいかを検出して検出結果データＤ３を生成するよう
に構成される。

【００３２】Ｄ型ＦＦ回路１７は、ディジタル比較回路
１６の検出結果データＤ３がデータ入力端Ｄに入力さ
れ、クロック入力端Ｔに基準信号ＲＥＦが入力されるこ
とにより、基準信号ＲＥＦの周期毎に検出結果データＤ
３をラッチし、このラッチした信号を出力端Ｑから位相
比較信号Ｒとして出力し、この出力を基準信号ＲＥＦに
対する被比較信号Ｆの位相が基準信号ＲＥＦの周期毎に
進んでいるか遅れているかを表す信号とするように構成
される。

【００３３】ＬＰＦ１８は、Ｄ型ＦＦ回路１７からの位
相比較信号Ｒの直流成分を取り出す（積分）ことにより
制御回路１４の出力電圧信号である制御信号Ｖを生成す
るように構成される。

【００３４】よって、制御回路１４は、基準信号ＲＥＦ
の位相に対するＶＣＯ１の被比較信号Ｆの位相が進んで
いるか遅れているかの状態のみに対応させて制御信号制
御信号Ｖを生成するように構成されている。

【００３５】以上のように構成されたＰＬＬ回路におけ
る動作を図２ないし図５を参照して次に説明する。

【００３６】基準信号ＲＥＦと、ＶＣＯ１からの被比較
信号ＦとがＡ／Ｄ変換器１５に入力されると、この基準
信号ＲＥＦがサンプリングクロックとして、基準信号Ｒ
ＥＦの周期毎に被比較信号Ｆの波高値がディジタル符号
に変換され被比較データＤ２が得られる。

【００３７】この被比較データＤ２は、ディジタル比較
回路１６に入力され、予め任意に入力されている設定デ
ータＤ１と比較されてその値が大きいか小さいかを意味
する検出結果データＤ３がＤ型ＦＦ回路１７のデータ入
力端Ｄに出力される。

【００３８】検出結果データＤ３は、基準信号ＲＥＦの
周期毎に検出結果データＤ３をラッチし、このラッチし
た信号を出力端Ｑから位相比較信号Ｒとして出力する。

【００３９】この位相比較信号Ｒは、ＬＰＦ１８を通し
て直流成分を取り出し（積分）することにより制御回路
１４の出力電圧信号である制御信号Ｖが生成され、この
制御信号ＶがＶＣＯ１に出力される。

【００４０】よって、制御回路１４は、基準信号ＲＥＦ
の位相に対するＶＣＯ１の被比較信号Ｆの位相が進んで
いるか遅れているかの状態のみに対応させて制御信号制
御信号Ｖが生成されると共に、基準信号ＲＥＦの位相と
被比較信号Ｆの位相との位相差の大きさに関係なく、位
相関係の遅れ進み情報を得ることができる。

【００４１】図２ないし４は，ＰＬＬ回路の動作を表す
タイムチャートで、図２が基準信号ＲＥＦの位相に対し
被比較信号Ｆの位相が進んでいる場合、図３が基準信号
ＲＥＦと被比較信号Ｆとが同期し、基準信号ＲＥＦの位
相と被比較信号Ｆの位相が合った場合、図４が基準信号
ＲＥＦの位相に対し被比較信号Ｆの位相が遅れている場
合を示している。なお、図３は基準信号ＲＥＦの位相と
被比較信号Ｆの位相が合っている場合を分かりやすく説
明するため、基準信号ＲＥＦの位相と被比較信号Ｆの位
相との差を大きく示しているがこの値は無限に小さい値
となる。

【００４２】また、基準信号ＲＥＦをサンプリングクロ
ックとして被比較信号Ｆをディジタル符号に変換して被
比較データＤ２を得て、これを設定データＤ１と比較す
ることにより、基準信号ＲＥＦの位相と被比較信号Ｆの
位相との位相差の大きさに関係なく、位相関係の遅れ進
み情報を出力できるのである。

【００４３】検出結果データＤ３がデータ入力端Ｄに入
力されるＤ型ＦＦ回路１７は、基準信号ＲＥＦをクロッ
クとしてディジタル比較回路１６の出力の検出結果デー
タＤ３の立ち上がりにてラッチしてホールドする。従っ
て、Ｄ型ＦＦ回路１７の出力の位相比較信号Ｒは、基準
信号ＲＥＦの位相と被比較信号Ｆの位相との位相差の大
きさに関係なく、位相関係の遅れ進みのみを表す情報と
なる。

【００４４】従って、基準信号ＲＥＦと被比較信号Ｆに
位相差が少しでも有れば、その位相差が解消されるまで
ＶＣＯ１への制御信号Ｖの電圧を変えることができる。

【００４５】なお、設定データＤ１を任意の設定値に変
えることで微細な位相調整を行うこともできる。

【００４６】また、被比較信号ＦをＤ型ＦＦ回路１７に
おけるクロックとし、基準信号ＲＥＦを保持するように
接続しても同様な結果を得ることが出来る。

【００４７】図５は、Ｄ型ＦＦ回路１７の動作を分かり
やすく説明するためのタイムチャートであり、基準信号
ＲＥＦの位相に対し被比較信号Ｆの位相が、基準信号Ｒ
ＥＦの一周期毎に進んでいる場合と遅れている場合を示
している。Ｄ型ＦＦ回路１７は基準信号ＲＥＦをクロッ
クとし被比較信号Ｆをクロック信号の立ち上がりにてラ
ッチしてホールドする。従って、Ｄ型ＦＦ回路１７の位
相比較信号Ｒは、基準信号ＲＥＦの位相と被比較信号Ｆ
の位相との位相差の大きさに関係なく、位相関係の遅れ
進みのみを表す情報となる。

【００４８】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路によれば、基準信号と被比較信号の位相差の量を検出
して発振周波数を制御するのではなく、基準信号の位相
に対する被比較信号の位相が進んでいるか遅れているか
のみの情報を検出して発振周波数を制御するので、同期
状態における基準信号の位相と被比較信号の位相との差
を限りなく小さくできる。

【００４９】また、ＶＣＯのフリーラン周波数と基準信
号が同期した状態であっても、ＶＣＯの製造偏差あるい
は経時変化等で、フリーラン周波数が基準信号の周波数
からずれた場合には、フリーラン周波数と基準信号との
周波数差の成分が両信号の位相差成分となって表れてし
まっても「両信号の位相を厳密に一致させる」ことがで
きる。

【００５０】更に、１種の条件データ、即ち、基準信号
の位相に対する被比較信号の位相が進んでいるか遅れて
いるかのみの情報に基づい閉ループ制御が行われている
ために、回路規模が増大することがなく、より少ない条
件データで判定することができＰＬＬ回路の実装スペー
スを大幅に少なくすることができる。

【００５１】よって、回路規模を増大させたり、多くの
条件データを用いて状態検出を行ったりすることなく、
ＶＣＯの製造偏差あるいは経時変化等で、フリーラン周
波数が基準信号の周波数からずれた場合であっても、基
準信号と被比較信号との位相差を所期の範囲に保つこと
ができるＰＬＬ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるＰＬＬ回路のブロ
ック図である。

【図２】図１に示されるＰＬＬ回路における基準信号の
位相に対し被比較信号の位相が進んでいる場合の動作を
示すタイムチャートである。

【図３】図１に示されるＰＬＬ回路における基準信号の
位相に対し被比較信号の位相が合っている場合の動作を
示すタイムチャートである。

【図４】図１に示されるＰＬＬ回路における基準信号の
位相に対し被比較信号の位相が遅れている場合の動作を
示すタイムチャートである。

【図５】図１中に示されるＤ型ＦＦ回路の動作を示すタ
イムチャートである。

【図６】従来のＰＬＬ回路の基本構成例を示すブロック
図である。

【図７】一般的ＶＣＯの制御信号の電圧と発振周波数と
の関係を示す特性図である。

【図８】従来のＰＬＬ回路の具体構成例を示すブロック
図である。

【図９】従来のＰＬＬ回路の動作を示すタイムチャート
である。

【図１０】従来のＰＬＬ回路の動作を示すタイムチャー
トである。

【図１１】従来のＰＬＬ回路の動作を示すタイムチャー
トである。

【図１２】従来のＰＬＬ回路の具体構成例を示すブロッ
ク図である。

【符号の説明】

１ ＶＣＯ ４，７，１８ ＬＰＦ ８，１４ 制御回路 １５ Ａ／Ｄ変換器 １６ ディジタル比較回路 １７ Ｄ型ＦＦ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】電圧信号でなる制御信号に対応した周波数
   で発振する発振回路と、該発振回路の出力信号と基準信
   号との位相を比較して得られた位相比較信号に基づいて
   前記発振回路へ出力される前記制御信号を生成する制御
   回路とを備え、前記発振回路の出力信号が前記基準信号
   に対して所定の位相関係が保たれるように閉ループ制御
   するＰＬＬ回路において、 前記制御回路を、前記基準信号の位相に対する前記発振
   回路の出力信号の位相が進んでいるか遅れているかの状
   態のみに対応させて制御信号を生成するように構成した
   ことを特徴とするＰＬＬ回路。
2. 【請求項２】前記制御回路を、前記基準信号の位相に対
   する前記発振回路の出力信号の位相が進んでいるか遅れ
   ているかの状態を前記基準信号の周期毎に検出して位相
   比較信号を得るように構成したことを特徴とする請求項
   １記載のＰＬＬ回路。
3. 【請求項３】前記制御回路を、前記基準信号の位相に対
   する前記発振回路の出力信号の位相が進んでいるか遅れ
   ているかの状態を前記基準信号の周期毎に検出して得ら
   れた前記位相比較信号を積分して制御信号とするように
   構成したことを特徴とする請求項２記載のＰＬＬ回路。
4. 【請求項４】前記制御回路は、 前記基準信号をサンプリングクロックとして前記発振回
   路の出力信号をディジタル化するＡ／Ｄ変換器と、 該Ａ／Ｄ変換器からのディジタル出力データと任意に設
   定したディジタルデータとを比較し、前記基準信号の位
   相に対する前記発振回路の出力信号の位相が進んでいる
   か遅れているかの状態を判定して比較結果データを得る
   ディジタル比較回路とを、 具備することを特徴とする請求項１記載のＰＬＬ回路。
5. 【請求項５】前記制御回路は、 前記基準信号をラッチクロックとして前記ディジタル比
   較器の比較結果データをラッチして出力するラッチ回路
   を、 具備することを特徴とする請求項４記載のＰＬＬ回路。
6. 【請求項６】前記制御回路は、前記ラッチ回路のラッチ
   出力を積分して制御信号とするように構成することを特
   徴とする請求項４記載のＰＬＬ回路。