JPH0359481B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、伝送ないし記録の後の振幅値の変動
を補償するための２進データ信号修正方法に関す
る。 ２進信号が伝送路上で、例えば磁気記録の際
に、伝送チヤネルが不完全なことにより歪むこと
は公知である。歪みの一形式に、“ピークシフト”
という用語で知られているものがあり、この現象
は、一連のＨ値またはＬ値の後に続く逆極性の単
一の短いパルスの振幅が大幅に低減され、その結
果復調がほとんどまたは全く不可能になることと
して説明されている。 ドイツ連邦共和国特許出願公開第2214250号公
報から、パルス幅は同じだが振幅のピーク値が変
動している方形パルスを検出する装置が公知であ
る。この公知の装置では、各方形パルスに対する
検出閾値が、振幅ピーク値に依存して制御され、
その結果、方形パルスのパルス幅の変動が調整さ
れる。 ドイツ連邦共和国特許出願公告第2829175号公
報に、２進データ信号の修正方法が記載されてお
り、この方法の目的は、変調されたデータ信号の
振幅平均値を、所定の期間内に基準値とほぼまた
は完全に一致させることにある。その際修正パル
スが発生され、このパルスの振幅および極性は、
個々のパルスの幅および極性に次のように関連づ
けられている。即ち、元のパルスに修正パルスを
加算することにより、振幅の全体の平均値が所望
の通り可及的に一定になるように関連づけられて
いる。この公知の方法を実施するための回路装置
は非常に高価である。 発明の効果 これに対し本発明の特許請求の範囲第１項記載
の特徴を有する方法は、２進信号が記録ないし伝
送の前に、再生時の上述の振幅変動を大幅に補償
できるように修正されるという利点を有する。従
つて振幅ピーク値の変動による復調時の困難が低
減される。 さらに特許請求の範囲第３項記載の特徴を有す
る本発明の方法は、記録の前に行なうべき２進信
号の修正を全くデイジタルに行えるという利点を
有する。さらに有利なことに、これにより回路ま
たは回路部分の集積化が容易になる。 実施例の説明 次に本発明の実施例を図面に基づき詳細に説明
する。 第１図において、ａはクロツク周波数信号を示
し、ｂは１つの連続するパルス列中のピークシフ
トの起きる危険性のあるパルス列部分（クリテイ
カルパルス列部分）……LLHLH……および……
HHLHL……を示し、ｃはｂのパルス列部分の２
進信号で表わしたものであり、ｄはｃのパルス列
部分を再生したときに生ずる振幅値を示す。図示
のように、先行する２つのパルスと後続の１つの
パルスとが逆の極性の、単一の所定の極性のパル
スは、再生されたとき、その振幅が正常な振幅に
比べて大幅に異なつているので、復調が極めて困
難である。 第２図の、本発明の方法を実施するための１つ
の回路装置は、クリテイカルパルス列部分を検出
する回路部分と、このパルス列部分を記録ないし
伝送の前に修正する回路部分とに区分される。導
線２１から回路に致来するパルス列は、遅延装置
２２，２３，２４，２５において、その都度１ク
ロツク分ずつ遅延された後、２つのコンパレータ
２６，２７に供給される。これらの各々が、理論
上クリテイカルなパルスを含むパルス列部分が生
じたときに出力信号を送出する。このコンパレー
タとして、例えばフエアチヤイルドのECLタイ
プのF10066またはF100166のコンパレータが用い
られている。両コンパレータの出力側は加算段２
８において１つにまとめられており、加算段２８
の出力側の信号は、別の加算段３０において、導
線２９上の信号とレベルにおいて加算される。こ
れにより、導線２９にクリテイカルなパルスが生
じたとき、加算段２８の出力信号によつてこのパ
ルスのレベルが高められる。加算段３０に後置接
続されたナイキストフイルタ３１において上方の
周波数が制限され、振幅制限器３２によつて振幅
が制限された後、第２図の回路の出力側に第３図
の波形図ｇに相応する波形の信号が生ずる。即
ち、第３図ｂの連続するパルス列中のクリテイカ
ルパルス３４，３５がパルス幅が広げられてい
る。このように修正されたパルスを伝送した場合
にもなお、第１図ｄに示す振幅変動は起きるが、
歪みは取除かれるので、申し分のない復調を行な
える。 第４図の本発明の方法を実施するための別の２
進信号修正回路において、到来した２進デイジタ
ル信号は入力増幅段４１で増幅され、到来したク
ロツク信号は入力増幅段４２で増幅される。同期
段４３において、データ信号とクロツク信号との
間の位相同期が行なわれる。入力増幅段４２の出
力側には、クロツク信号の処理のために２つのデ
イジタル制御される遅延段４４および４５が接続
されており、この遅延段において、クロツク信号
を種々異なる時間遅延することができる。入力増
幅段４２からのクロツク信号と、これに時間的に
整合された、同期段４３の出力側のデータ信号と
はシフトレジスタ４６に供給される。シフトレジ
スタ４６の出力側からは、データ信号が異なる遅
延時間で２つのコンパレータ４７，４８に供給さ
れ、コンパレータにおいて、所定の予め設定可能
なパルス列部分が、連続するデータ流から選別さ
れる。パルスを処理する装置４９，５０におい
て、検出器としてのコンパレータ４７，４８によ
りクリテイカルと認められた単一パルスに応じて
修正パルスが形成され、修正パルスは結合回路５
１，５２で位相をずらされてデータ流に加えられ
る。このようにしてクリテイカルな単一パルスが
処理された（即ち幅を拡げられた）データ流は出
力増幅段５３に供給され、そこから修正回路全体
の出力端子に送出される。 第５図には、パルス列部分HHLHLに関してパ
ルス波形図を用いて第４図の回路における処理ス
テツプが示されている。第５図ａは入力段４２の
クロツク信号を示し、ｂは入力段４１のデータ信
号を示す。同期段４３における時間的整合の後、
第２図ｃ，ｄのようにクロツク信号とデータ信号
とが時間的に揃えられる。クロツク信号ａ＝ｃ
は、デイジタル制御される遅延段４４および４５
で、第５図ｅ，ｆのように異なる程度遅延され
る。１つのクリテイカルなパルスに対してコンパ
レータ４７から送出される第２図ｈの検出パルス
が、パルス処理段４９でクロツク信号ｇ（第５図
の場合ｇ＝ｅ）と同期される（第５図ｉ）。第５
図ｄの修正すべきパルス列部分は、シフトレジス
タ４６において相応に遅延された後（第５図ｋ）、
結合回路５２で、修正パルスｍ（第５図ｉに相応
する）と結合されることにより、第５図ｎの修正
されたパルス列になる。 同様にして１つのＨレベルのパルスの処理はパ
ルス列検出器（コンパレータ）４８とパルス処理
段５０と結合回路５１とでもつて相応の方法で行
なわれる。 第６図は第６Ａ図と第６Ｂ図とから成つてお
り、相応した統合された状態で第１図の装置の詳
細な回路図を表わす。 第６Ａ図において導線１２１から到来するデー
タ信号は結合コンデンサ１２２を介して差動増幅
器１２３の非反転入力側に加えられる。差動増幅
器１２３の非反転入力側は結合コンデンサ１２４
を介して接地されている。導線１２１は抵抗１２
５で成端されている。差動増幅器１２３の基準電
圧出力側１２６は差動増幅器１２３の両入力側に
各々抵抗１２７，１２８を介して接続されてい
る。差動増幅器１２３の非反転ならびに反転出力
側は各々抵抗１３０を介して負の動作電圧に接続
されている。第６Ａ図および第６Ｂ図において１
３０で示されているすべての抵抗は、回路素子の
出力側を成端するために負の動作電圧に接続され
ている。差動増幅器１２３同様、入力段１３３
は、非反転入力側が結合コンデンサ１３２を介し
てクロツク信号入力導線１３１に接続された差動
増幅器１３３により構成されている。差動増幅器
１３３の反転入力側は別の結合コンデンサ１３４
を介して接地されている。差動増幅器１３３の基
準電圧出力側１３６は、差動増幅器１３３の両入
力側に抵抗１３７，１３８を介して接続されてお
り、両入力側は同時に抵抗１３５を介して成端さ
れている。 差動増幅器１３３の非反転出力側からクロツク
信号は、２つのＤフリツプフロツプを含む素子１
４１のCLK（クロツク）入力側に加えられる。同
時に差動増幅器１２３の非反転入力側の処理すべ
きデータ信号が、素子１４１のＤ入力側および
D′入力側に供給されて、CLK入力側のクロツク
信号と同期される。素子１４１のQ′出力側から
は、クロツク同期されたデータ信号が４段シフト
レジスタ１５１の入力側DLに供給され、他方ク
ロツク信号が素子１４１の場合同様に、シフトレ
ジスタ１５１のCLK入力側に供給される。素子
１４１のＱ出力側からは、データ信号が遅延され
ずに２つの５ビツトコンパレータ１６１および１
７１の各入力側A₀に供給され、他方シフトレジ
スタ１５１の出力側Q₀〜Q₃からは各々１クロツ
クずつ遅延されたデータがコンパレータ１６１，
１７１の入力側A₁〜A₄に供給される（第６Ｂ
図）。 クロツク信号のほぼ非段階的遅延の為に、差動
増幅器１３３には２つの別の差動増幅器１４２，
１４３が並列接続されており、これらの反転出力
側は交流的に結合コンデンサ１４４，１４５を介
して各々１つのバラクタダイオード１４６，１４
７のカソードに接続されている。各バラクタ１４
６，１４７のアノードは各々１つの抵抗１４８，
１４９を介して各々１つのＤ／Ａ変換器７０１の
Ｅ出力側に接続されている。Ｄ／Ａ変換器７０１
の回路については、第７図で詳細に説明する。差
動増幅器１４２，１４３の非反転入力側の結合コ
ンデンサ１５２，１５３を介して、クロツク信号
の交流成分が出力結合され、結合コンデンサ１５
２，１５３の他方の端子は各々１つの抵抗１５
４，１５５を介して抵抗１４８，１４９に接続さ
れている。以上の回路部分は、本来のクロツク信
号から別の２つの相異なる時間遅延されたクロツ
ク信号を得るために用いられ、これらのクロツク
信号は、回路装置において更に、コンパレータ１
６１，１７１から送出される検出信号をＤフリツ
プフロツプ１１１０，１１１１でもつて修正パル
スに変換するのに用いられる。 差動増幅器１４２，１４３には各々差動増幅器
１５６，１５７が後置接続されており、その際、
規定された直流電圧状態を得るために結合コンデ
ンサ１６２，１６３，１６４，１６５を用いて、
位相をずらされたクロツク信号の交流成分のみ差
動増幅器１５６，１５７の入力側に加わるように
なつている。差動増幅器１５６，１５７の基準電
圧出力側は各々抵抗１６６，１６７および１６
８，１６９を介して差動増幅器１５６，１５７の
両入力側に接続されている。 データ信号とクロツク信号との間で所定の時間
状態を得るために、差動増幅器１５６，１５７に
は各々別の１つの差動増幅器１５８，１５９が後
置接続されており、この増幅段の内部走行時間が
遅延に利用される。 選択スイツチ１８１〜１８５および１８６〜１
９０を用いて、コンパレータ１６１，１７１の第
２の一連の入力側B₀〜B₄を抵抗１９１〜１９５
ないし１９６〜１１００を介して基準電圧に接続
することができ、これにより第２の入力側を選択
的にＨ状態ないしＬ状態にすることができる。即
ち、図示の実施例では選択スイツチを用いて例え
ばコンパレータ１６１の入力側B₄〜B₀に一連の
値HHLHLが加えられ、コンパレータ１７１の入
力側B₄〜B₀にはLLHLHが加えられる。その際
選択スイツチ１８１〜１８５ないし１８６〜１９
０のうちの閉じたスイツチが各々１つのＨ値に対
応し、開いたスイツチが各々１つのＬ値に対応す
る。この一連の値に相応するデータ列がコンパレ
ータ１６１の入力側A₄〜A₀に加わると、このコ
ンパレータの両出力側Ａ＞ＢおよびＡ＜ＢがＬ値
になる。後続のORゲート１１０１では、コンパ
レータの両出力側に同時にＬ値が加わつたときに
ORゲート１１０１の出力側から１つの信号がＤ
フリツプフロツプ１１１０のＤ入力側に供給され
る。同様にして、コンパレータ１７１の入力側
A₄〜A₀に、このコンパレータの入力側B₄〜B₀で
予め設定されたレベル状態に相応するデータ列が
加わると、出力側Ａ＞ＢおよびＡ＜Ｂからその都
度１つのＬ信号が送出され。ORゲート１１０２
からＤフリツプフロツプ１１１１のD′入力側に
１つの出力信号が供給される。フリツプフロツプ
１１１０，１１１１のクロツク入力側は差動増幅
器１５８，１５９（第６Ａ図）の反転出力側と接
続されており、これによりフリツプフロツプ１１
１０，１１１１のクロツク入力側に加わるクロツ
ク信号相互間の位相関係が異なるようになつてい
る。スイツチ１１１２を用いて両フリツプフロツ
プ１１１０，１１１１をセツトすることができ、
その結果Ｑ出力側には常にＨ信号が生じ、その間
Ｑ出力側には相応にＬ信号が加わるので、修正装
置は作用しない。 別のＤフリツプフロツプ１１２１は、そのＤ入
力側が両コンパレータ１６１，１７１の入力側
A₂と共通に接続されている。また、Ｄフリツプ
フロツプ１１２１のクロツク入力側は、素子１４
１，１５１のクロツク入力側CLKと接続されて
いる。従つてクリテイカルとみなされる１つのパ
ルスがコンパレータ１６１，１７１の入力側A₂
のうちの一方に加わると、修正パルスがＤフリツ
プフロツプ１１１０のＱ出力側ないしＤフリツプ
フロツプ１１１１の′出力側に発生され、同時
にデータ列はＤフリツプフロツプ１１２１も通過
する。Ｄフリツプフロツプ１１２１の出力側Ｑお
よびには、所定の遅延を行うために別の差動増
幅器１１２２，１１２３，１１２４が直列に後置
接続されている。フリツプフロツプ１１２１のＱ
出力側ならびに差動増幅器１１２２，１１２３，
１１２４の非反転出力側は各々多極切替スイツチ
１１２６の１つの極に接続されており、多極切替
スイツチの共通極はORゲート１１２５の一方の
入力側に接続されている。ORゲート１１２５の
第２の入力側はＤフリツプフロツプ１１１１の出
力側′に接続されており、その結果、コンパレ
ータ１７１の入力側A₂にクリテイカルとみなさ
れる１つのパルスが加わつたときに、出力側
Q′の修正パルスでもつて、切替スイツチ１１２
６のスイツチ状態に応じて、クリテイカルとみな
されるパルスの幅が先行するパルスまたは後続の
パルスを犠性にして拡げられる。同様にして、フ
リツプフロツプ１１１０の出力側Ｑおよびに
は、差動増幅器１１２７，１１２８，１１２９が
直列に後置接続されており、その際遅延されない
出力側Ｑと差動増幅器１１２７，１１２８，１１
２９の非反転出力側とが多極切替スイツチ１１３
０に接続されている。多極切替スイツチ１１３０
の共通極はANDゲート１１３１の一方の入力側
に接続されており、ANDゲート１１３１の第２
の入力側はORゲート１１２５の出力側と接続さ
れている。 幅を修正されたクリテイカルなパルスを有する
データ列は、ANDゲート１１３１の出力側から
出力増幅器１１３２の入力側に供給され、この増
幅器１１３２の出力側から結合コンデンサ１１３
３と直列抵抗１１３４とフイルタ１１３５とを介
して回路全体の出力端子に送出される。 Ｄ／Ａ変換器７０１（第７図）のための一定の
動作条件を得るために、基準電圧源７０２が抵抗
７０３を介して正の基準電圧用の基準電圧入力側
に接続されている。付加的安定化のために、この
正の基準電圧は電解コンデンサ７０４を介して接
地されている。符号化スイツチ７０５，７０６で
もつて、１つのデイジタル数が（8bitで並列式
に）設定される。この設定されたデイジタル数に
応じて、Ｄ／Ａ変換器７０１の出力側にアナロ
グ電圧が生じ、この電圧が第６Ａ図のようにバラ
クタ１４６のアノードに加わる。これにより、直
列抵抗１５４と関連して、差動増幅器１４２を通
過したクロツク信号が、設定されたデイジタル数
に応じて位相をずらされる。同様にして、差動増
幅器１４３を通過したクロツク信号は、第４図の
回路と同一の第２の回路と直列抵抗１５５とでも
つて位相をずらされる。これらの位相をずらす値
は、相異なる値にすることができる。このように
してＤフリツプフロツプ１１１０，１１１１の出
力側Ｑおよび′の修正信号をデータ電流に加え
て、所定のデータ列中の短い単一パルスの幅を所
望のように拡げることができる。 第６Ａ図および第６Ｂ図の集積回路の回路素子
は、実際に次のようなタイプの素子を用いて実現
することができる。

【表】

【表】 以上のMCタイプの素子はすべてモトローラ社
製である。

【図面の簡単な説明】

第１図は、記録ないし伝送前後の、パルス列中
のクリテイカルなパルスを含むパルス列部分の波
形図、第２図はクリテイカルなパルスを含むパル
ス列部分の修正回路装置のブロツク回路図、第３
図は第２図の回路中の種々の信号の波形図、第４
図は本発明の別の２進信号修正回路装置のブロツ
ク回路図、第５図は第４図の回路の動作を説明す
るためのパルス波形図、第６図は第６Ａ図と第６
Ｂ図とから成ることを示す図、第６Ａ図および第
６Ｂ図は第４図の回路装置の詳細な回路図、第７
図は第６Ａ図の回路部分に接続される外部Ｄ／Ａ
変換器のブロツク回路図である。 ２２，２３，２４，２５…遅延装置、２６，２
７，４７，４８…コンパレータ、２８，３０…加
算段、３１…ナイキストフイルタ、３２…振幅制
限器、４１，４２…入力増幅段、４３…同期段、
４６…シフトレジスタ、４９，５０…パルス処理
段、５１，５２…結合回路。

Claims (1)

1. 【特許請求の範囲】 １ 一連のデータ信号から記録時にクリテイカル
   なパルスを含むパルス列部分を検出してクリテイ
   カルなパルスの幅を拡げることを特徴とする、振
   幅ピーク値の変動の補償のための２進データ信号
   修正方法。 ２ 所定のパルス列中のクリテイカル単一パルス
   を、先づ振幅を増大し、次に濾波し且つ振幅制限
   して、この単一パルスのパルス幅を拡げる特許請
   求の範囲第１項記載の２進データ信号修正方法。 ３ 振幅値の低下を補償するための２進データ信
   号修正方法において、連続するデータ列中のクリ
   テイカルとみなされるパルスから修正パルスを形
   成し、該修正パルスを、位相をずらしてクリテイ
   カルなパルスに加えて幅の広いパルスを形成する
   ことを特徴とする２進データ信号修正方法。