CN1337094A

CN1337094A - 数字－模拟变换器

Info

Publication number: CN1337094A
Application number: CN00802718.8A
Authority: CN
Inventors: 小柳裕喜生
Original assignee: Individual
Current assignee: NSC Co Ltd
Priority date: 1999-12-17
Filing date: 2000-12-15
Publication date: 2002-02-20
Anticipated expiration: 2020-12-15
Also published as: US6486814B2; EP1164703A1; JP2001177411A; WO2001045266A1; CN1158770C; EP1164703A4; EP1164703B1; DE60028739D1; US20020158785A1; DE60028739T2

Abstract

目的在于提供一种数字－模拟变换器,可以获得失真小的输出波形而不提高部件的工作速度。D/A变换器由4个D型触发器10－1～10－4、4个乘法器12－1～12－4、3个加法器14－1～14－3、D/A变换器16、2个积分电路18－1、18－2构成。将输入数据依次输入、保持在4个D型触发器。各乘法器进行在1个时钟周期的前半周期和后半周期用不同的乘数与一对一的D型触发器的保持数据相乘的乘法处理,将各个相乘结果用3个加法器进行相加。而且,在由D/A变换器16产生与该相加值对应的阶跃状的模拟电压后,由2个积分电路18－1、18－2进行2次积分处理。

Description

数字-模拟变换器

技术领域

本发明涉及将离散的数字数据变换为连续的模拟信号的数字一模拟变换器。在本说明书中，将函数的值在局部区域中有0以外的有限值，在除此以外的区域中为0的情况称为‘有限范围’来进行说明。

背景技术

在目前的数字音频装置、例如CD(小型盘)播放机等中，为了从离散的音乐数据(数字数据)中获得连续的模拟声音信号而使用采用超采样技术的D/A(数字-模拟)变换器。这样的D/A变换器一般使用数字滤波器，以便在输入的数字数据之间进行内插来模拟地提高采样频率，在由采样保持电路保持各内插值并生成阶跃状的信号波形后，通过使该信号波形通过低通滤波器来输出平滑的模拟声音信号。

但是，作为在离散的数字数据之间进行内插的方法，已知WO99/38090中披露的数据内插方式。在该数据内插方式中，可使用在全域中可微分一次、仅考虑夹着内插位置的前后各两个合计为4个的取样点的取样函数。该取样函数与取样频率为f时以sin(πft)/(πft)定义的sinc函数不同，由于具有有限范围的值，所以具有用4个这样少的数字数据来进行内插运算也不产生舍弃误差这样的优点。

一般地，通过使用将上述取样函数的波形数据设定为FIR(finite impulseresponse：有限脉冲响应)滤波器的抽头系数的数字滤波器，来进行超采样。

但是，使用通过上述数字滤波器来进行离散的数字数据间的内插运算的超采样技术时，由于可以使用衰减特性平缓的低通滤波器，所以可以使低通滤波器的相位特性接近直线相位特性，并且可以降低取样的折返噪声。超采样的频率越高，该效果越显著，但如果仅提高采样频率，则由于数字滤波器和采样保持电路的处理速度也高速化，所以需要使用适应高速化的昂贵的部件，导致部件成本的上升。此外，在图像数据这样的本身的采样频率高的情况下(例如几MHz)，在对该数据进行超采样时，需要使用可在几十MHz至几百MHz中工作的部件来构成数字滤波器和采样保持电路，其实现不容易。

此外，即使在使用超采样技术的情况下，由于最终还是使阶跃状的信号波形通过低通滤波器来生成平滑的模拟信号，所以只要是使用低通滤波器就不能得到严格意义下的直线相位特性，从而产生输出波形的失真。

发明概述

本发明是解决上述课题的发明，其目的在于提供一种数字-模拟变换器，可以获得失真少的输出波形而不提高部件的工作速度。

本发明的数字-模拟变换器由多个数据保持部件分别保持以规定间隔输入的多个数字数据，由多个乘法部件对分别保持的数字数据进行在数据保持期间的前半期间和后半期间用不同的乘数相乘的乘法处理。然后，在通过阶跃电压波形发生部件生成由加法部件将各乘算结果相加所得的数字数据对应的阶跃状的模拟电压后，通过由多个积分部件进行多次模拟积分，来产生将与依次输入的各数字数据对应的电压值之间平滑连接起来的连续模拟信号。这样，由于将依次输入的与多个数字数据分别对应的各乘算结果相加，然后通过将该加算结果变换成模拟电压并积分就能获得连续变化的模拟信号，所以不必为了获得最终的模拟信号而使用低通滤波器，没有因使用的信号的频率与相位特性不同而恶化组延迟特性，可以获得失真少的输出波形。此外，与进行超采样的现有方法相比，由于不需要提高部件的工作速度，所以不需要使用昂贵的部件，可以降低部件的成本。

此外，所述多个乘法部件的乘法处理所用的各乘数对于区分多项式构成的规定取样函数来说，最好与通过对这些区分多项式分别多次进行微分所得的阶跃函数的各值对应。即，相反地，由于通过对这样的阶跃函数进行多次积分，可以获得与规定的取样函数对应的波形，所以可以通过合成阶跃函数来等价地实现取样函数的卷积运算。因此，可以使处理内容简单，可以降低将数字数据变换为模拟信号所需的处理量。

此外，最好将所述阶跃函数的正区域和负区域的面积相等地设定。由此，可以防止积分处理部件的积分结果发散。

此外，所述取样函数最好具有全域仅可微分一次的有限范围的值。如果全域仅可微分1次，则认为可以充分地近似自然现象，而且通过将微分次数设定得少，可以减少积分处理部件进行模拟积分的次数，能够简化结构。

此外，所述阶跃函数在与以等间隔配置的5个数字数据对应的规定范围中，最好由进行了-1、+3、+5、-7、-7、+5、+3、-1加权的相同宽度的8个区分区域构成，将该8个加权系数的每2个作为所述多个乘法部件的各个乘数来设定。由于可以将整数表示的简单的加权系数用作各乘法部件的乘数，所以可以简化乘法处理。

特别是在多个乘法部件的每一个中进行的乘法处理最好通过将数字数据本身与移位产生的2的幂数倍运算结果相加来实现。由于可以将乘法处理置换为移位处理和加法处理，所以可以利用简化处理内容来简化结构、实现处理的高速化。

此外，最好进行所述模拟积分的次数为2次，从所述积分处理部件输出电压电平二次函数变化的模拟信号。通过将二次函数变化的模拟信号内插在离散的数字数据对应的电压值之间，可以获得不包含不需要的高频成分等的良好输出波形。

附图说明

图1是说明本实施例的D/A变换器的内插运算所用的取样函数的说明图；

图2表示取样值和其间的内插值之间关系的图；

图3表示对图1所示的取样函数进行一次微分的波形的图；

图4表示对图3所示的折线函数再进行微分的波形的图；

图5表示本实施例的D/A变换器的结构图；

图6表示积分电路的具体结构的示例的图；

图7表示本实施例的D/A变换器的工作定时的图；

图8表示乘法器的详细结构的图；

图9表示乘法器的详细结构的图；

图10表示乘法器的详细结构的图；

图11表示乘法器的详细结构的图；

图12表示乘法器的详细结构的图；

图13表示乘法器的详细结构的图；

图14表示乘法器的详细结构的图；

图15表示乘法器的详细结构的图。

发明的最佳实施例

以下，参照附图详细说明采用本发明的一实施例的D/A变换器。图1是本实施例的D/A变换器中的内插运算所用的取样函数的说明图。该取样函数H(t)披露于WO99/38090，按以下式来表示。

(-t²-4t-4)/4 ；-2≤t＜-3/2

(3t²/8t+5)/4 ；-3/2≤t＜-1

(5t²+12t+7)/4 ；-1≤t＜-1/2

(-7t²+4)/4 ；-1/2≤t＜0

(-7t²+4)/4 ；0≤t＜1/2

(5t²-12t+7)/4 ；1/2≤t＜1

(3t²-8t+5)/4 ；1≤t＜3/2

(-t²+4t-4)/4 ；3/2≤t≤2 … (1)

这里，t＝0、±1、±2表示取样位置。图1所示的取样函数H(t)是在全域中仅可微分一次，而且在取样位置t＝±2中收敛为0的有限范围的函数，通过使用该取样函数H(t)来进行基于各取样值的重合，可以使用在取样值间仅进行一次微分的函数来进行内插。

图2表示取样值和其间的内插值之间关系的图。如图2所示，假设4个取样位置为t1、t2、t3、t4，各自的间隔为1。与取样位置t2和t3之间的内插位置t0对应的内插值y为

y＝Y(t1)·H(1+a)+Y(t2)·H(a)+Y(t3)·H(1-a)

+Y(t4)·H(2-a) …(2)

其中，Y(t)表示取样位置t的各取样值。1+a、a、1-a、2-a分别是内插位置t0和各取样位置t1～t4间的距离。

但是，如上所述，在原理上，通过计算与各取样值对应的取样函数H(t)的值来进行卷积运算，可以求各取样值间的内插值，但图1所示的取样函数是在全域中仅可微分一次的二次区分多项式，利用该特征，可以根据等价的其他处理步骤来求内插值。

图3是表示对图1所示的取样函数进行一次微分所得的波形的图。由于图1所示的取样函数H(t)是在全域中可进行一次微分的二次区分多项式，所以通过对其进行一次微分，可以获得图3所示的连续折线状的波形组成的折线函数。

图4是表示对图3所示的折线函数再次微分所得的波形的图。但是，在折线波形中包含多个拐点，由于在全域中不能进行微分，所以对由相邻的2个拐点夹着的直线部分进行微分。通过对图3所示的折线波形进行微分，可以获得图4所示的阶跃状波形组成的阶跃函数。

这样，通过对上述取样函数H(t)在全域进行一次微分就能获得折线函数，对该折线函数的各直线部分进一步进行微分就能获得阶跃函数。因此，相反地，通过产生图4所示的阶跃函数，对该函数进行2次积分，可以获得图1所示的取样函数H(t)。

图4所示的阶跃函数有正区域和负区域相等的面积，具有对这些面积进行合计的值为0的特征。换句话说，通过对具有这样特征的阶跃函数进行多次积分，可以获得图1所示的保证全域的可微分性的有限范围的取样函数。

但是，在通过式(2)的卷积运算进行的内插值的计算中，将各取样值与取样函数H(t)的值相乘，但在对图4所示的阶跃函数进行2次积分来求取样函数H(t)的情况下，除了将各取样值与通过该积分处理所得的取样函数的值相乘的情况以外，等价地在产生积分处理前的阶跃函数时产生与各取样值相乘的阶跃函数，可以用该阶跃函数对进行了卷积运算的结果进行2次积分处理来求内插值。本实施例的D/A变换器这样来求内插值，下面说明其细节。

图5表示本实施例的D/A变换器的结构图。该图所示的D/A变换器包括：4个D型触发器(D-FF)10-1、10-2、10-3、10-4；4个乘法器12-1、12-2、12-3、12-4；3个加法器(ADD)14-1、14-2、14-3；D/A变换器16；以及2个积分电路18-1、18-2。

串联连接的4级的D型触发器10-1～10-4进行与时钟信号CLK同步的数据保持动作，依次取入在初级D型触发器10-1中输入的数字数据并保持其值。例如，如果考虑将数据D₁、D₂、D₃、D₄、…依次输入到初级的D型触发器10-1的情况，则在第4个输入数据D₄保持在初级的D型触发器10-1中的定时中，在第3、第2、第1输入数据D₃、D₂、D₁分别保持在第2级、第3级、第4级的D型触发器10-2、10-3、10-4中。

此外，4个乘法器12-1～12-4分别有两种乘数，在时钟信号CLK的各周期的前半周期和后半周期分别进行乘法处理。例如，乘法器12-1在时钟信号CLK的各周期的前半部分进行乘数“-1”的乘数处理，在后半部分进行乘数‘+3’的乘法处理。乘法器12-2在时钟信号CLK的各周期的前半部分进行乘数‘+5’的乘法处理，而在后半部分进行乘数‘-7’的乘法处理。乘法器12-3在时钟信号CLK的各周期的前半部分进行乘数‘-7’的乘法处理，而在后半部分进行乘数‘+5’的乘法处理。乘法器12-4在时钟信号CLK的各周期的前半部分进行乘数‘+3’的乘法处理，而在后半部分进行乘数‘-1’的乘法处理。

但是，图4所示的阶跃函数的各值可以通过对上述的式(1)的各区分多项式进行2次微分来获得，如下所示。

-1 ；-2≤t＜-3/2

+3 ；-3/2t＜-1

+5 ；-1≤t1＜-1/2

-7 ；-1/2≤t＜0

-7 ；0≤t≤/2

+5 ；1/≤2t＜1

+3 ；1≤t＜3/2

-1 ；3/2≤t≤2

当着眼于取样位置t为从-2到-1的区间时，阶跃函数的值的前半部分为‘-1’，而后半部分为‘+3’，这些值与乘法器12-1的乘数相对应。同样，当着眼于取样位置t为从-1到0的区间时，阶跃函数的值的前半部分为‘+5’，而后半部分为‘-7’，这些值与乘法器12-2的乘数相对应。着眼于取样位置t为从0到+1的区间时，阶跃函数的值的前半部分为‘-7’，而后半部分为‘+5’，这些值与乘法器12-3的乘数相对应。着眼于取样位置t为从+1到+2的区间时，阶跃函数的值的前半部分为‘+3’，而后半部分为‘-1’，这些值与乘法器12-4的乘数相对应。

3个加法器14-1～14-3是将上述4个乘法器12-1～124的各乘算结果相加的加法器。加法器14-1将2个乘法器12-1和12-2的各乘算结果相加。加法器14-2将乘法器12-3的乘算结果和加法器14-1的加算结果相加。而加法器14-3将乘法器12-4的乘算结果和加法器14-2的加算结果相加。通过使用这3个加法器14-1～14-3，将4个乘法器12-1～12-4的各乘算结果相加，但如上所述，在各乘法器12-1～12-4中进行在时钟信号CLK的各周期的前半部分和后半部分用不同乘数的乘法处理，所以将这些乘算结果相加所得的加法器14-3的输出值也成为在时钟信号CLK的各周期的前半部分和后半部分具有不同值的阶跃状的数字数据。

在本实施例中，用3个加法器14-1～14-3将4个乘法器12-1～124的4个乘算结果相加，但通过使用输入端子数为3个以上的加法器，就可以减少加法器的使用个数。

D/A变换器16产生与从加法器14-3输出的阶跃状的数字数据对应的模拟电压。该D/A变换器16产生与输入的数字数据的值成比例的一定的模拟电压，所以可获得在时钟信号CLK的各周期的前半部分和后半部分电压值不同的阶跃状的输出电压。

串联连接的2个积分电路18-1、18-2对D/A变换器16的输出端出现的阶跃状的输出电压进行2次积分处理。从前级的积分电路18-1获得直线状(一次函数)变化的输出电压，从后级的积分电路18-2获得二次函数变化的输出电压。这样，如果多个数字数据以一定间隔输入到初级的D型触发器10-1，则从后级的积分电路18-2获得以仅可进行1次微分的平滑曲线来连接各数字数据对应的电压值之间的连续模拟信号。

图6表示积分电路的具体结构的示例图。在该图中，示出了积分电路18-1的具体结构的示例，而积分电路18-2可以由相同的结构来实现。图6所示的积分电路18-1是包括运算放大器181、电容器182、电阻183构成的一般模拟积分电路，对电阻183的一端施加的电压进行规定的积分动作。

上述D型触发器10-1～10-4与多个数据保持部件、乘法器12-1～12-4与多个乘法部件、加法器14-1～14-3与加法部件、D/A变换器16与阶跃电压波形发生部件、积分电路18-1和18-2与积分处理部件相对应。

图7表示本实施例的D/A变换器的工作定时的图。与图7(A)所示的时钟信号CLK的各周期的上升同步，将数据D₁、D₂、D₃、D₄、…依次输入到初级的D型触发器10-1。图7(B)～(E)分别表示D型触发器10-1～10-4中的数据的保持内容。在以下的说明中，例如假设着眼于第4个输入数据D₄在初级的D型触发器10-1中被保持一个时钟量的定时。

在初级的D型触发器10-1中保持的第4个输入数据D₄的定时中，在第2级D型触发器10-2中保持第3个输入数据D₃，在第3级D型触发器10-3中保持第2个输入数据D₂，在第4级D型触发器10-4中保持最初的输入数据D₁。

此外，乘法器12-1输入在初级的D型触发器10-1中保持的数据D₄，在1个时钟周期的前半部分中输出将该输入数据D₄乘以-1所得的乘算结果‘-D₄’，而在后半部分中输出将该输入数据D₄乘以+3所得的乘算结果‘+3D₄’(图7(F))。同样，乘法器12-2输入在第2级的D型触发器10-2中保持的数据D₃，在1个时钟周期的前半部分中输出将该输入数据D₃乘以+5所得的乘算结果‘+5D₃’，而在后半部分中输出将该输入数据D₃乘以-7所得的乘算结果‘-7D₃’(图7(G))。乘法器12-3输入在第3级的D型触发器10-3中保持的数据D₂，在1个时钟周期的前半部分中输出将该输入数据D₂乘以-7所得的乘算结果‘-7D₂’，而在后半部分中输出将该输入数据D₂乘以+5所得的乘算结果‘+5D₂’(图7(H))。乘法器12-4输入在第4级的D型触发器10-4中保持的数据D₁，在1个时钟周期的前半部分中输出将该输入数据D₁乘以+3所得的乘算结果‘+3D₁’，而在后半部分中输出将该输入数据D₁乘以-1所得的乘算结果‘-1D₁’(图7(I)。

3个加法器14-1～14-3将分别在4个乘法器12-1～12-4中进行的4个乘算结果相加。因此，在1个时钟周期的前半部分中，从加法器14-3输出分别在4个乘法器12-1～12-4中将1个时钟周期的前半部分中进行的各乘算结果相加所得的加算结果(-D₄+5D₃-7D₂+3D₁)。此外，在1个时钟周期的后半部分中，从加法器14-3输出分别在4个乘法器12-1～12-4中将1个时钟周期的后半部分中进行的各乘算结果相加所得的加算结果(3D₄-7D₃+5D₂-D₁)。

这样，如果从加法器14-3依次输出阶跃状的加算结果，则D/A变换器16根据该加算结果(数字数据)来产生模拟电压。在D/A变换器16中，由于产生与输入的数字数据的值成比例的一定的模拟电压，所以可获得与输入的数字数据对应的电压电平阶跃状变化的输出波形(图7(J))。

如果从D/A变换器16输出具有阶跃状的电压电平的波形，则前级积分电路18-1对该波形进行积分并输出折线状的波形(图7(K))，而后级积分电路18-2对该折线状的波形再积分，产生将分别与数字数据D₂和D₃对应的电压值之间用仅可微分一次的平滑曲线连接起来的输出电压(图7(L))。

这样，本实施例的D/A变换器将输入的数字数据依次保持在串联连接的4个D型触发器10-1～10-4中，在分别1对1地对应的4个乘法器12-1～12-4中，在数据的保持期间的1个时钟周期的前半部分和后半部分中进行不同的乘法处理后，由加法器14-1～14-3将各乘算结果相加。然后，通过D/A变换器16来产生与该加算结果对应的模拟电压，接着通过由2级的积分电路18-1、18-2进行2次积分处理，可以产生将与输入的各数字数据对应的电压值之间平滑地连接起来的连续模拟信号。

特别是由于与输入的4个数字数据分别对应、在1个时钟周期的前半部分和后半部分得到具有不同的值的2个乘算结果后，将这些结果相加，在产生与该加算结果对应的模拟电压后，通过进行2次积分处理来获得连续的模拟信号，所以不需要以往那样的采样保持电路和低通滤波器也不会恶化直线相位特性，可以降低输出波形的失真，实现良好的组延迟特性。

此外，由于不进行以往的超采样处理，所以不仅可确保根据输入的数字数据的时间间隔决定的规定工作速度，而且由于不必进行高速的信号处理，所以也不需要使用昂贵的部件。例如，在现有的D/A变换器中，在为了获得采样频率的1024倍的虚拟频率而进行超采样处理的情况下，各部件的工作速度也需要与该虚拟频率相同，而在本实施例的D/A变换器中，仅需要以采样频率的2倍频率来使各乘法器和各加法器动作，所以可以大幅度地降低各部件的工作速度。

下面，说明本实施例的D/A变换器的各部件的详细结构例。图8～图11分别表示4个乘法器12-1～12-4的结构图。

如图8所示，乘法器12-1由乘数值固定的2个乘法器121a、121b和选择器121c构成。一个乘法器121a进行乘数‘-1’的乘法处理，而另一个乘法器121b进行乘数‘+3’的乘法处理。选择器121c分别输入2个乘法器121a、121b的乘算结果，在控制端子S上输入的时钟信号CLK为高电平时，即在1个时钟信号周期的前半部分中，输出一个乘法器121a的乘以-1的乘算结果，相反地，在控制端子S上输入的的时钟信号CLK为低电平时，即在1个时钟周期的后半部分中，输出另一乘法器121b的乘以+3的乘算结果。

同样，如图9所示，乘法器12-2由乘数值固定的2个乘法器122a、122b和选择器122c构成。一个乘法器122a进行乘数‘+5’的乘法处理，而另一个乘法器122b进行乘数‘-7’的乘法处理。选择器122c分别输入2个乘法器122a、122b的乘算结果，在控制端子S上输入的时钟信号CLK为高电平时(1个时钟信号周期的前半部分)，输出一个乘法器122a的乘以+5的乘算结果，相反地，在控制端子S上输入的的时钟信号CLK为低电平时(1个时钟周期的后半部分)，输出另一乘法器122b的乘以-7的乘算结果。

如图10所示，乘法器12-3由乘数值固定的2个乘法器123a、123b和选择器123c构成。一个乘法器123a进行乘数‘-7’的乘法处理，而另一个乘法器123b进行乘数‘+5’的乘法处理。选择器123c分别输入2个乘法器123a、123b的乘算结果，在控制端子S上输入的时钟信号CLK为高电平时(1个时钟信号周期的前半部分)，输出一个乘法器123a的乘以-7的乘算结果，相反地，在控制端子S上输入的的时钟信号CLK为低电平时(1个时钟周期的后半部分)，输出另一乘法器123b的乘以+5的乘算结果。

如图11所示，乘法器12-4由乘数值固定的2个乘法器124a、124b和选择器124c构成。一个乘法器124a进行乘数‘+3’的乘法处理，而另一个乘法器124b进行乘数‘-’的乘法处理。选择器124c分别输入2个乘法器124a、124b的乘算结果，在控制端子S上输入的时钟信号CLK为高电平时(1个时钟信号周期的前半部分)，输出一个乘法器124a的乘以+3的乘算结果，相反地，在控制端子S上输入的的时钟信号CLK为低电平时(1个时钟周期的后半部分)，输出另一乘法器124b的乘以-1的乘算结果。

这样，在各个乘法器中，实现在1个时钟周期的前半部分和后半部分中用不同的乘数的乘法处理。

这样，在上述的4个乘法器12-1～12-4中，使用4种乘数值-1、+3、+5、-7。如果从各乘数值中减去1，则变为-2、+2、+4、-8，成为2的幂数，所以可以用简单的移位来实现将这些数作为乘数的乘法处理。本实施例的各乘法器的乘数着眼于具有这样特殊性的值，可以简化各乘法器的结构。

图12～图15是表示简化的4个乘法器12-1～12-4的结构图。

如图12所示，乘法器12-1包括具有反向输出端子的三态缓冲器121d、具有非反向输出端子的三态缓冲器121e、以及具有2个输入端子和进位端子C的加法器(ADD)121f。

一个三态缓冲器121d在控制端子上输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)，通过将输入数据移位到高1位的高位侧并输出，并且将该移位过的数据的各位反向输出，来进行最终乘以-2的乘法处理。实际上，通过求在反向各位后加1的补数，可以进行乘以-2的乘法处理，但加1的处理在后级的加法器121f中进行。

另一个三态缓冲器121e在控制端子上反向输入的时钟信号为低电平时(1个时钟周期的后半部分)，通过将输入数据移位输出到高1位的高位侧并输出，来进行乘以2的乘法处理。

加法器121f将乘算前的输入数据(从D型触发器10-1输出的数据)与从2个三态缓冲器121d、121e的任一个输出的乘算结果相加，并且在进位端子C上输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)再加上与进位相当的1。如上所述，与该进位相当的1的加法用于用三态缓冲器121d来求补数。

在具有上述结构的乘法器12-1中，在1个时钟周期的前半部分中，由于仅一个三态缓冲器121d的动作有效，所以加法器121f输出将输入数据D本身与对输入数据D进行乘以-2的乘算结果(-2D)相加所得的结果(-2D+D＝-D)。此外，在1个时钟周期的后半部分中，由于仅另一个三态缓冲器121e的动作有效，所以加法器121f输出将输入数据D本身与对输入数据D进行乘以+2的乘算结果(+2D)相加所得的结果(+2D+D＝3D)。

这样，通过将移位产生的2的幂的乘法处理和加法处理组合起来来进行乘以-1和乘以+3的乘法处理，可以仅用三态缓冲器和加法器来构成乘法器12-1，能够简化结构。特别是由于有选择地使用2个三态缓冲器的各输出，所以可以“线或”(“Wired OR”)连接这些各输出端，能够进一步简化结构。

如图13所示，乘法器12-2包括具有非反向输出端子的三态缓冲器122d、具有反向输出端子的三态缓冲器122e、以及具有2个输入端子和进位端子C的加法器(ADD)122f。

一个三态缓冲器122d在控制端子上输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)，通过将输入数据移位到高2位的高位侧并输出，来进行乘以+4的乘法处理。

另一个三态缓冲器122e在控制端子上反向输入的时钟信号为低电平时(1个时钟周期的后半部分)，通过将输入数据移位输出到高3位的高位侧并输出，并且将该移位的数据的各位反向输出，来进行最终乘以-8的乘法处理。实际上，通过在反向各位后加1来求补数，可以进行乘以-8的乘法处理，但该加1的处理在后级的加法器122冲进行。

加法器122f将乘算前的输入数据与从2个三态缓冲器122d、122e的任一个输出的乘算结果相加，并且在进位端子C上反向输入的时钟信号CLK为低电平时(1个时钟周期的后半部分)再加上与进位相当的1。如上所述，与该进位相当的1的加法是用三态缓冲器122e来求补数。

在具有上述结构的乘法器12-2中，在1个时钟周期的前半部分中，由于仅一个三态缓冲器122d的动作有效，所以加法器122f输出将输入数据D本身与对输入数据D进行乘以+4的乘算结果(+4D)相加所得的结果(+4D+D＝+5D)。此外，在1个时钟周期的后半部分中，由于仅另一个三态缓冲器122e的动作有效，所以加法器122f输出将输入数据D本身与对输入数据D进行乘以-8的乘算结果(-8D)相加所得的结果(-8D+D＝7D)。

这样，通过将移位产生的2的幂的乘法处理和加法处理组合起来来进行乘以+5和乘以-7的乘法处理，可以仅用三态缓冲器和加法器来构成乘法器12-2，能够简化结构。

如图14所示，乘法器12-3包括具有反向输出端子的三态缓冲器123d、具有非反向输出端子的三态缓冲器123e、以及具有2个输入端子和进位端子C的加法器(ADD)123f。

一个三态缓冲器123d在控制端子上反向输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)，通过将输入数据移位到高3位的高位侧并输出，并且反向输出该移位的数据的各位，来进行最终乘以-8的乘法处理。实际上，通过在反向各位后加1来求补数，可以进行乘以-8的乘法处理，但该加1的处理在后级的加法器123f中进行。

另一个三态缓冲器123e在控制端子上反向输入的时钟信号CLK为低电平时(1个时钟周期的后半部分)，通过将输入数据移位输出到高2位的高位侧并输出，来进行乘以+4的乘法处理。

加法器123f将乘法前的输入数据与从2个三态缓冲器123d、123e的任一个输出的乘算结果相加，并且在进位端子C上输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)再加上与进位相当的1。如上所述，与该进位相当的1的加算是用三态缓冲器123e来求补数。

在具有上述结构的乘法器12-3中，在1个时钟周期的前半部分中，由于仅一个三态缓冲器123d的动作有效，所以加法器123f输出将输入数据D本身与对输入数据D进行乘以-8的乘算结果(-8D)相加所得的结果(-8D+D＝-7D)。此外，在1个时钟周期的后半部分中，由于仅另一个三态缓冲器123e的动作有效，所以加法器123f输出将输入数据D本身与对输入数据D进行乘以+4的乘算结果(+4D)相加所得的结果(+4D+D＝+5D)。

这样，通过将移位产生的2的幂的乘法处理和加法处理组合来进行乘以-7和乘以+5的乘法处理，可以仅用三态缓冲器和加法器来构成乘法器12-2，能够简化结构。

如图15所示，乘法器12-4包括具有非反向输出端子的三态缓冲器124d、具有反向输出端子的三态缓冲器124e、以及具有2个输入端子和进位端子C的加法器(ADD)124f。

一个三态缓冲器124d在控制端子上输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)，通过将输入数据移位到高1位的高位侧并输出，来进行乘以2的乘法处理。

另一个三态缓冲器124e在控制端子上反向输入的时钟信号CLK为低电平时(1个时钟周期的后半部分)，通过将输入数据移位到高1位的高位侧，并且反向输出该移位的数据的各位，来进行最终乘以-2的乘法处理。实际上，通过在反向各位后加1来求补数，可以进行乘以-2的乘法处理，但该加1的处理在后级的加法器124f中进行。

加法器124f将乘算前的输入数据与从2个三态缓冲器123d、123e的某一个输出的乘算结果相加，并且在进位端子C上输入的时钟信号CLK为高电平时(1个时钟周期的前半部分)再加与进位相当的1。如上所述，与该进位相当的1的加算是用三态缓冲器124e来求补数。

在具有上述结构的乘法器12-4中，在1个时钟周期的前半部分中，由于仅一个三态缓冲器124d的动作有效，所以加法器124f输出将输入数据D本身与对输入数据D进行乘以+2的乘算结果(+2D)相加所得的结果(+2D+D＝3D)。此外，在1个时钟周期的后半部分中，由于仅另一个三态缓冲器124e的动作有效，所以加法器124f输出将输入数据D本身与对输入数据D进行乘以-2的乘算结果(-2D)相加所得的结果(-2D+D＝-D)。

这样，通过将移位产生的2的幂的乘法处理和加法处理组合起来来进行乘以+3和乘以-1的乘法处理，可以仅用三态缓冲器和加法器来构成乘法器12-4，能够简化结构。

本发明不限于上述实施例，在本发明的精神范围内可以进行各种变形实施。例如，在上述实施例中，将取样函数作为在全域中仅可进行1次微分的有限范围的函数，但也可以将可微分次数设定为2次以上。这种情况下，包括与可微分次数一致数的积分电路就可以。

此外，如图1所示，本实施例的取样函数在t＝+2时收敛到0，但也可以在t＝±3以上时收敛到0。例如，在t＝±3以上时收敛到0的情况下，在图5所示的D/A变换器中包括的D型触发器和乘法器的数目都为6，也可以以6个数字数据为对象来进行内插处理，产生平滑连接这些数字数据的模拟电压。

此外，不限于必须使用有限范围的取样函数来进行内插处理的情况，在-∞～+∞的范围中，也可以使用具有规定值的可有限微分的取样函数，仅将有限取样位置对应的多个数字数据作为内插对象。例如，假设将这样的取样函数以二次区分多项式来定义，由于可以通过对各区分多项式进行2次微分来获得规定的阶跃函数，所以通过使用该阶跃函数对进行了电压合成的结果进行2次积分处理，可以获得平滑连接对应于数字数据的电压的模拟信号。

产业上的利用可能性

如上所述，根据本发明，由于将依次输入的与多个数字数据分别对应的各乘算结果相加，然后通过将该加算结果变换为模拟电压并积分来获得连续变化的模拟信号，所以不必为了获得最终的模拟信号而使用低通滤波器，没有因使用的信号的频率与相位特性不同而恶化组延迟特性，可以获得失真少的输出波形。此外，与进行超采样的现有方法相比，由于不需要提高部件的工作速度，所以不需要使用昂贵的部件，可以降低部件的成本。

Claims

1.一种数字-模拟变换器，其特征在于，包括：

多个数据保持部件，分别保持以规定间隔输入的多个数字数据；

多个乘法部件，输入所述多个数据保持部件分别保持的所述数字数据，进行在数据保持期间的前半期间和后半期间用不同的乘数相乘的乘法处理；

加法部件，进行将所述多个乘法部件的各乘算结果相加的处理；

阶跃电压波形发生部件，生成与所述加法部件所得的数字数据对应的阶跃状的模拟电压；以及

积分处理部件，对所述阶跃电压波形部件生成的模拟电压进行多次模拟积分。

2.如权利要求1所述的数字-模拟变换器，其特征在于，所述多个乘法部件的乘法处理所用的各乘数对于区分多项式构成的规定取样函数来说，与通过对所述区分多项式分别多次进行微分所得的阶跃函数的各值对应。

3.如权利要求2所述的数字-模拟变换器，其特征在于，将所述阶跃函数的正区域和负区域的面积相等地设定。

4.如权利要求3所述的数字-模拟变换器，其特征在于，所述取样函数具有全域仅可微分一次的有限范围的值。

5.如权利要求2所述的数字-模拟变换器，其特征在于，所述阶跃函数在与以等间隔配置的5个所述数字数据对应的规定范围中，由进行了-1、+3、+5、-7、-7、+5、+3、-1加权的相同宽度的8个区分区域构成，将该8上加权系数的每2个作为所述多个乘法部件的各个乘数来设定。

6.如权利要求5所述的数字-模拟变换器，其特征在于，在各个所述多个乘法部件中进行的乘法处理通过将所述数字数据本身与移位产生的2的幂数倍运算结果相加来实现。

7.如权利要求1所述的数了字-模拟变换器，其特征在于，进行所述模拟积分的次数为2次，从所述积分处理部件输出电压电平二次函数变化的模拟信号。