CN1607728A - 从脉码调制到脉宽调制的转换方法及装置 - Google Patents

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Abstract

一种用于驱动开关式音频放大器的转换电路，将输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号，该电路包括：采样率转换装置，在第一采样频率接收输入串行PCM数字信号，并在更高的第二频率将该PCM数字信号转换为第二串行PCM数字信号；数字滤波级装置，将第二串行PCM数字信号上采样到第三频率，和转换为并行数字信号；音量控制级装置，接收并行数字信号并产生音量调整并行数字信号；数字交叉点估计级装置，计算音量调整并行数字信号与数字斜波信号之间的交叉点，产生代表理想脉宽调制的并行数字信号；量化级装置，将该并行数字信号量化为量化并行数字信号；和PWM发生级装置，将量化并行数字信号转换为用于驱动所述开关式音频放大器的PWM信号。

Description

从脉码调制到脉宽调制的转换方法及装置
相关申请的交叉参考
本申请要求于2003年9月25日提交的题为“从PCM到PWM的集成电路”的第60/506,188号美国临时申请的权益和优先权。在本说明书中引用该美国申请的全部内容作为参考。
背景技术
本发明涉及一种用于将数字调制(PCM-脉码调制)转换到脉宽调制(PWM)的数字转换电路。本发明特别涉及用于控制开关电路特别是D类音频放大器的数字集成电路。该集成电路的功能是接收数字化的被编码的音频信号(PCM(脉码调制)格式)并产生脉宽调制(PWM)信号，用于控制D类音频放大器。
音频放大器是能够将输入的DC信号转换为预期的输出AC信号的功率变换器。该输出AC信号被应用到扬声器，扬声器接下来会产生预期的声音。为了获得优质的声音再现，需要音频放大器的输出AC信号在整个功率输出范围都具有低的总谐波畸变(THD)。
传统的方法是，A，B和AB类线性放大器被用来作为音频放大器。目前，因为D类开关式放大器具有效率高、体积小的优点，所以它们越来越多地取代传统的A类和B类放大器。最近，驱动D类音频放大器的不同芯片在美国已经由诸如Tripath Technology(Tripath技术公司)，TexasInstrument(德州仪器仪表公司)和Cirrus Logic(Cirrus逻辑公司)发布，在欧洲由Philips(菲利普公司)，STMicroeleclectronics(STM微电子公司与ApogeeDDx公司合作)发布，在日本由三菱和三洋(与Bang&Olufsen)公司发布。所举例子包括三菱的M65817A FP，Crystal CS44210和德州仪器仪表公司的TAS5010或芯片。D类开关式放大器包括半桥和全桥开关式变换器结构。
发明内容
根据本发明的第一个方面，本发明包括一种用于将输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号的电路，所述输出脉宽调制数字信号用于驱动需要脉宽调制输入信号的开关式音频放大器，该电路包括：采样率转换装置，用于在第一采样频率接收输入串行PCM数字信号，并且在一高于所述第一采样频率的第二频率将所述输入串行PCM数字信号转换为第二串行PCM数字信号；数字滤波器级装置，用于将所述第二串行PCM数字信号上采样到第三频率，并将所述第二串行PCM数字信号转换为并行数字信号；音量控制级装置，用于接收所述并行数字信号，并根据数字音量命令控制信号产生音量调整并行数字信号；数字交叉点(cross-point)估计器级装置，用于计算所述音量调整并行数字信号与数字斜波信号之间的交叉点，和产生代表所述开关式音频放大器的期望脉宽调制的并行数字信号；量化级装置，用于将代表期望脉宽调制的所述并行数字信号量化为代表应用于所述开关式音频放大器的脉宽调制的量化并行数字信号；和PWM发生级装置，用于将所述量化并行数字信号转换为用于驱动所述开关式音频放大器的PWM信号。
按照本发明的另一个方面，本发明包括一种用于将输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号的电路，所述输出脉宽调制数字信号用于驱动需要脉宽调制输入信号的开关电路，所述转换电路包括：数字滤波级装置，用于将所述输入串行PCM数字信号上采样到较高频率，和将所述输入串行PCM数字信号转换为并行数字信号；数字交叉点估计器级装置，用于计算所述并行数字信号与数字斜波信号之间的交叉点，和产生代表所述开关电路的期望脉宽调制的并行数字信号；以及PWM发生级装置，用于将代表所述开关电路的期望脉宽调制的所述并行数字信号转换为用于驱动所述开关电路的PWM信号。
根据本发明的另一个方面，本发明包括一种将输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号的转换方法，所述输出脉宽调制数字信号用于驱动需要脉宽调制输入信号的开关电路，所述转换方法包括：将所述输入串行PCM数字信号上采样到较高频率，并且将所述输入串行PCM数字信号转换为并行数字信号；计算所述并行数字信号与数字斜波信号之间的交叉点，并且产生代表所述开关电路的期望脉宽调制的并行数字信号；以及将代表所述开关电路的期望脉宽调制的所述并行数字信号转换为用于驱动所述开关电路的PWM信号。
优选地，本发明的电路使得整个数字信号处理完全在硬件中执行，并具有对全部输出AC信号的反馈控制特性，本发明可以被作为FPGA(fieldprogrammable gate array-现场可编程门阵列)实现，可以以非常高的频率(例如，98.304MHz)工作和具有接近于196.608MHz的PWM信号分辨率。本发明可以允许PWM信号的总谐波畸变THD+N为1.16×10-5，PWM信号的动态范围为98dB(输出是适合于驱动全桥功率放大器的3级PWM信号)。
通过下面参考附图对本发明的描述，本发明的其它特征和有益效果将变得显而易见。
附图说明
本发明将参照附图进行详细的描述，其中：
图1是根据本发明的用于将PCM信号转换为PWM信号的总体方框图；
图2是图1中的滤波器模块的方框图；
图3是用于一个通道的德尔塔-西格马量化装置的方框图；
图4是描述图1所示电路的反馈控制的控制流程方框图；
图5是省略反馈控制的PCM到PWM转换的详细方框图；
图6是图1所示电路的采样率转换装置的方框图；
图7是图5所示低通滤波器的方框图；
图8是图5所示内插滤波器1的方框图；
图9是图5所示内插滤波器2的方框图；
图10是用于图5中的一个通道的音量控制装置方框图；
图11是用于图5中的一个通道的交叉点估计器的方框图；
图12是图1和图5所示用于一个通道的PWM发生模块的方框图；和
图13是用于本发明的乘法器的方框图。
具体实施方式
现在参考附图，图1是本发明的方框图。芯片的输入是一个具有以下任意采样频率fin的信号，所述采样频率fin为48kHz，96kHz，192kHz，44.1kHz，88.2kHz或176.4kHz。输入数据可以是16比特、20比特或者24比特的输入数据，其格式可以是最高有效位(MSB)的第一位或者最低有效位(LSB)的第一位左对齐或者右对齐。IIS格式的数据同样可接受。输出信号是一个频率为768kHz或705.6kHz的PWM信号，上述频率的确定取决于输入信号的采样频率。假定输入信号的采样频率与芯片的时钟频率通过芯片外部电路同相锁定。
本发明的基本模块有：a)采样率转换装置10，b)滤波器20，c)音量控制模块30，d)交叉估计装置40，e)德尔塔-西格马(delta sigma)量化装置50，f)PWM发生模块60，g)空载时间(dead time)控制模块70和h)反馈控制装置80。数据优选地以2的补码表示法来表示和进行处理。
采样率转换装置10和滤波器20复制输入信号，但被上采样(upsampled)为一个非常高的频率(98.304MHz/90.3168MHz)。这些被上采样的信号被音量控制部件30进一步度量，经过度量的信号然后与一个虚拟锯齿“斜波”进行比较，所述斜波的频率是功率级的切换(switching)频率。所述比较过程由交叉估计装置40完成，其结果是代表输出PWM信号的期望脉冲宽度的24比特的字。交叉估计装置40对输入信号用一阶(线性)逼近算法来估算输入信号和斜波信号的交叉点。因为输入信号被上采样为一个非常高的频率(98.304MHz/90.3168MHz)，所以使用线性逼近算法(而不是更高阶的逼近算法)仍能得到很好的结果。这种方法非常适合基于硬件实现PCM到PWM的转换功能。
前面得到的24比特的字代表了输出PWM信号的期望的脉冲宽度，在执行了反馈控制(见下文)之后，成为德尔塔-西格马量化装置50的输入。生成具有完整的24比特分辨率(resolution)的PWM信号需要数量级为1e+012Hz的时钟频率，这是不可能达到的，这就是需要德尔塔-西格马量化装置50的原因，该部件负责以有限的数字时钟提高上述输出PWM脉冲的分辨率。德尔塔-西格马量化装置50的输出是一个代表输出PWM信号脉冲宽度的10比特的字，这个10比特的字输入PWM发生模块60，用以生成具有196.608MHz/180.6336MHz高分辨率的PWM信号。
空载时间控制模块70接收外部特定的空载时间(空载时间在离散的步骤中被设置)并向PWM发生模块60输出一个10比特的字。这个10比特的字是在功率转换器(power converter)的一条支线中的用于向上切换的PWM脉冲和用于向下切换的PWM脉冲之间的空载时间(消隐信号脉冲)的长度。
反馈控制装置80根据功率级的反馈和所需空载时间，控制功率转换器的输出。
采样率转换装置10将输入数据流转换为具有频率192kHz(输入数据的采样频率为48kHz，96kHz，192kHz)或176.4kHz(输入数据的采样频率为44.1kHz，88.2kHz和176.4kHz)的数据流。输入数据可以是16比特，20比特或24比特。
图2是滤波器20的一个实施例。完整的滤波器20包括低通滤波器20A，内插滤波器1(20B)和内插滤波器2(20C)。整个滤波器20将输入数据从频率192/176.4kHz上采样到98.304MHz/90.3168MHz。这些滤波器设计为以单独的一组系数支持所有输入采样频率。所有的滤波器被选成有限脉冲响应(FiniteImpulse Response，FIR)滤波器，这是因为FIR滤波器结构不会像IIR滤波器结构那样限制周期振荡。内插滤波器1和内插滤波器2都被设计成多阻带(stop-band)滤波器而不是低通滤波器，这样可以以最小数量的系数估计最大衰减。
该滤波器实现为三级，因为这样可以降低整体滤波器上采样操作所需的计算量。第一级是低通滤波器20A，接收176.4/192kHz的数据流，它设计成充分衰减22.05kHz的输入中的最低预期混淆频率(aliased frequency)。第二级是滤波器20B(内插滤波器1)，其执行中间信号的内插。第三级是滤波器20C(内插滤波器2)，用于执行对信号的最终内插并产生频率为98.304MHz/90.3168MHz的信号。
音量控制模块30被实施为一个“渐进(gradual)”控制装置，因为实际的音量以被限定的(绝对值)改变率逼进期望的音量，这里期望的音量值在外部被设定。
交叉估计装置40计算输入信号和频率为功率级的切换频率的虚拟“斜波”信号之间的交叉点，上述计算是对采样信号之间的输入信号进行线性插值的基础上进行的。该模块主要运算得到具有24比特精度的两条直线的交叉点。
图3详细描述了德尔塔-西格马量化装置50。它是一个基于二阶内插数模(D/A)转换器结构的四阶数字量化装置，该量化装置的输入是24比特的字，输出是10比特的字。
德尔塔-西格马量化装置50负责改进在有限的数字时钟下得到的输出PWM脉冲的分辨率。这种改进可以通过在相邻的输出信号电平之间引入附加的切换事件(switching event)来进行，这样可以使得平均输出信号电平更接近输入信号。
PWM发生模块60通过持续地比较德尔塔-西格马量化装置50得到的10比特输出与一个递增计数器的值来生成PWM脉冲，该计数器在每个PWM周期开始时被复位，而PWM脉冲在每个PWM周期开始时被置位，在计数器值超过德尔塔-西格马量化装置50的10比特输出时被复位。
空载时间是被外部设置的，而PWM脉冲被PWM发生模块60调整使得其能反应由空载控制模块70所设置的空载时间。
反馈控制装置80包括一个内回路控制装置80A和一个外回路控制装置80B，如图4所示。
内回路控制装置80A控制跨越负载(扬声器)的未过滤的(切换)电压。内回路控制装置80A为空载时间和功率级装置中的晶体管有限的接通/断开时间进行补偿。
外回路控制装置80B控制扬声器电压。外回路控制装置80B为在滤波器和输出电路中的损耗进行补偿。
图5是实施本发明更详细的方框图。这部分描述的芯片结构适合FPGA实现。但是，应当理解这种结构仅仅是一个例子，其它能实现相同功能的修改后的结构可能适合于ASIC实现。例如，在本设计的ASIC实现中，可以得到更高的时钟频率并以较少的运算电路能实现同样数量的乘法和加法运算，这样就能节省硅面积。在可行时，可以将与具体实施相关的注释加入对所建立模块的描述中。
图6更详细地示出了采样率转换装置10。它接收表示两个音频通道输入的PCM编码音频信号的数据流，这里的两个音频通道叫做左声道和右声道。实际执行的通道数量是任意的。采样率转换装置10包括串并转换器(deserializer)201和串行器(serializer)203，如图6所示。串并转换器是一个移位寄存器，它连续地接收串行输入并将它们转换成两组24比特的输出，每个音频通道为一组。如果左右声道的数据值在串并转换器输出是有效的，那么串并转换器的输出被控制逻辑装置202用输入时钟bit_clk_in 204采样和写入串行器203的两个循环寄存器(rotating register，RR)中。bit_clk_in的频率可以是48(44.1)，96(88.2)或192(176.4)kHz，这取决于芯片的设备驱动。RR的内容是通过使用本地时钟(192(176.4)kHz)的每个寄存器进行循环的。每个RR的最高有效位被指定作为输出。控制逻辑装置202将这两个输出复用为采样率转换装置的一个输出比特流，该输出的频率为192kHz/176.4kHz。这种将输入数据上采样为n倍输出频率的方法通过简单地重复一个输入数据n次来实现。不需要用于输入信号采样频率规格的输入引脚，这样能减少输入引脚的总数量。
如图5所示的低通滤波器20A、内插滤波器120B和内插滤波器2 20C优选地以直接形式结构(也就是所谓的抽头延时线(tapped delay line)结构或者横向滤波器(transversal filter)结构)实现。
如图2中的模块208所示，数据流在被内插滤波器1过滤之前上采样8倍。然后在被内插滤波器2过滤之前在模块264中上采样64倍。这两种情况下，上采样n倍通过简单地在现有的样本之间插入n-1个零来实现。为了将实现内插滤波器1和2包含的运算量降到最低，仅将非零的样本实际与滤波器的系数相乘，并累加产生输出。
图7表示的是低通滤波器20A的方框图。其输入模块是串并转换器301，等效于上面提到的模块201。串并转换器301将从采样率转换装置10接收到的数据分成左右两个通道的数据，并且并行输出以24比特表示的数据。当串并转换器输出的数据有效时，该输出被写入数据RAM 304中。利用滤波器20A的对称性，首先将要乘上相同系数的数据样本对进行加法运算，这样能将乘法运算的数目减少一半。可以通过以下方式获得，即逐个地读取组成对的数据样本，将它们输送至加法器306的输入端，加法器306将RAM的输出与存储在寄存器305中的以前时钟周期的RAM输出相加，然后将得到的结果通过乘法器307与从滤波器系数ROM 303读取的相应滤波器系数相乘。两个通道的乘法运算均由乘法器307完成，该乘法器能在时钟频率为98.304MHz的每个时钟周期执行一次乘法运算。不同通道相关的乘法运算结果被多路分解器(demultiplexer)308分离，并通过两个加法累加器(左：309，311；右：310，312)分别进行处理。累加器的输出被截断器(truncator)313和314截成24比特分辨率，作为滤波器的输出。累加器311和312在每个滤波器周期的开始时被复位。控制存储器303和304存取的信号，多路分解器308和累加器的复位均由控制模块302来驱动。
以时钟频率98.304MHz进行的操作，需要使用三个加法器(306、309和310)，其中的一个(306)只在50％的时间内运行，而另外两个在100％的时间内运行。在实现技术中，如果加法器306、309和310能在150MHz频率下运行，那么就能以一个在150MHz频率下运行的加法器取代加法器306和其它两个加法器中的一个。进一步，如果能使得加法器在250MHz频率下运行，那么所有三个加法器都能由一个运行在该频率下的加法器所取代。但是，共享加法器可能会造成对多路复用器和控制逻辑装置不可避免的开销。
图8是内插滤波器1(20B)的方框图。
由低通滤波器20A驱动的每个通道的数据输入，被写入两个分离的数据RAM 403和404中。滤波器系数存储在查询表401中，这个查询表可以用ROM或RAM实现。两个通道的数据系数的相乘由乘法器406来执行。控制逻辑402启动所有对存储器401、403和404的访问和对数据多路复用器405的控制。乘法器的输出被分解为两个单独的数据路径用于左右两个通道。这两个路径，包括加法累加器，其结构上等同于低通滤波器20A的相应部分，这里不再详细描述。应该注意，由于内插操作，内插滤波器1(20B)的输出的数据率比它的输入的数据率要高。
乘法器406只在25％的时间内运行，由98.304MHz的时钟驱动。因此乘法器307和406可以由其中的一个所取代，这样它就能在由98.304MHz的时钟驱动时在75％的时间内工作。加法器408和409分别在98.304MHz时钟频率下只有在50％的时间内是被激活的，并且可以被一个操作在相同频率下的这种加法器所取代。
图9是内插滤波器2(20C)的方框图。
因为这个滤波器包含仅由两个数据系数乘积(product)的和的特定结构，所以用于数据存储的RAM不是必需的。在任意给定时间内每个通道只有两个数据输入被存储，四个寄存器504、505、506和507就执行这个功能。但是，尽管内插滤波器2结构简单，但它的计算速率非常高，因为其上采样的倍数是64，在每个98.304MHz的时钟周期内产生一对数据输出(左和右)。这就意味着在每个时钟周期内需要执行四个乘法运算，这就需要四个分离的并行乘法器508、509、510和511。控制模块503负责从查询表501和502中读取滤波器系数，这两个查询表以不同的顺序存储相同的系数。使用查询表能保证达到所需的吞吐量。每个数据路径的两个乘积被加法器512和513执行加法运算，滤波器的输出就是加法器的输出，被截断器514和515截断为24比特。
如果采用将该滤波器的时钟频率增加到200MHz的技术，就能将乘法器、加法器和查询表格的数量降低一半，这是很有利的。
图10表示的是软音量控制(soft volume control)模块的结构，有两个相同的软音量控制模块，每个通道各一个。
表示用户指定的期望音量级(volume level)的信号volume_in由速率改变限制滤波器(rate change limiter filter)601提供。滤波器601以简单计数器的方式执行，用于向着volume_in值的方向增加或减少(以每m个时钟周期一次的有限步长)存储在寄存器中的音量控制值。音量控制寄存器的值是滤波器601的输出，这个值在乘法器602中与被内插滤波器2(20C)驱动的输入数据相乘。乘法器的输出在603中被截断为24比特，代表音量控制模块的输出。
图11表示交叉估计装置的结构。两个通道(左和右)的每一个都包括一个交叉估计装置，下面只描述左通道的交叉估计装置的操作过程。
本段中描述的操作是在假定为与正斜波信号交叉的正输入数据信号的前提下进行的。对负输入数据的操作以类似的方式进行。斜波发生装置701(如图11所示)生成ramp(斜波)700作为一个24比特的数字斜波信号。斜波发生装置701的绝对值实际是一个递增计数器，它在每个(功率级的)切换周期开始时被复位，并且每个时钟周期增加214。减法器702从输入数据信号中减去ramp700，减法器702的输出用diff表示。前一个周期的减法结果存储在寄存器705中，寄存器705的输出以diff_old来表示。第一次的减法结果diff是负数，精密交叉解算器(precise cross-point solver)704被激活。该模块使用当前减法器输出值(负数)和以前的减法器输出(正数)进行运算得到24比特输入数据和24比特ramp 700之间的精密交叉点。该算法是在现有的输入数据间的对输入信号的线性逼近算法基础上进行的。24比特的交叉点tDP由下面计算得到：
t CP = ramp 700 diff < 0 - 2 14 + diff _ old diff + diff _ old
这里的ramp 700diff＜0指的是在每个diff变成负值的时钟周期内的ramp 700的值。为了计算出交叉点tCP，配置一个算术除法器(divider)。交叉点tCP实际代表了输出PWM信号预期脉冲宽度，采取切换周期的增量为1/(223-1)。对额定输入DC_bus电压(在本原型中等于+/-50V)，该模块的输出PW_left等于tCP；否则PW_left以下面的方法进行计算：
等式3D.1：
PW _ left = t CP &CenterDot; 731 V DCBUS +
在等式3D.1中，VDCBUS+是一个10比特的字，对应正的DC_bus电压(这里全零对应0V，731对应50V)的最新采样。采取负的数据输入，PW_lef以在等式3D.1中的负的DC_bus电压绝对值代替VDCBUS+进行模拟方式计算。用一个算术除法器实现等式3D.1，并且只在功率级的切换周期内被使用。交叉估算模块也输出1比特的名为slow_clk的信号，这个信号是频率等于功率级的切换频率的周期信号。在slow_clk信号上升沿时，PW_left是有效的。在这种情况下，当没有反馈控制模块(开环控制)时，该模块的输出作为德尔塔-西格马量化装置50的输入；当系统中采用反馈控制装置时，该模块的输出转向反馈控制装置80。
为了优化面积，ramp 700的值以8比特无符号数的形式存储在硬件中，这样是可行的，因为24比特的ramp 700的符号是分开处理的，而且最低的15比特总是0。
信号diff(同样地diff_old)具有不超过2^16的最大值，并且以15比特的数字形式存储在硬件中。
图3表示了德尔塔-西格马量化装置50的结构。通道(左和右)的每一个具有一个德尔塔-西格马量化装置50，下面只描述左通道的德尔塔-西格马量化装置的实现。
该模块的输入是一个24比特的字PW_left，它代表了输出PWM信号的期望脉冲宽度。当具有一个反馈控制装置80时，德尔塔-西格马量化装置50的24比特输入将不会直接来自于交叉估计装置40而是来自于反馈控制装置80。这个输入被量化装置50量化生成一个10比特的输出PWshort_left，这个输出将是输出PWM信号的实际实现脉冲宽度。一个四阶的量化噪声的噪声整形(noise shaping)被该量化装置所完成，用以与直接将输入24比特数据截断为10比特的情况相比，显著降低相关频段中的最终PWM信号的THD。该数字编码信号的噪声整形可以通过对该输入的最低有效位进行累加，直到溢出到最高有效位的方法完成，并且生成输出。
加法器804、805、806和807输出的十四个最低有效位分别以LSB1、LSB2、LSB3和LSB4来表示，而加法器804、805、806和807的十个最高有效位分别以MSB1、MSB2、MSB3和MSB4来表示。所有的加法器和减法器可以是24比特的加法器和减法器。整体结构可以按照对比特的最小需要数量进行优化，如下文所述。
加法器805、806和807实际对两个14比特的数执行加法运算，这里MSB1、MSB3和MSB4分别是加法器805、806和807的进位位。因此，如果要针对数位的最小需要数量来优化结构，运算单元可以通过下面描述的优选方式实现：a)加法器805、806和807是14比特加法器，b)减法器811、812和814是1比特减法器，c)减法器813和815是2比特减法器，d)减法器816是3比特减法器，以及e)加法器808、809和810是11比特的加法器(最终的输出PWshort_left被限定为10比特)。
模块50实际工作在输出的功率级的切换频率(384kHz或者768kHz)的步调，相应地在图3中的延迟模块z-1代表了1/384kHz或者1/768kHz的延迟。德尔塔-西格马量化装置50的工作频率非常低，因此所有的加法/减法运算可以以一个工作在98.304MHz频率下的24比特加法器来实现。
图12表示的是PWM发生模块60的结构，两个通道(左和右)的每一个都各有一个PWM发生模块。
该模块的结构如图13所示，假定为一个带有四个门控晶体管的全桥功率级，但是如果从整体结构中只省略模块904，那么同样的方法可以被扩展为覆盖半桥功率级。该结构被整合用来达到输出具有196.608MHz/180.6336MH的PWM信号的高分辨率，而使多数逻辑电路能在一个较低的时钟频率(90.3168MHz)下工作。本方法有效地扩展了可用的FPGA频率的上限。
PWM发生模块被分成两个模块901和902，它们都在90.3168MHz频率下工作。这些模块的每一个都将10比特的输入PW_short_left与一个斜波发生装置的10比特输出相比较，上述斜波发生装置实际是递增计数器，并在每个切换周期开始时被复位。模块901在时钟的正沿工作，它将PW_short_left与ramp1进行比较(ramp1在每个切换周期开始时被复位为1，并且每个时钟周期增加2)。同样地，模块902在时钟的负沿工作，它将PW_short_left与ramp2进行比较(ramp2在每个切换周期开始时被复位为0，并且每个时钟周期增加2)。模块901的名为Out_pos的输出在PW_short_left为正值并且比ramp1大时被设置为1；否则Out_pos被复位为零。模块901的名为Out_neg的输出在PW_short_left为负值并且绝对值比ramp1大时被设置为1；否则Out_neg被复位为0。模块902的名为Out_pos_shift的输出在PW_short_left为正值并且比ramp2大时被设置为1；否则Out_pos_shift被复位为零。模块901的名为Out_neg_shift的输出在PW_short_left为负值并且绝对值比ramp2大时被设置为1；否则Out_neg_shift被复位为0。
模块903和904通过生成信号910、911、912和913来实现空载控制，这些信号在空载时间内被复位为0，其余时间内被置1。模块903的输入是信号Out_pos，Out_neg和预期的空载时间(空载时间的分辨率是1/90.3168MHz)。模块903的输出是信号910和911，它们分别在Out_pos和Out_neg改变时立即复位为0。随后信号910和911在预期的空载时间内保持为0，然后设置为1。相似地，模块904的输入是信号Out_pos_shift和Out_neg_shift以及期望的空载时间。模块904的输出是信号912和913，它们分别在Out_pos_shift和Out_neg_shift改变时立即复位为0，随后信号910和911在预期的空载时间内保持为0，然后设置为1。模块903在90.3168MHz时钟的正沿运行，而模块904在90.3168MHz时钟的负沿运行。
模块903和904的输出被模块905(该模块只比较1比特的数字)处理，这种操作能在高频率(2.90.3168MHz)下进行。模块905生成四个PWM输出P_leg1、N_leg1、P_leg2和N_leg2。这四个PWM输出被用作在音频放大器的全桥式功率级中的四个晶体管的门控信号，并且该输出具有1/(2.90.3168MHz)的分辨率。P_leg1的输出在信号912为1且Out_pos_shift为1时被设置为1。P_leg1的输出在下列四个条件任何一个满足时被复位为0：a)信号912为0，b)Out_pos_shift为0，c)信号910为0，或者d)Out_pos为0。N_leg1的输出在下面两个条件任何一个满足时被设置为1：a)信号910为1且Out_pos的补码为1，或者b)信号912为1且Out_pos_shift的补码为1。N_leg1的输出在Out_pos_shift变为1时被复位为0。P_leg2的输出在信号913为1且Out_neg_shift为1时被设置为1。P_leg2的输出在下列四个条件任何一个满足时被复位为0：a)信号913为0，b)Out_neg_shift为0，c)信号911为0，或者d)Out_neg为0。N_leg2的输出在下面两个条件任何一个满足时被设置为1：a)信号911为1且Out_neg的补码为1，或者b)信号913为1且Out_neg_shift的补码为1。N_leg2的输出在Out_neg_shift1为1时被复位为0。
假设，空载时间输入按照增量1/90.3168MHz给定。
图13中显示了乘法器的结构。图中所示的乘法器在速度上(在XilinxSpartan IIE-400 FPGA中，速度级别7，能在90.3168MHz的频率下工作)对FPGA进行优化。乘法器执行24比特的带符号数与16比特的带符号数的乘法运算。乘法器能在每个时钟周期接收新的输入(即其为并行乘法器)，并且该乘法运算被流水线方式处理为6个时钟周期。一个24比特的输入ain首先存储在寄存器1001中，一个16比特的输入bin存储在寄存器1002中。然后形成bin的部分乘积和ain的连续比特对，并被存储在寄存器1003到1013中，如图13所示。这些部分乘积通过将bin与bin移动一位后的值相加得到(如果需要计算与0的乘法运算，bin和移位后的bin可以被全0所代替)。bin与ain的最高有效位的乘法运算被分开执行，这是因为该部分总和需要求反并加上所有其它的部分乘积以得到正确结果。这些部分和被存储在寄存器1015中。
考虑到这些比特的位置，在接下来的步骤中，寄存器1003和1004的输出被相加(即，寄存器1004的输出在与寄存器1003的输出相加前向左移两位，这里的移位是带符号扩展的移位)。寄存器1003和1004的输出相加并被存储在寄存器1016中。寄存器1005和1006的输出的求和与寄存器1007和1008、寄存器1009和1010、寄存器1011和1012的输出求和方式相同，并且求和的值分别存储在寄存器1017、1018、1019和1020中。寄存器1013、1014和1015的输出求和被存储在寄存器1021中。下一个步骤就是要执行寄存器1016和1017的输出的相加，这里1017的输出在与1016相加前向左移4位(带符号扩展的移位)。这次加法运算的结果被存储在寄存器1022中。寄存器1018和1019的输出求和与寄存器1020和1021的输出求和相加方式相同，并且求和值分别存储在1022、1023和1024中。下一步执行寄存器1022与1023的输出加法运算，这里1023的输出在与1022的输出相加之前向左移8位(带符号扩展的移位)。该和被存储在寄存器1026中。寄存器1024的输出通过寄存器1025的传递而延迟一个时钟周期。这样做是为了在下一个时钟周期内寄存器1025的输出是正确的信号。最后，寄存器1026的输出与1025的输出相加，这里1025的输出在与寄存器1026的输出相加之前向左移16位(带符号扩展的移位)。最后的寄存器1025与1026的输出的加法运算结果就是最终结果，被存储在寄存器1027中。
上面描述的乘法器的结构可能不是最好的ASIC实现的结构，需要分别对每种平台/工艺按照面积和速度与其它的结构方式进行仔细评估。
图4是反馈控制装置具体化的方框图。给出了对于具有全桥开关模式(switch-mode)的转换装置100的一个音频通道情况下的建议控制的描述，但是这里描述的控制策略对半桥开关模式转换器同样易于应用。
功率转换器在固定的开关频率下运行。这个控制装置包括内回路控制装置80A和外回路控制装置80B。内回路控制装置80A对v1-v2执行控制，它是加载在负载两端的未过滤的(切换的)电压。外回路控制装置80B控制负载电压vload。
内回路控制装置80A强制使v1-v2的平均值等于它的参考值，v1-v2是加载在扬声器两端的未过滤的电压。v1-v2在图4的方框图中标出。v1-v2的平均参考值等于(PW_shortVDCBUS)，这里PW_short是PWM脉冲输出的命令阶段(通过德尔塔-西格马量化装置计算得到)，而VDCBUS是对应正的DC_bus电压的最新采样的值(正的输入数据具有正的DC_bus电压，负的输入数据具有负的DC_bus电压)。左通道的PW_short等于Pwshort_left，右通道的PW_short等于Pwshort_right。Pwshort_left和Pwshort_right由德尔塔-西格马量化装置计算，如图5所示。
误差(v1-v2与PW_shortVDCBUS平均值之间的差别)积分(the integral of theerror)以等于整数个切换周期的时间间隔来测量。误差积分以Vswitched_error来表示。
PW_left_out表示在第n个切换周期内输出PWM信号的期望脉冲宽度(以全24比特的精度计算)，它作为k+1个Vswitched_error最新值的线性函数来计算，其中需要额外设定一个24比特的控制值PW_left_cmd：
等式4.1：
PW _ left _ out ( n ) = PW _ left _ cmd ( n ) - ( 1 V DCBUS ) &Sigma; n - k n A ( i ) &CenterDot; V switched _ error ( i )
这里A(i)是Vswitched_error的每个先前值的加权系数。这些系数需要进行优化来达到输出波形的最低THD。等式4.1中的VDCBUS是相应的DC_bus电压的最新采样值。
Vswitched_error使用一个运算放大器90和一个可以根据命令放电的电容器92来测量。需要这样的两个运算放大器-电容器组来覆盖所有的周期，放大器-电容器组可以轮流测量Vswitched_error，这样在一个电容器复位(red/reset)时另一组可以保持测量。Vswitched_error的测量在非数字领域可以用模拟的方法进行，这是因为使用模拟域的测量方法可能达到更高的精度。
外回路控制装置80B计算作为内回路控制装置输入的PW_left_cmd的值。
在调节输出电压的简单情况下，在第n个切换周期的PW_left_cmd为：
等式4.2：
PW _ left _ cmd ( n ) = PW _ left + K 2 &CenterDot; ( 1 V DCBUS ) &Sigma; n - k n ( t CP ( i ) - V load ( i ) ) + K 1 &CenterDot; ( 1 V DCBUS )
( t CP ( n ) - V load ( n ) ) )
在等式4.2中，Vload(i)是在第i个切换周期中的负载电压的平均值，等于由第i个切换周期得到的所有Vload样本的移动平均数(moving average)。
在模/数转换装置94将输入DC_bus电压的值由模拟转换为数字后，DC_bus电压的值中正的VDC_bus和负的VDC_bus分别以VDCbus+和VDCbus-来表示。VDCbus-和VDCbus+供给交叉估计装置，该装置最终将其输出值PW_left(在两个通道的情况下再加上PW_right)就其输入DC_bus电压的改变进行调整。该过程详细的描述在上面已经给出。
一个可选的对空载时间/上升时间/下降时间进行补偿的方法涉及存储(在芯片存储器中)测量后的误差电压值Vswitched_error和相应的iin的值(iin是图4中标注的滤波器的输入电流)。Vswitched_error因为功率级的有限上升/下降时间和空载时间而产生，因此得到的一组Vswitched_error的值可用于在先调整PWM信号的脉冲宽度并防止产生误差电压。
一组四个(或更多的)期望的输出电压相对于输出电流的特性曲线(characteristics)可被存储在存储器中，并且根据实际检测到的输出电压与输出电流的比例(即，检测的扬声器阻抗，通常为下列的值：2、4、8或16欧姆)来自动选择。
本发明虽作了详细说明并图示，但是许多其它的变化和修改和其它应用对本领域的技术人员来说也是显而易见的。本发明不应该局限于这里提到的细节，而应该仅由权利要求书所限定。

Claims (54)

1.一种用于将输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号的电路，所述输出脉宽调制数字信号用于驱动需要脉宽调制输入信号的开关式音频放大器，所述电路包括：
采样率转换装置，用于在第一采样频率接收输入串行PCM数字信号，并且在高于所述第一采样频率的一第二频率将所述输入串行PCM数字信号转换为第二串行PCM数字信号；
数字滤波级装置，用于将所述第二串行PCM数字信号上采样到第三频率，并将所述第二串行PCM数字信号转换为并行数字信号；
音量控制级装置，用于接收所述并行数字信号，并根据数字音量命令控制信号产生音量调整并行数字信号；
数字交叉估计器级装置，用于计算所述音量调整并行数字信号与数字斜波信号之间的交叉点，和产生代表所述开关式音频放大器的期望脉宽调制的并行数字信号；
量化级装置，用于将代表所期望脉宽调制的所述并行数字信号量化为代表应用于所述开关式音频放大器的脉宽调制的量化并行数字信号；和
PWM发生级装置，用于将所述量化并行数字信号转换为用于驱动所述开关式音频放大器的PWM信号。
2.如权利要求1所述的电路，进一步包括反馈控制级装置，其用于接收所述开关式音频放大器的输出，并将其作为输入，所述反馈控制级装置接收来自所述交叉估计级装置的并行数字信号并将来自所述交叉估计级装置的并行数字信号调整为反馈控制的并行数字信号，以使得所述开关式音频放大器的输出为期望的程度。
3.如权利要求1所述的电路，其特征是所述采样率转换装置包括：
串并转换级装置，用于将所述输入串行PCM数字信号转换为并行化的并行数字信号；和
串行级装置，如果所述输入串行PCM数字信号的频率小于一第二频率，在所述第二较高频率处将所述并行化的并行数字信号转换回串行PCM数字信号，或者如果所述输入串行PCM数字信号处于所述第二频率，则保持所述频率不变。
4.如权利要求1所述的电路，其特征是所述数字滤波级装置包括：
第一数字低通滤波器，用于从所述第二串行PCM数字信号产生低通滤波并行数字信号；
上采样级装置，用于增加所述低通滤波并行数字信号的采样频率和提供上采样滤波并行数字信号；以及
数字内插滤波器，用于提供内插上采样滤波并行数字信号。
5.如权利要求4所述的电路，其特征是所述上采样级装置包括第一和第二上采样级装置，所述数字内插滤波器包括第一和第二内插滤波器，所述第一上采样级装置为所述第一内插滤波器装置提供信号，所述第二上采样级装置位于所述第一内插滤波器装置之后并且为所述第二内插滤波器装置提供信号。
6.如权利要求1所述的电路，其特征是所述音量控制级装置包括数字乘法器装置，用于接收来自所述数字滤波级装置的并行数字信号和接收用于产生音量调整并行数字信号的数字音量命令信号。
7.如权利要求6所述的电路，进一步包括数字式变化率限制滤波器，其接收所述数字音量命令信号，用以执行音量的渐进控制，以提供所述的音量调整并行数字信号。
8.如权利要求7所述的电路，进一步包括耦合到所述数字乘法器装置输出端的截断级装置，用于将所述音量调整并行数字信号截断为预选数目的数字位。
9.如权利要求1所述的电路，其特征是所述数字交叉估计级装置包括：
数字斜波发生器，用于产生并行的数字斜波信号；
数字减法级装置，其接收所述并行的数字斜波信号和所述音量调整并行数字信号，用以根据所述并行的数字斜波信号和所述音量调整并行数字信号之间的差异，提供数字输出差异信号；
存储器装置，用于存储所述数字输出差异信号，并将其作为存储的差异信号；以及
交叉解算装置，用于接收对当前的时钟周期的所述数字输出差异信号，和所存储的先前时钟周期的差异信号，把它们作为输入；和用于确定所述存储的和当前的差异信号之间的差异何时改变正负号，从而确定所述斜波信号和所述音量调整信号之间的交叉点。
10.如权利要求9所述的电路，其特征是所述交叉解算装置利用所述存储信号和当前差异信号之间的线性逼近，来确定所述斜波信号和所述音量调整信号之间的交叉点。
11.如权利要求1所述的电路，其特征是所述量化级装置接收代表期望脉宽调制的并行数字信号，并将其转换为应用于所述开关式音频放大器的位数减少的代表脉宽调制的量化数字信号。
12.如权利要求1所述的电路，其特征是所述PWM发生级装置包括，分别由时钟信号的正沿和负沿触发的第一和第二PWM模块，每个所述第一和第二PWM模块包括数字斜波发生器和数字比较器，所述数字比较器用于对所述斜波信号和所述量化并行数字信号进行比较，并产生两个脉宽调制信号以驱动所述开关式音频放大器的半桥的两个开关。
13.如权利要求12所述的电路，其特征是所述PWM发生级装置进一步包括空载时间发生级装置，用于在驱动所述开关式音频放大器的半桥的两个开关的两个脉宽调制信号之间确保空载时间。
14.如权利要求2所述的电路，进一步包括将所述开关式音频放大器耦合到负载的输出滤波器，并且其中所述反馈控制级装置包括：
内控制回路和外控制回路装置，所述内控制回路装置在由所述输出滤波器滤波之前控制所述开关式音频放大器的输出平均电压值，所述外控制回路装置在所述输出滤波器滤波之后控制所述开关式音频放大器的输出电压值。
15.如权利要求14所述的电路，其特征是所述内控制回路装置进一步为所述开关式音频放大器开关的空载时间和限定关断时间提供补偿。
16.如权利要求14所述的电路，其特征是所述外控制回路装置进一步对在所述输出滤器和所述开关式音频放大器的耗损提供补偿。
17.一种能够将输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号的电路，所述输出脉宽调制(PWM)数字信号用于驱动需要脉宽调制输入信号的电路，所述电路包括：
数字滤波级装置，用于将所述输入串行PCM数字信号上采样到较高频率，和将所述输入串行PCM数字信号转换为并行数字信号；
数字交叉估计级装置，用于计算所述并行数字信号与数字斜波信号之间的交叉点和产生代表所述开关电路的期望脉宽调制的并行数字信号；以及
PWM发生级装置，用于将代表所述开关电路的期望脉宽调制的所述并行数字信号转换为用于驱动所述开关电路的PWM信号。
18.如权利要求17所述的电路，进一步包括采样率转换器装置，其用于在第一采样频率接收输入串行PCM数字信号，并且在高于所述第一采样频率的第二频率将所述输入串行PCM数字信号转换为第二串行PCM数字信号，以及在所述第二频率为所述数字滤波级装置提供所述第二串行PCM数字信号。
19.如权利要求17所述的电路，进一步包括增益控制级装置，用于接收来自所述数字滤波级装置的并行数字信号，和根据数字增益命令控制信号产生增益调整并行数字信号。
20.如权利要求17所述的电路，进一步包括量化级装置，用于将代表期望脉宽调制的所述并行数字信号量化为代表要用于所述开关电路的脉宽调制的量化并行数字信号。
21.如权利要求17所述的电路，进一步包括反馈控制级装置，用于接收所述开关电路的输出，并将其作为输入，所述反馈控制级装置接收来自所述交叉估计级装置的并行数字信号，并将来自所述交叉估计级装置的并行数字信号调整到反馈控制并行数字信号，以使得所述开关电路的输出处于期望的程度。
22.如权利要求18所述的电路，其特征是所述采样率转换器包括：
串并转换级装置，用于将所述输入串行PCM数字信号转换为并行化的并行数字信号；和
串行级装置，如果所述输入串行PCM数字信号小于一第二频率，则在该较高的第二频率处将所述并行化的并行数字信号转换回串行PCM数字信号，或者如果所述输入串行PCM数字信号处于所述第二频率，则保持所述频率不变。
23.如权利要求17所述的电路，其特征是所述数字滤波级装置包括：
第一数字低通滤波器，用于从所述第二串行PCM数字信号产生低通滤波并行数字信号；
上采样级装置，用于增加所述低通滤波并行数字信号的采样频率和提供上采样滤波并行数字信号；以及
数字内插滤波器，用于提供内插上采样滤波并行数字信号。
24.如权利要求23所述的电路，其特征是所述上采样级装置包括第一和第二上采样级装置，所述数字内插滤波器包括第一和第二内插滤波器，所述第一上采样级装置为所述第一内插滤波器装置提供信号，所述第二上采样级装置位于所述第一内插滤波器装置之后，并且为所述第二内插滤波器装置提供信号。
25.如权利要求19所述的电路，其特征是所述增益控制级装置包括数字乘法器装置，接收来自所述数字滤波级装置的并行数字信号，和接收用于产生音量调整并行数字信号的数增益命令信号。
26.如权利要求25所述的电路，进一步包括数字式变化率限制滤波器，其接收所述增益命令控制信号，用以执行增益的渐进控制，以提供所述的增益调整并行数字信号。
27.如权利要求26所述的电路，进一步包括耦合到所述数字乘法器装置的输出的截断级装置，用于将所述增益调整并行数字信号截断为预选数目的数字位。
28.如权利要求19所述的电路，其特征是所述数字交叉估计级装置包括：
数字斜波发生器，用于产生并行的数字斜波信号；
数字减法级装置，其接收所述并行的数字斜波信号和所述增益调整并行数字信号，用以根据所述并行的数字斜波信号和所述增益调整并行数字信号之间的差异，提供数字输出差异信号；
存储器装置，用于存储所述数字输出差异信号，作为存储的差异信号；以及
交叉解算装置，用于接收对当前时钟周期的所述数字输出差异信号，和接收所存储的先前时钟周期的差异信号，把它们作为输入；和用于确定所述存储的和当前的差异信号之间的差异何时改变正负号，从而确定所述斜波信号和所述音量调整信号之间的交叉点。
29.如权利要求28所述的电路，其特征是所述交叉解算装置利用所述存储的和当前的差异信号之间的线性逼近，来确定所述斜波信号和所述增益调整信号之间的交叉点。
30.如权利要求20所述的电路，其特征是所述量化级装置接收代表期望脉宽调制的并行数字信号，并将其转换为要应用到所述增益电路的位数减少的代表脉宽调制的量化数字信号。
31.如权利要求17所述的电路，其特征是所述PWM发生级装置包括，分别由时钟信号的正沿和负沿触发的第一和第二PWM模块，每个所述第一和第二PWM模块包括数字斜波发生器和数字比较器，所述数字比较器用于对所述斜波信号和代表所述开关电路的期望脉宽调制的所述量化并行数字信号进行比较，并产生两个脉宽调制信号以驱动所述开关式音频放大器的半桥的两个开关。
32.如权利要求31所述的电路，其特征是所述PWM发生级装置进一步包括空载时间发生级装置，用于确保在驱动所述开关电路的半桥的两个开关的两个脉宽调制信号之间的空载时间。
33.如权利要求21所述的电路，进一步包括将所述开关电路耦合到负载的输出滤波器，并且所述反馈控制级装置包括：
内控制回路装置和外控制回路装置，所述内控制回路装置在由所述输出滤波器滤波之前控制所述开关电路的输出的平均电压值，所述外控制回路装置在所述输出滤波器滤波之后控制所述开关电路的输出的平均电压值。
34.如权利要求33所述的电路，其特征是所述内控制回路装置进一步为所述开关电路的开关的空载时间和有限的关断次数提供补偿。
35.如权利要求33所述的电路，其特征是所述外控制回路装置进一步为所述输出滤波器和所述开关电路的耗损提供补充。
36.一种输入串行脉码调制(PCM)数字信号转换为输出脉宽调制(PWM)数字信号的转换方法，所述输出脉宽调制数字信号用于驱动需要脉宽调制输入信号的开关电路，所述转换方法包括：
将所述输入串行PCM数字信号上采样到较高频率，并且将所述输入串行PCM数字信号转换为并行数字信号；
计算所述并行数字信号与数字斜波信号之间的交叉点，并且产生代表所述开关电路的期望脉宽调制的并行数字信号；以及
将代表所述开关电路的期望脉宽调制的所述并行数字信号转换为用于驱动所述开关电路的PWM信号。
37.如权利要求36所述的方法，进一步包括在第一采样频率接收输入串行PCM数字信号，并且如果所述第一采样频率小于第二频率，则在所述第二频率将所述输入串行PCM数字信号转换为第二串行PCM数字信号，以及在所述第二频率提供所述第二串行PCM数字信号，用于上采样。
38.如权利要求36所述的方法，进一步包括：接收来自所述数字滤波级装置的并行数字信号，和根据数字增益命令控制信号产生增益调整并行数字信号。
39.如权利要求36所述的方法，进一步包括：将代表期望脉宽调制的所述并行数字信号量化为代表要用于所述开关电路的脉宽调制的量化并行数字信号。
40.如权利要求36所述的方法，进一步包括：接收所述开关式电路的输出，将其作为反馈输入，并将所述并行数字信号调整为反馈控制的并行数字信号，以使得所述开关电路的输出为期望的程度。
41.如权利要求37所述的方法，进一步包括：
将所述输入串行PCM数字信号转换为并行化的并行数字信号，如果所述输入串行PCM数字信号小于一第二频率，则以该较高的第二频率将所述并行化的并行数字信号转换回串行PCM数字信号，或者如果所述输入串行PCM数字信号处于所述第二频率，则保持所述频率不变。
42.如权利要求37所述的方法，进一步包括：
从来自所述第二串行PCM数字信号中产生低通滤波并行数字信号；
对所述低通滤波并行数字信号进行上采样，和提供上采样的滤波后的并行数字信号；以及
提供内插的上采样的滤波并行数字信号。
43.如权利要求42所述的方法，其特征是所述上采样步骤包括：对所述低通滤波并行信号进行第一次上采样，和接着对上采样后的低通滤波并行信号进行插值，以及进行第二次上采样，并进行第二次的插值。
44.如权利要求38所述的方法，其特征是所述增益控制步骤包括：接收来自所述数字滤波级装置的并行数字信号，和接收用于产生音量调整并行数字信号的数增益命令信号。
45.权利要求44所述的方法，进一步包括：接收所述增益命令信号，和应用数字式变化率限制装置执行增益的渐进控制，以提供所述的增益调整并行数字信号。
46.如权利要求45所述的方法，进一步包括将所述增益调整并行数字信号截断为预选数目的数字位。
47.如权利要求38所述的方法，其特征是计算数字交叉点的步骤包括：
产生并行的数字斜波信号；
接收所述并行的数字斜波信号和所述增益调整并行数字信号，根据所述并行的数字斜波信号和所述增益调整并行数字信号之间的差异，提供数字输出差异信号；
存储所述数字输出差异信号，并将其作为存储的差异信号；以及
接收当前的时钟周期的所述数字输出差异信号和所存储的先前时钟周期的差异信号，将它们作为输入；和确定所述存储的和当前的差异信号之间的差异何时改变正负号，从而确定所述斜波信号和所述音量调整信号之间的交叉点。
48.如权利要求47所述的方法，其特征是确定所述交叉点的步骤包括：
在所述存储和当前差异信号之间使用线性逼近以确定所述斜波信号和所述增益调整信号之间的交叉点。
49.如权利要求39所述的方法，其特征是所述量化级步骤包括：
接收代表期望脉宽调制的并行数字信号，并将其转换为要应用到所述增益电路的位数减少的代表脉宽调制的量化数字信号。
50.如权利要求36所述的方法，其特征是所述转换为PWM的步骤包括，提供数字斜波信号，并对所述斜波信号和代表所述开关电路的期望脉宽调制的量化并行数字信号进行比较，并产生两个脉宽调制信号，以驱动所述开关式音频放大器的半桥的两个开关。
51.如权利要求50所述的方法，进一步包括，在驱动所述开关电路的半桥的两个开关的两个脉宽调制信号之间确保空载时间。
52.如权利要求40所述的方法，还包括将从开关电路提供给负载的输出信号进行滤波，并且进一步包括：
提供内反馈控制回路和外反馈控制回路装置；以及
在对所述输出信号滤波之前，利用所述内反馈控制回路装置控制所述开关电路的输出平均电压值，和在对所述输出信号滤波之后，利用所述外反馈控制回路装置控制所述开关电路的输出电压值。
53.如权利要求52所述的方法，进一步包括：在所述内反馈控制回路中为所述开关电路的开关的空载时间和有限的关断次数提供补偿。
54.如权利要52所述的电路，进一步包括在所述外反馈控制回路装置中为所述输出滤波器和所述开关电路中的损耗提供补偿。
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