DE60028739T2

DE60028739T2 - Digital-/analog-wandler

Info

Publication number: DE60028739T2
Application number: DE60028739T
Authority: DE
Inventors: Yukio Urawa-shi KOYANAGI
Original assignee: Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd
Priority date: 1999-12-17
Filing date: 2000-12-15
Publication date: 2007-05-24
Anticipated expiration: 2020-12-16
Also published as: CN1337094A; US20020158785A1; US6486814B2; CN1158770C; JP2001177411A; WO2001045266A1; EP1164703B1; EP1164703A4; DE60028739D1; EP1164703A1

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft einen Digital/Analog-Konverter zur Umwandlung von diskreten digitalen Daten in kontinuierliche analoge Signale. Für die folgende Beschreibung gilt die Annahme, dass ein Fall, bei dem Funktionswerte endliche Werte mit Ausnahme von Null in einer lokalen Region aufweisen und in Regionen, die sich von dieser Region unterscheiden, Null werden, als eine "lokale Unterstützung" ("local support") bezeichnet wird.
Stand der Technik
Eine neuere digitale Audiovorrichtung, z. B. ein CD-Player (Compact Disk-Player) bedient sich eines D/A (Digital/Analog)-Konverters, auf den eine Oversampling-Technik angewandt wird, um ein kontinuierliches analoges Audiosignal aus diskreten Musikdaten (digitalen Daten) zu erhalten. Ein derartiger D/A-Konverter verwendet im allgemeinen einen digitalen Filter, um eine Pseudo-Samplingfrequenz durch Interpolation von digitalen Eingabedaten zu erhöhen, und gibt glatte analoge Audiosignale aus, indem er die jeweiligen Interpolationswerte durch ein Tiefpassfilter nach Erzeugen einer Treppensignal-Wellenform leitet, wobei jeder Interpolationswert vom Sampling-Halte-Schaltkreis gehalten wird. Ein herkömmlicher D/A-Konverter dieses Typs ist in US-4 614 934 beschrieben. Er umfasst Digitaldaten-Halteelemente, die Datensignale in einen Multiplizierer eingeben, um aufeinanderfolgende multiplizierte Ausgangssignale zu erzeugen, die durch einen Addierer aufaddiert werden. Die Ausgabe des Addierers wird in ein analoges Signal umgewandelt, das sodann von einem Tiefpassfilter empfangen wird.
Ein in WO-99/38090 beschriebenes Dateninterpolationssystem stellt ein bekanntes Verfahren zum Interpolieren von Daten zu diskreten digitalen Daten dar. Bei diesem Dateninterpolationssystem kann eine Differenzierung nur einmal im gesamten Bereich durchgeführt werden und eine Samplingfunktion wird so verwendet, dass zwei Samplingpunkte jeweils vor und nach einer Interpolationsposition, d. h. insgesamt 4 Samplingpunkte, berücksichtigt werden können. Da die Samplingfunktion Werte einer lokalen Unterstützung aufweist, im Gegensatz zur Si-Funktion, die durch sin(πft)/(πft) definiert ist, wobei feine Samplingfrequenz darstellt, besteht ein Vorteil darin, dass keine Kürzungsfehler auftreten, obgleich nur 4 Stücke von digitalen Daten beim Interpolationsvorgang verwendet werden.
Im allgemeinen wird ein Oversampling durchgeführt, indem man einen digitalen Filter verwendet, bei dem die Wellenformdaten der vorerwähnten Samplingfunktion auf einen Abgreifkoeffizienten eines FIR-Filters (Filter mit begrenztem Impulsansprechverhalten) eingestellt wird.
Bei Anwendung der Oversampling-Technik zur Durchführung eines Interpolationsvorgangs für diskrete digitale Daten unter Verwendung des vorerwähnten digitalen Filters kann ein Tiefpassfilter mit einer mäßigen Dämpfungscharakteristik verwendet werden. Daher kann sich die Phasencharakteristik mit einem Tiefpassfilter einer linearen Phasencharakteristik annähern und das Sampling-Aliasing-Geräusch kann verringert werden. Diese Effekte sind bei einer höheren Oversampling-Frequenz ausgeprägter. Wenn jedoch die Samplingfrequenz höher wird, wird auch die Arbeitsweise des digitalen Filters und der Sampling-Halte-Schaltung beschleunigt. Daher ist es erforderlich, teure Bauteile, die für die rasche Arbeitsweise geeignet sind, zu verwenden, wodurch die Kosten für die erforderlichen Bauteile erhöht werden. Wenn ferner die Sampling-Frequenz hoch ist (beispielsweise mehrere MHz), wie im Fall von Bilddaten, ist es erforderlich, einen digitalen Filter oder eine Sampling-Halte-Schaltung unter Verwendung von Bauteilen zu konfigurieren, die mit mehreren 10 bis mehreren 100 MHz arbeiten, was sich nicht leicht realisieren lässt.
Ferner wird trotz Anwendung der Oversampling-Technik ein glattes analoges Signal erzeugt, indem man eine Signalwellenform in Stufenform durch einen Tiefpassfilter leitet. Daher lässt sich eine angestrebte lineare Phasencharakteristik nicht realisieren, sofern ein Tiefpassfilter verwendet wird, und die Ausgangswellenform wird verzerrt.
Zusammenfassende Darstellung der Erfindung
Erfindungsgemäß ist es gelungen, die vorerwähnten Probleme zu lösen. Ziel der Erfindung ist die Bereitstellung eines Digital-Analog-Konverters, der zur Erzielung einer Ausgangswellenform mit geringerer Verzerrung befähigt ist, ohne den Betrieb der Bauteile zu beschleunigen.
Demzufolge besteht die vorliegende Erfindung in einem Digital/Analog-Konverter gemäß der Definition in Anspruch 1.
Im erfindungsgemäßen Digital/Analog-Konverter halten eine Mehrzahl von Datenhalteeinheiten mehrere Stücke von digitalen Daten, die in vorgegebenen Zeitabständen eingegeben worden sind, und eine Mehrzahl von Multipliziereinheiten führen Multipliziervorgänge unter Verwendung von jeweiligen Multiplikatoren für die erste Hälfte und die zweite Hälfte der Datenhalteperiode an den digitalen Daten durch, die in der jeweiligen Datenhalteeinheit gehalten werden. Nachdem eine Stufenspannungs-Wellenformerzeugungseinheit eine stufenweise analoge Spannung entsprechend den digitalen Daten, die durch die Addiereinheit, die die Multiplikationsergebnisse aufaddiert, erhalten worden sind, erzeugt hat, führen eine Mehrzahl von Integriereinheiten mehrmals analoge Integrationen durch, und kontinuierliche analoge Signale, die glatt die Spannungswerte, die den sequentiell eingegebenen jeweiligen digitalen Daten entsprechen, werden erzeugt. Somit werden die Multiplikationsergebnisse, die den sequentiell eingegebenen mehreren Stücken von digitalen Daten entsprechen, aufaddiert, und anschließend wird das Additionsergebnis in eine analoge Spannung umgewandelt und integriert, wodurch man sich kontinuierlich verändernde analoge Signale erhält. Infolgedessen ist es nicht erforderlich, zur Erzielung eines endgültigen analogen Signals einen Tiefpassfilter zu verwenden, und eine Gruppenverzögerungscharakteristik wird nicht durch verschiedene Phasencharakteristiken in Abhängigkeit von den anwendbaren Signalfrequenzen beeinträchtigt. Daher lässt sich eine Ausgabewellenform mit geringerer Verzerrung erhalten. Im Vergleich zum herkömmlichen Verfahren, das beim Oversampling angewandt wird, lassen sich die Kosten für die Bauteile verringern, da es nicht erforderlich ist, den Betrieb der Bauteile zu beschleunigen und teure Bauteile zu verwenden.
Es ist erstrebenswert, dass die einzelnen Multiplikatoren, die bei den Multipliziervorgängen von der Mehrzahl der Multipliziereinheiten verwendet werden, jeweils den Werten von Sprungfunktionen entsprechen, die durch mehrfache Differenzierung von stückweisen Polynomen für eine vorgegebene Samplingfunktion, die durch die stückweisen Polynome konfiguriert ist, erhalten worden sind. Dies bedeutet, dass sich durch mehrfache Integration der vorerwähnten Sprungfunktion eine Wellenform, die einer vorgegebenen Samplingfunktion entspricht, erhalten lässt. Daher kann ein Faltungsvorgang unter Verwendung einer Samplingfunktion gleichwertig durch Erzeugen einer Sprungfunktion realisiert werden. Im Ergebnis lässt sich der Inhalt des gesamten Vorgangs vereinfachen und die Anzahl der Oversampling-Vorgänge, die zur Umwandlung von digitalen Daten in analoge Signale erforderlich sind, lässt sich in erfolgreicher Weise verringern.
Ferner ist es erstrebenswert, dass die vorerwähnte Sprungfunktion gleichermaßen auf die positiven und negativen Bereiche eingestellt wird. Somit lässt sich die Divergenz der Integrationsergebnisse der Integriereinheit verhindern.
Ferner ist es erstrebenswert, dass die vorerwähnte Samplingfunktion einen Wert der lokalen Unterstützung aufweist und innerhalb des gesamten Bereiches nur einmal differenzierbar ist. Es wird angenommen, dass ein natürliches Phänomen näherungsweise erreicht wird, wenn der gesamte Bereich nur einmal differenzierbar ist. Durch Einstellen einer geringeren Anzahl der Differenzierungsvorgänge kann die Anzahl der von der Integriereinheit durchgeführten analogen Integrationsvorgänge verringert werden, wodurch in erfolgreicher Weise die Konfiguration vereinfacht wird.
Ferner ist es erstrebenswert, dass die vorerwähnte Sprungfunktion eine Fläche von acht stückweisen Abschnitten von gleicher Breite mit einem Gewicht von –1, +3, +5, –7, –7, +5, +3 und –1 in einem vorgegebenen Bereich enthält, der fünf Stücken von digitalen Daten, die in gleichen Abständen angeordnet sind, entspricht, und dass jeweils zwei der acht Gewichtskoeffizienten als Multiplikatoren in der jeweiligen Multipliziereinheit festgelegt werden. Da einfache Gewichtskoeffizienten, die durch ganze Zahlen wiedergegeben werden, als Multiplikatoren in der jeweiligen Multipliziereinheit verwendet werden können, lässt sich der Multipliziervorgang vereinfachen.
Insbesondere ist es erstrebenswert, dass ein Multipliziervorgang, der in jeder der mehreren Multipliziereinheiten vorgenommen wird, durch Addieren von digitalen Daten zu einem Operationsergebnis der Exponentenbildung von zwei durch eine Bit-Verschiebung wiedergegeben wird. Da der Multipliziervorgang durch einen Bit-Verschiebungsvorgang und eine Additionsoperation ersetzt werden kann, lässt sich die Konfiguration vereinfachen und das Verfahren lässt sich durch Vereinfachung der Inhalte der Vorgänge beschleunigen.
Ferner ist es erstrebenswert, dass die Anzahl der analogen Integrationsvorgänge zwei beträgt und ein analoges Signal, dessen Spannungsniveau sich wie eine quadratische Funktion verändert, von der Integriereinheit ausgegeben wird. Durch Interpolation eines analogen Signals, das sich wie eine quadratische Funktion verändert, zu einem Spannungswert entsprechend diskreten digitalen Daten, lässt sich eine angestrebte Ausgangwellenform ohne Komponenten mit unnötig hoher Frequenz und dergl. erreichen.
Kurze Beschreibung der Zeichnungen
1 ist ein Diagramm zur Darstellung einer Samplingfunktion, die bei einer Interpolationsoperation im D/A-Konverter gemäß einer Ausführungsform verwendet wird.
2 ist ein Diagramm zur Darstellung der Beziehung zwischen den Samplingwerten und den Interpolationswerten.
3 ist ein Diagramm zur Darstellung einer durch einmaliges Differenzieren der Samplingfunktion, die in 1 dargestellt ist, erhaltenen Wellenform.
4 ist ein Diagramm zur Darstellung der Wellenform, die durch weitere Differenzierung der in 3 dargestellten polygonalen Linienfunktion erhalten worden ist.
5 ist ein Diagramm zur Darstellung der Konfiguration eines D/A-Konverters einer Ausführungsform.
6 ist ein Blockdiagramm zur Darstellung eines Beispiels einer praxisgerechten Konfiguration eines Integrierschaltkreises.
7A bis 7L sind Diagramme zur Darstellung der Operationszeitgebung des D/A-Konverters einer Ausführungsform.
8 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
9 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration eines Multiplizierabschnitts.
10 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
11 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
12 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
13 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
14 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
15 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
Beste Ausführungsform zur Durchführung der Erfindung
Nachstehend wird eine Ausführungsform des erfindungsgemäßen D/A-Konverters ausführlich unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. 1 zeigt eine Samplingfunktion, die bei einer Interpolationsoperation im D/A-Konverter gemäß der vorliegenden Ausführungsform verwendet wird. Die Samplingfunktion H(t) ist in WO-99/38090 beschrieben und wird durch die folgenden Ausdrücke wiedergegeben:
wobei t = 0, ±1, ±2 die Samplingposition angibt. Die in 1 dargestellte Samplingfunktion H(t) kann nur einmal im gesamten Bereich differenziert werden und stellt eine Funktion lokaler Unterstützung dar, die bei der Samplingposition t = ±2 nach 0 konvergiert. Unter Durchführung eines Überlappungsvorgangs bei Verwendung der Samplingfunktion H(t) auf der Grundlage der einzelnen Samplingwerte lässt sich der Interpolationsvorgang unter Verwendung einer Funktion durchführen, die in den Samplingwerten nur einmal differenzierbar ist.
2 zeigt die Beziehung zwischen den Samplingwerten und den Interpolationswerten. Wie in 2 dargestellt, wird angenommen, dass es sich bei den vier Samplingpositionen um t1, t2, t3 und t4 handelt und der Abstand zwischen zwei benachbarten Samplingpositionen 1 beträgt. Der Interpolationswert y, der der Interpolationsposition t0 zwischen den Samplingpositionen t2 und t3 entspricht, wird durch die folgende Gleichung erhalten.
wobei Y(t) den jeweiligen Samplingwert an der Samplingposition t darstellt. 1 + a, a, 1 – a und 2 – a geben jeweils den Abstand zwischen der Interpolationsposition t0 und jeder der Samplingpositionen t1 bis t4 wieder.
Wie vorstehend beschrieben, lässt sich durch Durchführung einer Faltungsoperation unter Berechnung des Werts der Samplingfunktion H(t), der jedem Samplingwert entspricht, theoretisch ein Interpolationswert von Samplingwerten erhalten. Jedoch handelt es sich bei der in 1 dargestellten Samplingfunktion um ein quadratisches stückweises Polynom, das im gesamten Bereich nur einmal differenzierbar ist. Unter Verwendung dieses Merkmals lässt sich der Interpolationswert in einem weiteren gleichwertigen Verfahrensschritt erhalten.
3 zeigt eine Wellenform, die durch einmaliges Differenzieren der in 1 dargestellten Samplingfunktion erhalten wird. Die in 1 dargestellte Samplingfunktion H(t) ist ein quadratisches stückweises Polynom, das im gesamten Bereich einmal differenzierbar ist. Daher lässt sich durch Durchführung der einmaligen Differenzierung eine polygonale Linienfunktion, die durch die Wellenform einer kontinuierlichen polygonalen Linie gebildet wird, gemäß Darstellung in 3 erhalten.
4 zeigt die Wellenform, die durch weitere Differenzierung der in 3 dargestellten polygonalen Linienfunktion erhalten wird. Jedoch enthält die polygonale Linienwellenform eine Mehrzahl von Eckpunkten und die Differenzierung kann nicht im gesamten Bereich vorgenommen werden. Daher wird die Differenzierung am linearen Bereich zwischen zwei benachbarten Eckpunkten vorgenommen. Durch Differenzieren der in 3 dargestellten polygonalen Linienwellenform lässt sich die Sprungfunktion, die durch die stufenweise Wellenform gebildet wird, gemäß der Darstellung in 4 erhalten.
Somit wird die vorerwähnte Samplingfunktion H(t) einmal im gesamten Bereich differenziert, wodurch man eine polygonale Linienfunktion erhält. Durch weitere Differenzierung der jeweiligen linearen Bereiche der polygonalen Linienfunktion lässt sich eine Sprungfunktion erhalten. Daher lässt sich in umgekehrter Reihenfolge durch Erzeugen der in 4 dargestellten Sprungfunktion und durch deren zweimalige Integration die in 1 erhaltene Samplingfunktion H(t) erhalten.
Bei der in 4 dargestellten Sprungfunktion sind die positiven und negativen Flächen einander gleich und die Summe der Flächen beträgt 0. Dies bedeutet, dass durch mehrmaliges Integrieren einer derartigen Sprungfunktion sich eine Samplingfunktion mit lokaler Unterstützung gemäß der Darstellung in 1 erhalten lässt, deren Differenzierbarkeit im gesamten Bereich garantiert ist.
Bei der Berechnung des Interpolationswerts bei der durch die Gleichung (2) dargestellten Faltungsoperation wird der Wert der Samplingfunktion H(t) mit jedem Samplingwert multipliziert. Wenn die Samplingfunktion H(t) durch zweimaliges Integrieren der in 4 dargestellten Sprungfunktion erhalten wird, wird der Wert der beim Integrationsvorgang erhaltenen Samplingfunktion mit jedem Samplingwert multipliziert, oder es lässt sich in gleichwertiger Weise dann, wenn eine Sprungfunktion vor dem Integrationsvorgang erzeugt wird, ein Interpolationswert erhalten, indem man eine Sprungfunktion durch Multiplikation mit jedem Samplingwert erzeugt und den Integrationsvorgang an dem Ergebnis, das bei der Faltungsoperation unter Verwendung der Sprungfunktion erhalten worden ist, zweimal durchführt. Der D/A-Konverter gemäß der vorliegenden Ausführungsform erreicht einen Interpolationswert gemäß den vorstehenden Ausführungen. Dieser Vorgang wird nachstehend ausführlich beschrieben.
5 zeigt die Konfiguration des D/A-Konverters gemäß der vorliegenden Ausführungsform. Der in 5 dargestellte D/A-Konverter ist durch vier D-Flip-Flops (D-FF) 10-1, 10-2, 10-3 und 10-4, vier Multiplizierer 12-1, 12-2, 12-3 und 12-4, drei Addierer (ADD) 14-1, 14-2 und 14-3, einen D/A-Konverter 16 und zwei Integrierschaltungen 18-1 und 18-2 konfiguriert.
Die vier seriell verbundenen D-Flip-Flops 10-1 bis 10-4 halten Daten synchron zu einem Taktsignal CLK, rufen sequentiell die in den ersten D-Flip-Flop 10-1 eingegebenen digitalen Daten ab und halten den Wert. Beispielsweise werden unter der Annahme, dass die Daten D₁, D₂, D₃, D₄, ... sequentiell in den ersten D-Flip-Flop 10-1 eingegeben werden, der dritte, der zweite bzw. der erste eingegebene Datenwert D₃, D₂ und D₁ im zweiten, dritten bzw. vierten D-Flip-Flop 10-2, 10-3 bzw. 10-4 gehalten, und zwar zu dem Zeitpunkt, an dem der vierte eingegebene Datenwert D₄ im ersten D-Flip-Flop 10-1 gehalten wird.
Jeder der vier Multiplizierer 12-1 bis 12-4 weist zwei Typen von Multiplikatoren auf und führt verschiedene Multipliziervorgänge zwischen der ersten Hälfte und der zweiten Hälfte einer jeden Periode des Taktsignals CLK durch. Beispielsweise führt der Multiplizierer 12-1 den Multipliziervorgang unter Verwendung des Multiplikators –1 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators +3 in der zweiten Hälfte durch. Der Multiplizierer 12-2 führt den Multipliziervorgang unter Verwendung des Multiplikators +5 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators –7 in der zweiten Hälfte durch. Der Multiplizierer 12-3 führt den Multipliziervorgang unter Verwendung des Multiplikators –7 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators +5 in der zweiten Hälfte durch. Der Multiplizierer 12-4 führt den Multipliziervorgang unter Verwendung des Multiplikators +3 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators –1 in der zweiten Hälfte durch.
Jeder Wert der Sprungfunktion, die in 4 dargestellt ist, lässt sich durch zweimaliges Differenzieren eines jeden stückweisen Polynoms in den vorerwähnten Ausdrücken (1) auf folgende Weise erhalten.

–1; –2 = t < –3/2

+3; –3/2 = t < –1

+5; –1 = t < –1/2

–7; –1/2 = t < 0

–7; 0 = t < 1/2

+5; 1/2 = t < 1

+3; 1 = t < 3/2

–1; 3/2 = t = 2
In dem Teil, in dem die Sampling-Position t im Bereich von –2 bis –1 liegt, betragen die Werte der Sprungfunktion –1 in der ersten Hälfte und +3 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-1. Gleichermaßen betragen in dem Teil, in dem die Sampling-Position t im Bereich von –1 bis 0 liegt, die Werte der Sprungfunktion +5 in der ersten Hälfte und –7 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-2. In dem Teil, in dem die Sampling-Position t im Bereich von 0 bis +1 liegt, betragen die Werte der Sprungfunktion –7 in der ersten Hälfte und +5 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-3. In dem Teil, in dem die Sampling-Position t im Bereich von +1 bis +2 liegt, betragen die Werte der Sprungfunktion +3 in der ersten Hälfte und –1 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-4.
Die drei Addierer 14-1 bis 14-3 werden jeweils zur Addition der Multiplikationsergebnisse der vorerwähnten vier Multiplizierer 12-1 bis 12-4 verwendet. Der Addierer 14-1 addiert die Multiplikationsergebnisse der zwei Multiplizierer 12-1 und 12-2. Der Addierer 14-2 addiert das Multiplikationsergebnis des Multiplizierers 12-3 und das Additionsergebnis des Addierers 14-1. Ferner addiert der Addierer 14-3 das Multiplikationsergebnis des Multiplizierers 12-4 und das Additionsergebnis des Addierers 14-2. Unter Einsatz dieser drei Addierer 14-1 bis 14-3 werden die Multiplikationsergebnisse der vier Multiplizierer 12-1 bis 12-4 addiert. Da Multipliziervorgänge unter Verwendung verschiedener Multiplikatoren zwischen der ersten Hälfte und der zweiten Hälfte einer jeden Periode des Taktsignals CLK in den einzelnen Multiplizierern 12-1 bis 12-4 gemäß den vorstehenden Angaben durchgeführt werden, bezieht sich der Ausgabewert des Addierers 14-3, der durch Addieren der Multiplikationsergebnisse erhalten worden ist, auch auf die digitalen Daten in Form von Stufen mit verschiedenen Werten zwischen der ersten Hälfte und der zweiten Hälfte einer jeden Periode des Taktsignals CLK.
Gemäß der vorliegenden Ausführungsform werden die vier Multiplikationsergebnisse der vier Multiplizierer 12-1 bis 12-4 durch die drei Addierer 14-1 bis 14-3 addiert, wobei aber die Anzahl der Addierer durch Verwendung eines Addierers mit drei oder mehr Eingabeanschlüssen verringert werden kann.
Der D/A-Konverter 16 erzeugt eine analoge Spannung entsprechend den durch den Addierer 14-3 ausgegebenen stufenweisen digitalen Daten. Da der D/A-Konverter 16 eine konstante analoge Spannung, die proportional zum Wert des eingegebenen digitalen Datenwerts ist, erzeugt, lässt sich eine Ausgangsspannung in Form von Stufen mit unterschiedlichen Spannungswerten zwischen der ersten Hälfte und der zweiten Hälfte des Taktsignals CLK erhalten.
Die zwei seriell verbundenen Integrierschaltungen 18-1 und 18-2 führen zwei Integrationsvorgänge an der Ausgangsspannung in Form von Stufen durch, die am Ausgangsterminal des D/A-Konverters 16 auftreten. Eine sich linear verändernde Ausgangsspannung (in der Art einer linearen Funktion) wird aus der Integrierschaltung 18-1 in der ersten Stufe erhalten und eine sich wie eine quadratische Funktion verändernde Ausgangsspannung (in der Art einer quadratischen Funktion) wird aus der Integrierschaltung 18-2 in der anschließenden Stufe erhalten. Wenn somit mehrere Stücke von digitalen Daten in vorgegebenen Abständen in den ersten D-Flip-Flop 10-1 eingegeben werden, werden kontinuierliche analoge Signale, die durch eine nur einmal differenzierbare glatte Kurve in den Spannungswerten entsprechend den jeweiligen Stücken von digitalen Daten verbunden sind, aus der Integrierschaltung 18-2 in der anschließenden Stufe erhalten.
6 zeigt ein Beispiel einer praktischen Konfiguration einer Integrierschaltung. In 6 ist ein Beispiel einer praktischen Konfiguration einer Integrierschaltung 18-1 dargestellt, jedoch kann auch die Integrierschaltung 18-2 mit der ähnlichen Konfiguration realisiert werden. Die in 6 dargestellte Integrierschaltung 18-1 stellt eine übliche analoge Integrierschaltung dar, die einen Operationsverstärker 181, einen Kondensator 182 und einen Widerstand 183 umfasst. Ein vorgegebener Integrationsvorgang wird an der an ein Terminal des Widerstands 183 angelegten Spannung durchgeführt.
Die vorerwähnten D-Flip-Flops 10-1 bis 10-4 entsprechen einer Mehrzahl von Datenhalteeinheiten, die Multiplizierer 12-1 bis 12-4 entsprechen einer Mehrzahl von Multipliziereinheiten, die Addierer 14-1 bis 14-3 entsprechen einer Addiereinheit, der D/A-Konverter 16 entspricht einer Stufenspannungs-Wellenformerzeugungseinheit und die Integrierschaltungen 18-1 und 18-2 entsprechen einer Integriereinheit.
7A bis 7L zeigen die Operationszeitgebung des D/A-Konverters dieser Ausführungsform. In Synchronisation mit dem Anstieg der einzelnen Perioden des Taktsignals CLK gemäß Darstellung in 7A werden die Daten D₁, D₂, D₃, D₄, ... sequentiell in den ersten D-Flip-Flop 10-1 eingegeben. 7B bis 7E zeigen den Inhalt der in den D-Flip-Flops 10-1 bis 10-4 gehaltenen Daten. In der nachstehenden Erläuterung wird beispielsweise die Zeitgebung von einem Takt, bei dem der vierte eingegebene Datenwert D₄ im ersten D-Flip-Flop 10-1 gehalten wird, betrachtet.
Zu dem Zeitpunkt, an dem der vierte eingegebene Datenwert D₄ im ersten D-Flip-Flop 10-1 gehalten wird, wird der dritte eingegebene Datenwert D₃ im zweiten D-Flip-Flop 10-2 gehalten, der zweite eingegebene Datenwert D₂ wird im dritten D-Flip-Flop 10-3 gehalten und der erste eingegebene Datenwert D₁ wird im vierten D-Flip-Flop 10-4 gehalten.
Der Multiplizierer 12-1 empfängt den Datenwert D₄, der im ersten D-Flip-Flop 10-1 gehalten wird, gibt in der ersten Hälfte einer Taktperiode das Multiplikationsergebnis von –D₄, das durch Multiplizieren des eingegebenen Datenwerts D₄ mit –1 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von +3D₄, das durch Multiplizieren des eingegebenen Datenwerts D₄ mit +3 erhalten worden ist, aus (7F). Gleichermaßen empfängt der Multiplizierer 12-2 den Datenwert D₃, der im zweiten D-Flip-Flop 10-2 gehalten wird, gibt in der ersten Hälfte eines Taktsignals das Multiplikationsergebnis von +5D₃, das durch Multiplizieren des eingegebenen Datenwerts D₃ mit +5 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von –7D₃, das durch Multiplizieren des eingegebenen Datenwerts D₃ mit –7 erhalten worden ist, aus (7G). Der Multiplizierer 12-3 empfängt den Datenwert D₂, der im dritten D-Flip-Flop 10-3 gehalten wird, gibt in der ersten Hälfte einer Taktperiode das Multiplikationsergebnis von –7D₂, das durch Multiplizieren des eingegebenen Datenwerts D₂ mit –7 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von +5D₂, das durch Multiplizieren des eingegebenen Datenwerts D₂ mit +5 erhalten worden ist, aus (7H). Der Multiplizierer 12-4 empfängt den Datenwert D₁, der im vierten D-Flip-Flop 10-4 gehalten wird, gibt in der ersten Hälfte einer Taktperiode das Multiplikationsergebnis von +3D₁, das durch Multiplizieren des eingegebenen Datenwerts D₁ mit +3 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von –D₁, das durch Multiplizieren des eingegebenen Datenwerts D₁ mit –1 erhalten worden ist, aus (7I).
Die drei Addierer 14-1 bis 14-3 addieren die vier Multiplikationsergebnisse, die von den vier Multiplizierern 12-1 bis 12-4 erhalten worden sind. Daher gibt in der ersten Hälfte einer Taktperiode der Addierer 14-3 das Additionsergebnis (–D₄ + 5D₃ – 7D₂ + 3D₁) aus, das durch Addieren der Multiplikationsergebnisse erhalten worden ist, die in der ersten Hälfte einer Taktperiode durch die vier Multiplizierer 12-1 bis 12-4 erhalten worden sind. In der zweiten Hälfte einer Taktperiode gibt der Addierer 14-3 das Additionsergebnis (3D₄ – 7D₃ + 5D₂ – D₁) aus, das durch Addieren der Multiplikationsergebnisse erhalten worden ist, die in der zweiten Hälfte einer Taktperiode durch die vier Multiplizierer 12-1 bis 12-4 erhalten worden sind.
Wenn somit der Addierer 14-3 squentiell ein stufenartig geformtes Additionsergebnis ausgibt, erzeugt der D/A-Konverter 16 eine analoge Spannung auf der Grundlage des Additionsergebnisses (digitaler Datenwert). Da der D/A-Konverter 16 eine konstante analoge Spannung proportional zum Wert des eingegebenen digitalen Datenwerts erzeugt, lässt sich eine Ausgabewellenform durch ein sich stufenweise veränderndes Spannungsniveau entsprechend dem eingegebenen digitalen Datenwert erhalten (7J).
Wenn der D/A-Konverter 16 eine Wellenform mit einem stufenweisen Spannungsniveau ausgibt, gibt die Integrierschaltung 18-1 an der vorhergehenden Stufe eine polygonale Linien-Wellenform durch Integration der Wellenform aus (7K). Die Integrierschaltung 18-2 integriert in der folgenden Stufe ferner die polygonale Linien-Wellenform und erzeugt eine Ausgangsspannung, die durch eine glatte Kurve, die nur einmal differenzierbar ist, in den Spannungswerten entsprechend den digitalen Datenwerten verbunden ist (7L).
Somit hält der D/A-Konverter gemäß der vorliegenden Ausführungsform die eingebenen digitalen Daten in den vier seriell verbundenen D-Flip-Flops 10-1 bis 10-4. Dementsprechend führen die vier Multiplizierer 12-1 bis 12-4 verschiedene Multipliziervorgänge zwischen der ersten Hälfte und der zweiten Hälfte einer Taktperiode als Datenhalteperiode durch. Anschließend addieren die Addierer 14-1 bis 14-3 die Multiplikationsergebnisse. Der D/A-Konverter 16 erzeugt eine analoge Spannung entsprechend dem Additionsergebnis und sodann führen die zwei Integrierschaltungen 18-1 und 18-2 zwei Integrationsvorgänge durch und erzeugen dadurch kontinuierliche analoge Signale, die die Spannungswerte entsprechend den eingegebenen Daten glatt verbinden.
Die kontinuierlichen analogen Signale lassen sich erhalten, indem man zwei Multiplikationsergebnisse mit unterschiedlichen Werten zwischen der ersten Hälfte und der zweiten Hälfte einer Taktperiode entsprechend den vier Stücken von eingegebenen digitalen Daten erhält, sie aufaddiert, eine analoge Spannung entsprechend dem Additionsergebnis erzeugt und zwei Integriervorgänge durchführt. Daher sind die herkömmliche Sampling-Halte-Schaltung oder ein Tiefpassfilter nicht erforderlich, wodurch eine Beeinträchtigung in einer linearen Phasencharakteristik verhindert wird, die Verzerrung einer lineraren Phasencharakteristik verringert wird und eine angestrebte Gruppenverzögerungscharakteristik realisiert wird.
Da ferner kein herkömmlicher Oversampling-Vorgang durchgeführt wird, ist es lediglich erforderlich, eine vorgegebene Operationsgeschwindigkeit in Abhängigkeit von den Zeitabständen der eingegebenen digitalen Daten zu gewährleisten, und da es nicht erforderlich ist, irgendeine Hochgeschwindigkeits-Signalbearbeitung durchzuführen, sind keine teuren Bauteile notwendig. Beispielsweise führt der herkömmliche D/A-Konverter den Oversampling-Vorgang durch, um 1024 Pseudofrequenzn als Sampling-Frequenz zu erhalten, wobei es notwendig ist, dass die Operationsgeschwindigkeiten der entsprechenden Teile von den Pseudofrequenzen abhängen. Auf der anderen Seite ist es für den erfindungsgemäßen D/A-Konverter lediglich erforderlich, jeden Multiplizierer oder jeden Addierer mit einer Frequenz zu betreiben, die doppelt so hoch wie die Sampling-Frequenz ist. Infolgedessen ist es möglich, die Operationsgeschwindigkeiten der entsprechenden Teile weitgehend zu verringern.
Nachstehend wird ein Beispiel für eine detaillierte Konfiguration der einzelnen Teile des D/A-Konverters gemäß der vorliegenden Ausführungsform beschrieben. Die 8 bis 11 zeigen die Konfigurationen der vier Multiplizierer 12-1 bis 12-4.
Wie in 8 gezeigt, umfasst der Multiplizierer 12-1 zwei Multiplizierer 121a und 121b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 121c.
Der eine Multiplizierer 121a führt einen Multipliziervorgang unter Verwendung des Multiplikators –1 durch und der andere Multiplizierer 121b führt einen Multipliziervorgang unter Verwendung des Multiplikators +3 durch. Der Wähler 121c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 121a und 121b, gibt ein Multiplikationsergebnis aus, das aus dem einen Multiplizierer 121a unter Verwendung des Multiplikators –1 erhalten worden ist, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt, d. h. in der ersten Hälfte einer Taktperiode, und gibt ein Multiplikationsergebnis aus, das vom anderen Multiplizierer 121b unter Verwendung des Multiplikators +3 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt, d. h. in der zweiten Hälfte einer Taktperiode.
Gleichermaßen umfasst der Multiplizierer 12-2 gemäß Darstellung in 9 zwei Multiplizierer 122a und 122b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 122c. Der eine Multiplizierer 122a führt einen Multipliziervorgang unter Verwendung des Multiplikators +5 durch und der andere Multiplizierer 122b führt einen Multipliziervorgang unter Verwendung des Multiplikators –7 durch. Der Wähler 122c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 122a und 122b, gibt ein Multiplikationsergebnis aus, das aus dem einen Multiplizierer 122a unter Verwendung des Multiplikators +5 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt (in der ersten Hälfte einer Taktperiode) und gibt ein Multiplikationsergebnis aus, das aus dem anderen Multiplizierer 122b unter Verwendung des Multiplikators –7 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt (in der zweiten Hälfte einer Taktperiode).
Wie in 10 gezeigt, umfasst der Multiplizierer 12-3 zwei Multiplizierer 123a und 123b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 123c. Der eine Multiplizierer 123a führt einen Multipliziervorgang unter Verwendung des Multiplikators –7 durch und der andere Multiplizierer 123b führt einen Multipliziervorgang unter Verwendung des Multiplikators +5 durch. Der Wähler 123c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 123a und 123b, gibt ein Multiplikationsergebnis aus, das aus einem Multiplizierer 123a unter Verwendung des Multiplikators –7 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt (in der ersten Hälfte einer Taktperiode) und gibt ein Multiplikationsergebnis aus, das aus dem anderen Multiplizierer 123b unter Verwendung des Multiplikators +5 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt (in der zweiten Hälfte einer Taktperiode).
Wie in 11 gezeigt, umfasst der Multiplizierer 12-4 zwei Multiplizierer 124a und 124b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 124c. Der eine Multiplizierer 124a führt einen Multipliziervorgang unter Verwendung des Multiplikators +3 durch und der andere Multiplizierer 124b führt einen Multipliziervorgang unter Verwendung des Multiplikators –1 durch. Der Wähler 124c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 124a und 124b, gibt ein Multiplikationsergebnis aus, das aus dem einen Multiplizierer 124a unter Verwendung des Multiplikators +3 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt (in der ersten Hälfte einer Taktperiode) und gibt ein Multiplikationsergebnis aus, das aus dem anderen Multiplizierer 124b unter Verwendung des Multiplikators –1 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt (in der zweiten Hälfte einer Taktperiode).
Somit führt jeder Multiplizierer einen Multiplikationsvorgang unter Verwendung von verschiedenen Multiplikatoren zwischen der ersten und zweiten Hälfte der Taktperiode durch.
Die vorerwähnten vier Multiplizierer 12-1 bis 12-4 verwenden die vier Multiplikatoren –1, +3, +5 und –7. Wenn der Wert 1 von jedem Multiplikatorgegenwert subtrahiert wird, ergeben sich die Werte –2, +2, +4 und –8, d. h. die Werte der Zweierpotenzen. Infolgedessen lassen sich die Multipliziervorgänge unter Verwendung dieser Werte als Multiplikatoren durch eine einfache Bit-Verschiebung realisieren. Angesichts dieser speziellen Werte als Multiplikatoren der einzelnen Multiplizierer der vorliegenden Ausführungsform lässt sich die Konfiguration der einzelnen Multiplizierer vereinfachen.
Die 12 bis 15 zeigen die Konfigurationen der vier vereinfachten Multiplizierer 12-1 bis 12-4.
Der Multiplizierer 12-1 umfasst einen Dreizustandspuffer 121d mit einem invertierenden Ausgangsterminal, einen Dreizustandspuffer 121e mit einem nicht-invertierenden Ausgangsterminal und einen Addierer (ADD) 121f mit zwei Eingangsterminals und dem Übertragsterminal C gemäß Darstellung in 12.
Wenn das Taktsignal CLK, das in den Steuerterminal eingegeben wird, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 121d den eingegebenen Datenwert um ein Bit auf ein höheres Bit und führt eine Invertierung und Ausgabe der einzelnen Bits der verschobenen Daten durch, wodurch ein Multiplikationsvorgang um einen Multiplikator von –2 ausgeführt wird. Tatsächlich lässt sich durch Gewinnung eines Komplements durch Addition von 1 nach Invertieren jedes Bits ein Multipliziervorgang unter Verwendung des Multiplikators –2 vornehmen. Der Vorgang der Addition von 1 wird durch den Addierer 121f in der nachfolgenden Stufe durchgeführt.
Wenn ferner das Taktsignal, das invertiert und in den Steuerterminal eingegeben worden ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 121e den eingegebenen Datenwert um ein Bit auf ein höheres Bit und gibt den Datenwert aus, wodurch der Multipliziervorgang mit einem Multiplikator von 2 ausgeführt wird.
Der Addierer 121f addiert den eingegebenen Datenwert (den aus dem D-Flip-Flop 10-1 ausgegebenen Datenwert) vor der Multiplikation zum Multiplikationsergebnis, das aus einem der zwei Dreizustandspuffer 121d und 121e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das in den Übertragsterminal C eingegeben worden ist, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 121d zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-1 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 121d zulässig ist, gibt der Addierer 121f eine Summe (–2D + D = –D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (–2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –2 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffer 121e zulässig ist, gibt der Addierer 121f eine Summe (+2D + D = +3D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (+2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +2 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren von –1 und +3 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-1 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht. Da insbesondere der Ausgang der beiden Dreizustandspuffer selektiv verwendet wird, können die Ausgangsterminals unter ODER-Verknüpfung verdrahtet werden, was die Konfiguration weiter vereinfacht.
Ferner umfasst der Multiplizierer 12-2 einen Dreizustandspuffer 122d mit einem nicht-invertierenden Ausgangsterminal, einen Dreizustandspuffer 122e mit einem invertierenden Ausgangsterminal und einen Addierer (ADD) 122f mit zwei Eingangsterminals und einem Übertragsterminal C gemäß Darstellung in 13.
Wenn das in den Steuerterminal eingegebene Taktsignal ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode) verschiebt der Dreizustandspuffer 122d den eingegebenen Datenwert um zwei Bits auf eine höhere Bit-Stufe und gibt den verschobenen Datenwert aus, wodurch ein Multipliziervorgang mit dem Multiplikator +4 vorgenommen wird.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), bewirkt der Dreizustandspuffer 122e eine Verschiebung und eine Ausgabe des eingegebenen Datenwerts auf eine um drei Bits höhere Bit-Stufe und gibt den Datenwert nach Invertieren eines jeden Bits des verschobenen Datenwerts aus, wodurch ein Multiplikationsvorgang um einen Multiplikator von –8 durchgeführt wird. Tatsächlich lässt sich durch Erhalten eines Komplements durch Addition von 1 nach Invertieren eines jeden Bits ein Multiplikationsvorgang unter Verwendung des Multiplikators –8 durchführen. Das Verfahren der Addition von 1 wird durch den Addierer 122f in der nachfolgenden Stufe durchgeführt.
Der Addierer 122f addiert den eingegebenen Datenwert vor der Multiplikation zum Multiplikationsergebnis, das von einem der zwei Dreizustandspuffer 122d und 122e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das invertiert und in den Übertragsterminal C eingegeben worden ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 122e zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-2 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 122d zulässig ist, gibt der Addierer 122f eine Summe (+4D + D = +5D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (+4D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +4 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffers 122e zulässig ist, gibt der Addierer 122f eine Summe (–8D + D = –7D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (–8D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –8 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren +5 und –7 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-2 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht.
Ferner umfasst der Multiplizierer 12-3 einen Dreizustandspuffer 123d mit einem invertierenden Ausgangsterminal, einen Dreizustandspuffer 123e mit einem nicht-invertierenden Ausgangsterminal und einen Addierer (ADD) 123f mit zwei Eingangsterminals und einem Übertragsterminal C gemäß Darstellung in 14.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 123d den eingegebenen Datenwert um drei Bits auf eine höhere Bit-Stufe und gibt den Datenwert nach Inversion eines jeden Bits des verschobenen Datenwerts aus, wodurch ein Multipliziervorgang mit einem Multiplikator von –8 vorgenommen wird. Tatsächlich lässt sich durch Erhalten eines Komplements durch Addition von 1 nach Invertieren eines jeden Bits ein Multiplikationsvorgang unter Verwendung des Multiplikators –8 durchführen. Das Verfahren der Addition von 1 wird durch den Addierer 123f in der nachfolgenden Stufe durchgeführt.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), bewirkt der Dreizustandspuffer 123e eine Verschiebung und eine Ausgabe des eingegebenen Datenwerts auf eine um zwei Bits höhere Bit-Stufe und gibt den verschobenen Datenwert aus, wodurch ein Multiplikationsvorgang um den Multiplikator +4 durchgeführt wird.
Der Addierer 123f addiert den eingegebenen Datenwert vor der Multiplikation zum Multiplikationsergebnis, das von einem der zwei Dreizustandspuffer 123d und 123e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das in den Übertragsterminal C eingegeben worden ist, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 123e zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-3 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 123d zulässig ist, gibt der Addierer 123f eine Summe (–8D + D = –7D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (–8D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –8 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffer 123e zulässig ist, gibt der Addierer 123f eine Summe (+4D + D = +5D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (+4D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +4 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren –7 und +5 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-3 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht.
Ferner umfasst der Multiplizierer 12-4 einen Dreizustandspuffer 124d mit einem nicht-invertierenden Ausgangsterminal, einen Dreizustandspuffer 124e mit einem invertierenden Ausgangsterminal und einen Addierer (ADD) 124f mit zwei Eingangsterminals und einem Übertragsterminal C gemäß Darstellung in 15.
Wenn das in den Steuerterminal eingegebene Taktsignal ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 124d den eingegebenen Datenwert um ein Bit auf eine höhere Bit-Stufe und gibt den verschobenen Datenwert aus, wodurch ein Multipliziervorgang mit dem Multiplikator 2 vorgenommen wird.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), bewirkt der Dreizustandspuffer 124e eine Verschiebung des eingegebenen Datenwerts auf eine um ein Bit höhere Bit-Stufe und gibt den Datenwert nach Invertieren eines jeden Bits des verschobenen Datenwerts aus, wodurch ein Multiplikationsvorgang um den Multiplikator –2 durchgeführt wird. Tatsächlich lässt sich durch Erhalten eines Komplements durch Addition von 1 nach Invertieren eines jeden Bits ein Multiplikationsvorgang unter Verwendung des Multiplikators –2 durchführen. Das Verfahren der Addition von 1 wird durch den Addierer 124f in der nachfolgenden Stufe durchgeführt.
Der Addierer 124f addiert den eingegebenen Datenwert vor der Multiplikation zum Multiplikationsergebnis, das von einem der zwei Dreizustandspuffer 124d und 124e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das invertiert und in den Übertragsterminal C eingegeben worden ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 124e zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-4 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 124d zulässig ist, gibt der Addierer 124f eine Summe (+2D + D = +3D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (+2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +2 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffers 124e zulässig ist, gibt der Addierer 124f eine Summe (–2D + D = –D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (–2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –2 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren +3 und –1 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-4 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht.
Die vorliegende Erfindung ist nicht auf die vorstehend erwähnte Ausführungsform beschränkt. Es lassen sich verschiedene Typen von Ausführungsformen innerhalb des Schutzumfangs der vorliegenden Erfindung realisieren. Beispielsweise wird gemäß der vorstehend erwähnten Ausführungsform eine Sampling-Funktion als eine Funktion von lokaler Unterstützung definiert, die innerhalb des gesamten Bereichs nur einmal differenzierbar ist, wobei aber die Anzahl der Differenzierungsvorgänge auf einen Wert von 2 oder mehr eingestellt werden kann. In diesem Fall stimmt die Anzahl der Integrierschaltungen mit der Anzahl der Differenziervorgänge überein.
Die Sampling-Funktion dieser Ausführungsform konvergiert bei t = ±2 nach Null, wie in 1 dargestellt ist, sie kann aber auch bei t = ±3 oder darüber nach Null konvergieren. Beispielsweise können für den Fall, dass die Sampling-Funktion bei t = ±3 nach Null konvergiert, sechs D-Flip-Flops und sechs Multiplizierer in dem in 5 dargestellten D/A-Konverter enthalten sein, um eine analoge Spannung, die sechs digitale Datenwerte glatt verbindet, zu erzeugen, indem man für die digitalen Daten einen Interpolationsvorgang durchführt.
Ferner besteht keine Beschränkung auf den Interpolationsvorgang unter Verwendung einer Sampling-Funktion von lokaler Unterstützung, vielmehr kann unter Verwendung einer Sampling-Funktion, die endliche Male mit einem vorgegebenen Wert im Bereich von –8 bis +8 differenzierbar ist, ein Interpolationsvorgang nur für mehrere digitale Daten, entsprechend der endlichen Sampling-Position, durchgeführt werden. Beispielsweise kann dann, wenn Samplingfunktion durch ein quadratisches stückweises Polynom definiert ist, eine vorgegebene Sprungfunktion-Wellenform erhalten werden, indem man jedes stückweise Polynom zweimal differenziert. Eine Spannung wird unter Verwendung dieser Sprungfunktion-Wellenform kombiniert und die erhaltene Spannung wird zweimal integriert, um ein analoges Signal zu erhalten, das die Spannungen, die den digitalen Daten entsprechen, glatt verbindet.
Gewerbliche Verwertbarkeit
Wie vorstehend beschrieben, werden erfindungsgemäß die Multiplikationsergebnisse, die sequentiell eingegebenen mehreren Stücken von digitalen Daten entsprechen, aufaddiert und anschließend werden die Additionsergebnisse in eine analoge Spannung umgewandelt und integriert, wodurch man sich kontinuierlich ändernde analoge Signale erhält. Infolgedessen ist es nicht erforderlich, einen Tiefpassfilter zu verwenden, um ein endgültiges analoges Signal zu erhalten. Die Gruppenverzögerungscharakteristik wird nicht durch verschiedene Phasencharakteristiken in Abhängigkeit von den anwendbaren Signalfrequenzen beeinträchtigt. Infolgedessen lässt sich eine Ausgabewellenform mit geringerer Verzerrung erhalten.
Im Vergleich zum herkömmlichen Verfahren, das beim Oversampling angewandt wird, lassen sich die Kosten für die Bauteile verringern, da es nicht erforderlich ist, die Betriebsweise der Bauteile zu beschleunigen und teuere Bauteile zu verwenden.

Claims

Digital/Analog-Konverter, umfassend: eine Mehrzahl von Datenhalteeinheiten (10-1, ... 10-4) zum Halten von mehreren Stücken von digitalen Daten (D₁, D₂, D₃, ...), die in vorgegebenen Zeitabständen eingegeben worden sind; eine Mehrzahl von Multipliziereinheiten (12-1, ... 12-4) zum Empfangen der digitalen Daten (D₁, D₂, D₃, ...), die in jeder der mehreren Datenhalteeinheiten (10-1, ... 10-4) gehalten werden und zur Durchführung eines Multipliziervorgangs mit den digitalen Daten (D₁, D₂, D₃, ...); eine Addiereinheit (14-1, ... 14-3) zur Durchführung eines Vorgangs der Addition der Multiplikationsergebnisse der Mehrzahl von Multipliziereinheiten (12-1, ... 12-4); eine Stufenspannungs-Wellenformerzeugungseinheit (16) zur Erzeugung eines stufenweisen analogen Spannungssignals entsprechend den digitalen Daten, die durch die Addiereinheit (14-1, ... 14-3) erhalten worden sind; und Mittel (18-1, 18-2) zur Bearbeitung des stufenweisen analogen Spannungssignals zur Ausgabe eines glatten analogen Spannungssignals; dadurch gekennzeichnet, dass die Multipliziereinheiten (12-1, ... 12-4) verschiedene Multiplikatoren für eine erste Hälfte und eine zweite Hälfte einer Datenhalteperiode verwenden; jeder der von den Multipliziereinheiten (12-1, ... 12-4) verwendeten Multiplikatoren jeweils den Werten der Stufenfunktionen, die durch mehrmalige Differenzierung von stückweisen Polynomen einer vorgegebenen Samplingfunktion erhalten worden sind, entsprechen und die Mittel zur Verarbeitung (18-1, 18-2) eine Integrationseinheit (18-1, 18-2) zur mehrmaligen Durchführung einer analogen Integration am stufenweisen analogen Spannungssignal umfassen, wobei die Anzahl der Integrationsvorgänge der Anzahl der Differenzierungsvorgänge entspricht.
Digital/Analog-Konverter nach Anspruch 1, wobei die Stufenfunktion eine positive Region und eine negative Region umfasst, die so eingestellt sind, dass sie eine gleiche Fläche aufweisen.
Digital/Analog-Konverter nach Anspruch 2, wobei die Samplingfunktion nur einmal über den gesamten Bereich differenzierbar ist und Werte einer lokalen Unterstützung aufweist.
Digital/Analog-Konverter nach einem der vorstehenden Ansprüche, wobei die Sprungfunktion aus 8 stückweisen Abschnitten in gleicher Breite mit einem Gewicht von –1, +3, +5, –7, –7, +5, +3 und –1 in einem vorgegebenen Bereich entsprechend 5 der digitalen Daten, die in einem gleichen Abstand angeordnet sind, besteht und jeweils 2 der 8 Gewichtskoeffizienten als die Multiplikatoren in jeder der Mehrzahl von Multipliziereinheiten (12-1, ... 12-4) festgelegt werden.
Digital/Analog-Konverter nach Anspruch 4, wobei ein Multipliziervorgang in jeder der Mehrzahl von Multipliziereinheiten (12-1, ... 12-4) ausgeführt wird, indem die digitalen Daten zu einem Operationsergebnis einer Potenzierung um 2 durch eine Bitverschiebung ausgeführt wird.
Digital/Analog-Konverter nach einem der vorstehenden Ansprüche, wobei die Anzahl der analogen Integrationsschritte 2 beträgt und ein analoges Signal, dessen Spannungsniveau sich wie eine quadratische Funktion verändert, von der Integrationseinheit (18-1, 18-2) ausgegeben wird.