DE60026361T2

DE60026361T2 - Oversampling-schaltkreis und digital/analog-konverter

Info

Publication number: DE60026361T2
Application number: DE60026361T
Authority: DE
Inventors: Yukio Urawa-shi KOYANAGI
Original assignee: Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd
Priority date: 1999-12-17
Filing date: 2000-12-15
Publication date: 2006-12-14
Anticipated expiration: 2020-12-16
Also published as: HK1043259A1; EP1187333B1; JP4397488B2; WO2001045267A1; CN1340247A; CN1160866C; DE60026361D1; HK1043259B; EP1187333A4; US6486813B1; EP1187333A1; JP2001177412A; US20020171574A1

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft einen Oversampling-Schaltkreis zur diskreten Interpolation von Eingabedaten und einen Digital-Analog-Konverter, auf den der Oversampling-Schaltkreis angewandt wird. Für die folgende Beschreibung gilt die Annahme, dass ein Fall, bei dem Funktionswerte endliche Werte mit Ausnahme von Null in einer lokalen Region aufweisen und in Regionen, die sich von dieser Region unterscheiden, Null werden, als eine "lokale Unterstützung" ("local support") bezeichnet wird.
Stand der Technik
Eine neuere digitale Audiovorrichtung, z. B. ein CD-Player (Compact Disk-Player) bedient sich eines D/A (Digital-Analog)-Konverters, auf den eine Oversampling-Technik angewandt wird, um ein kontinuierliches analoges Audiosignal aus diskreten Musikdaten (digitalen Daten) zu erhalten. Ein derartiger D/A-Konverter verwendet im allgemeinen einen digitalen Filter, um eine Pseudo-Samplingfrequenz durch Interpolation von digitalen Eingabedaten zu erhöhen, und gibt glatte analoge Audiosignale aus, indem er die jeweiligen Interpolationswerte durch ein Tiefpassfilter nach Erzeugen einer Treppensignal-Wellenform leitet, wobei jeder Interpolationswert vom Sampling-Halte-Schaltkreis gehalten wird.
Ein in WO-99/38090 beschriebenes Dateninterpolationssystem stellt ein bekanntes Verfahren zum Interpolieren von Daten zu diskreten digitalen Daten dar. Bei diesem Dateninterpolationssystem kann eine Differenzierung nur einmal im gesamten Bereich durchgeführt werden und eine Samplingfunktion wird so verwendet, dass zwei Samplingpunkte jeweils vor und nach einer Interpolationsposition, d. h. insgesamt 4 Samplingpunkte, berücksichtigt werden können. Da die Samplingfunktion Werte einer lokalen Unterstützung aufweist, im Gegensatz zur Si-Funktion, die durch sin (πft)/(πft) definiert ist, wobei f eine Samplingfrequenz darstellt, besteht ein Vorteil darin, dass keine Kürzungsfehler auftreten, obgleich nur 4 Stücke von digitalen Daten beim Interpolationsvorgang verwendet werden.
Im allgemeinen wird ein Oversampling durchgeführt, indem man einen digitalen Filter verwendet, bei dem die Wellenformdaten der vorerwähnten Samplingfunktion auf einen Abgreifkoeffizienten eines FIR-Filters (Filter mit begrenztem Impulsansprechverhalten) eingestellt wird. Ein derartiger digitaler Filter ist beispielsweise in JP-A-64-047113 beschrieben. Dieser digitale Filter führt einen Interpolationsvorgang unter Verwendung einer Samplingfunktion durch. Für diesen Zweck umfasst der digitale Filter Datenhalteeinheiten, Multiplizier- und Addiereinrichtungen.
Bei Anwendung der Oversampling-Technik zur Durchführung eines Interpolationsvorgangs für diskrete digitale Daten unter Verwendung des vorerwähnten digitalen Filters kann ein Tiefpassfilter mit einer mäßigen Dämpfungscharakteristik verwendet werden. Daher kann sich die Phasencharakteristik mit einem Tiefpassfilter einer linearen Phasencharakteristik annähern und das Sampling-Aliasing-Geräusch kann verringert werden. Diese Effekte sind bei einer höheren Oversampling-Frequenz ausgeprägter. Wenn jedoch die Samplingfrequenz höher wird, nimmt auch die Anzahl der Abgriffe des digitalen Filters zu. Infolgedessen ergibt sich das Problem eines größeren Schaltkreises. Ferner wird auch das Verhalten der Verzögerungsschaltung oder des Multiplizierers im digitalen Filter beschleunigt. Daher ist es erforderlich, teure Bauteile, die für den raschen Vorgang geeignet sind, zu verwenden, wodurch die Kosten für die erforderlichen Bauteile erhöht werden. Insbesondere wenn der Oversampling-Vorgang unter Verwendung eines digitalen Filters, wie er beispielsweise in JP-A-64-047113 beschrieben ist, durchgeführt wird, wird ein aktueller Wert einer Samplingfunktion als Abgriffkoeffizient verwendet. Somit ergibt sich eine komplizierte Konfiguration eines Multiplizierers und die Kosten für die Bauteile nehmen weiter zu.
Obgleich ferner ein Digital-Analog-Konverter konfiguriert werden kann, indem man einen Tiefpassfilter im Anschluss an den Oversampling-Schaltkreis anschließt, treten die vorerwähnten verschiedenen Probleme des herkömmlichen Oversampling-Schaltkreises auch beim Digital-Analog-Konverter, der unter Verwendung der Schaltung konfiguriert ist, auf.
Zusammenfassende Darstellung der Erfindung
Erfindungsgemäß ist es gelungen, die vorerwähnten Probleme zu lösen. Ziel der Erfindung ist die Bereitstellung eines Oversampling-Schaltkreises und eines Digital-Analog-Konverters mit einem kleineren Schaltkreis bei niedrigeren Bauteilkosten.
Im erfindungsgemäßen Oversampling-Schaltkreis halten eine Mehrzahl von Datenhalteeinheiten mehrere Stücke von digitalen Daten, die in vorgegebenen Zeitabständen eingegeben worden sind, und eine Mehrzahl von Multipliziereinheiten führen Multipliziervorgänge unter Verwendung von entsprechenden Multiplikatoren für die erste und zweite Datenhalteperiode an den digitalen Daten, die in der entsprechenden Datenhalteeinheit gehalten werden, durch. Indem die digitale Integration mehrmals an den durch die Additionseinheit durch Addition der Multiplikationsergebnisse erhaltenen digitalen Daten vorgenommen wird, werden digitale Daten, deren Werte sich stufenweise ändern, entlang einer glatten Kurve ausgegeben. Somit werden die Multiplikationsergebnisse, die der sequentiellen Eingabe von mehreren Stücken von digitalen Daten entsprechen, addiert und anschließend wird die digitale Integration am Additionsergebnis durchgeführt. Infolgedessen lassen sich Ausgabedaten erhalten, deren Werte sich glatt ändern. Wenn daher die Oversampling-Frequenz hoch ist, ist es erforderlich, nur die digitale Integration zu beschleunigen, wodurch die herkömmliche komplizierte Konfiguration vermieden wird, d. h. die Konfiguration wird vereinfacht und die Kosten für die Bauteile verringern sich.
Es ist erstrebenswert, dass die Multiplikatoren, die bei den Multipliziervorgängen von der Mehrzahl der Multipliziereinheiten verwendet werden, jeweils den Werten von Sprungfunktionen entsprechen, die durch mehrfache Differenzierung von stückweisen Polynomen für eine vorgegebene Samplingfunktion, die durch die stückweisen Polynome konfiguriert ist, erhalten worden sind. Dies bedeutet, dass sich durch mehrfache Integration der vorerwähnten Sprungfunktion eine Wellenform, die einer vorgegebenen Samplingfunktion entspricht, erhalten lässt. Daher kann ein Faltungsvorgang unter Verwendung einer Samplingfunktion gleichwertig durch Erzeugen einer Sprungfunktion realisiert werden. Im Ergebnis lässt sich der Inhalt des gesamten Vorgangs vereinfachen und die Anzahl der erforderlichen Oversampling-Vorgänge in erfolgreicher Weise verringern.
Ferner ist es erstrebenswert, dass die vorerwähnte Sprungfunktion gleichermaßen auf die positiven und negativen Bereiche eingestellt wird. Somit lässt sich die Divergenz der Integrationsergebnisse der Integriereinheit verhindern.
Ferner ist es erstrebenswert, dass die vorerwähnte Samplingfunktion einen Wert der lokalen Unterstützung aufweist und innerhalb des gesamten Bereiches nur einmal differenzierbar ist. Es wird angenommen, dass ein natürliches Phänomen näherungsweise erreicht wird, wenn der gesamte Bereich nur einmal differenzierbar ist. Durch Einstellen einer geringeren Anzahl der Differenzierungsvorgänge kann die Anzahl der von der Integriereinheit durchgeführten digitalen Integrationsvorgänge verringert werden, wodurch in erfolgreicher Weise die Konfiguration vereinfacht wird.
Ferner ist es erstrebenswert, dass die vorerwähnte Sprungfunktion eine Fläche von acht stückweisen Abschnitten von gleicher Breite mit einem Gewicht von –1, +3, +5, –7, –7, +5, +3 und –1 in einem vorgegebenen Bereich enthält, der fünf Stücken von digitalen Daten, die in gleichen Abständen angeordnet sind, entspricht, und dass jeweils zwei der acht Gewichtskoeffizienten als entsprechende Multiplikatoren der Multipliziereinheit festgelegt werden. Da einfache Gewichtskoeffizienten, die durch ganze Zahlen wiedergegeben werden, als Multiplikatoren in der jeweiligen Multipliziereinheit verwendet werden können, lässt sich der Multipliziervorgang vereinfachen.
Insbesondere ist es erstrebenswert, dass ein Multipliziervorgang, der in jeder der mehreren Multipliziereinheiten vorgenommen wird, durch Addieren von digitalen Daten zu einem Operationsergebnis der Exponentenbildung von zwei durch eine Bit-Verschiebung wiedergegeben wird. Da der Multipliziervorgang durch einen Bit-Verschiebungsvorgang und eine Additionsoperation ersetzt werden kann, lässt sich die Konfiguration vereinfachen und das Verfahren lässt sich durch Vereinfachung der Inhalte der Vorgänge beschleunigen.
Ferner ist es erstrebenswert, dass die Anzahl der digitalen Integrationsvorgänge zwei beträgt und Daten, deren Werte sich wie eine quadratische Funktion verändern, von der Integriereinheit ausgegeben werden. Für eine glatte Interpolation von mehreren Stücken von diskreten Daten ist es notwendig, zumindest eine Veränderung eines Werts wie eine quadratische Funktion vorzunehmen. Da dies nur durch Einstellen der Anzahl der Vorgänge der digitalen Integration auf zwei realisiert werden kann, lässt sich die Konfiguration der Integriereinheit vereinfachen.
Ferner handelt es sich bei der durch die Integriereinheit durchgeführten digitalen Integration um einen Vorgang der Ansammlung von Eingabedaten und es ist erstrebenswert, dass der Vorgang n-fach innerhalb einer Periode der Eingabe von digitalen Daten in die Datenhalteeinheit wiederholt wird. Somit kann der Vorgang des Sammelns von Daten durch einfaches Addieren der Eingabedaten zu den gehaltenen Daten realisiert werden. Daher lässt sich die Konfiguration der Integriereinheit vereinfachen und der Vorgang lässt sich einfach und rascher wiederholen. Im Ergebnis kann der Wert des Vielfachen n des Oversamplings auf einen großen Wert eingestellt werden, ohne die Konfiguration kompliziert zu gestalten und die Kosten der Bauteile stark zu erhöhen.
Ferner kann der Digital-Analog-Konverter konfiguriert werden, indem man lediglich eine Spannungserzeugungseinheit und eine Glättungseinheit in der Stufe nach dem vorerwähnten Oversampling-Schaltkreis bereitstellt. Demzufolge lässt sich der erfindungsgemäße Digital-Analog-Konverter mit einer vereinfachten Konfiguration und unter verringerten Kosten der Bauteile realisieren. Außerdem kann der vorerwähnte oversampling-Schaltkreis leicht auf eine hohe Oversampling-Frequenz eingestellt werden, ohne die Konfiguration komplizierter zu gestalten oder die Kosten der Bauteile stark zu erhöhen. Im Ergebnis lässt sich die Verzerrung der Ausgabe-Wellenform des Digital-Analog-Konverters, auf den der Oversampling-Schaltkreis angewandt wird, auf ein Minimum begrenzen.
Kurze Beschreibung der Zeichnungen
1 ist ein Diagramm zur Darstellung einer Samplingfunktion, die bei einer Interpolationsoperation im Oversampling-Schaltkreis gemäß einer Ausführungsform verwendet wird.
2 ist ein Diagramm zur Darstellung der Beziehung zwischen den Samplingwerten und den Interpolationswerten.
3 ist ein Diagramm zur Darstellung einer durch einmaliges Differenzieren der Samplingfunktion, die in 1 dargestellt ist, erhaltenen Wellenform.
4 ist ein Diagramm zur Darstellung der Wellenform, die durch weitere Differenzierung der in 3 dargestellten polygonalen Linienfunktion erhalten worden ist.
5 ist ein Diagramm zur Darstellung der Konfiguration eines Oversampling-Schaltkreises einer Ausführungsform.
6 ist ein Blockdiagramm zur Darstellung einer detaillierten Konfiguration eines Integrierschaltkreises, der im Oversampling-Schaltkreis, der in 5 dargestellt ist, enthalten ist.
7A bis 7L sind Diagramme zur Darstellung der Operationszeitgebung des Oversampling-Schaltkreises einer Ausführungsform.
8A und 8B sind Diagramme zur Darstellung einer detaillierten Datenausgabe aus den Integrierschaltkreisen.
9 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration eines Multiplizierabschnitts.
10 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
11 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
12 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
13 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
14 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
15 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
16 ist ein Diagramm zur Darstellung einer detaillierten Konfiguration des Multiplizierers.
17 ist ein Diagramm zur Darstellung einer Konfiguration des D/A-Konverters, auf den der Oversampling-Schaltkreis, der in 5 dargestellt ist, angewandt wird.
Beste Ausführungsform zur Durchführung der Erfindung
Nachstehend wird eine Ausführungsform des erfindungsgemäßen Oversampling-Schaltkreises ausführlich unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. 1 zeigt eine Samplingfunktion, die bei einer Interpolationsoperation im Oversampling-Schaltkreis gemäß der vorliegenden Ausführungsform verwendet wird. Die Samplingfunktion H(t) ist in WO-99/38090 beschrieben und wird durch die folgenden Ausdrücke wiedergegeben: (–t2 – 4t – 4)/4; –2 ≤ t < –3/2 (3t2 + 8t + 5)/4; –3/2 ≤ t < –1 (5t2 + 12t + 7)/4; –1 ≤ t < –1/2 (–7t2 + 4)/4; –1/2 ≤ t < 0 (–7t2 + 4)/4; 0 ≤ t < 1/2 (5t2 – 12t + 7)/4; 1/2 ≤ t < 1 (3t2 – 8t + 5)/4; 1 ≤ t < 3/2 (–t2 + 4t – 4)/4; 3/2 ≤ t ≤ 2 (1)wobei t = 0, ±1, ±2 die Samplingposition angibt. Die in 1 dargestellte Samplingfunktion H(t) kann nur einmal im gesamten Bereich differenziert werden und stellt eine Funktion lokaler Unterstützung dar, die bei der Samplingposition t = ±2 nach 0 konvergiert. Unter Durchführung eines Überlappungsvorgangs bei Verwendung der Samplingfunktion H(t) auf der Grundlage der einzelnen Samplingwerte lässt sich der Interpolationsvorgang unter Verwendung einer Funktion durchführen, die in den Samplingwerten nur einmal differenzierbar ist.
2 zeigt die Beziehung zwischen den Samplingwerten und den Interpolationswerten. Wie in 2 dargestellt, wird angenommen, dass es sich bei den vier Samplingpositionen um t1, t2, t3 und t4 handelt und der Abstand zwischen zwei benachbarten Samplingpositionen 1 beträgt. Der Interpolationswert y, der der Interpolationsposition t0 zwischen den Samplingpositionen t2 und t3 entspricht, wird durch die folgende Gleichung erhalten. y = Y(t1)·H(1 + a) + Y(t2)·H(a) + Y(t3)·H(1 – a) + Y(t4)·H(2 – a) (2)wobei Y(t) den jeweiligen Samplingwert an der Samplingposition t darstellt. 1 + a, a, 1 – a und 2 – a geben jeweils den Abstand zwischen der Interpolationsposition t0 und jeder der Samplingpositionen t1 bis t4 wieder.
Wie vorstehend beschrieben, lässt sich durch Durchführung einer Faltungsoperation unter Berechnung des Werts der Samplingfunktion H(t), der jedem Samplingwert entspricht, theoretisch ein Interpolationswert von Samplingwerten erhalten. Jedoch handelt es sich bei der in 1 dargestellten Samplingfunktion um ein quadratisches stückweises Polynom, das im gesamten Bereich nur einmal differenzierbar ist. Unter Verwendung dieses Merkmals lässt sich der Interpolationswert in einem weiteren gleichwertigen Verfahrensschritt erhalten.
3 zeigt eine Wellenform, die durch einmaliges Differenzieren der in 1 dargestellten Samplingfunktion erhalten wird. Die in 1 dargestellte Samplingfunktion H(t) ist ein quadratisches stückweises Polynom, das im gesamten Bereich einmal differenzierbar ist. Daher lässt sich durch Durchführung der einmaligen Differenzierung eine polygonale Linienfunktion, die durch die Wellenform einer kontinuierlichen polygonalen Linie gebildet wird, gemäß Darstellung in 3 erhalten.
4 zeigt die Wellenform, die durch weitere Differenzierung der in 3 dargestellten polygonalen Linienfunktion erhalten wird. Jedoch enthält die polygonale Linienwellenform eine Mehrzahl von Eckpunkten und die Differenzierung kann nicht im gesamten Bereich vorgenommen werden. Daher wird die Differenzierung am linearen Bereich zwischen zwei benachbarten Eckpunkten vorgenommen. Durch Differenzieren der in 3 dargestellten polygonalen Linienwellenform lässt sich die Sprungfunktion, die durch die stufenweise Wellenform gebildet wird, gemäß der Darstellung in 4 erhalten.
Somit wird die vorerwähnte Samplingfunktion H(t) einmal im gesamten Bereich differenziert, wodurch man eine polygonale Linienfunktion erhält. Durch weitere Differenzierung der jeweiligen linearen Bereiche der polygonalen Linienfunktion lässt sich eine Sprungfunktion erhalten. Daher lässt sich in umgekehrter Reihenfolge durch Erzeugen der in 4 dargestellten Sprungfunktion und durch deren zweimalige Integration die in 1 erhaltene Samplingfunktion H(t) erhalten.
Bei der in 4 dargestellten Sprungfunktion sind die positiven und negativen Flächen einander gleich und die Summe der Flächen beträgt 0. Dies bedeutet, dass durch mehrmaliges Integrieren einer derartigen Sprungfunktion sich eine Samplingfunktion mit lokaler Unterstützung gemäß der Darstellung in 1 erhalten lässt, deren Differenzierbarkeit im gesamten Bereich garantiert ist.
Bei der Berechnung des Interpolationswerts bei der durch die Gleichung (2) dargestellten Faltungsoperation wird der Wert der Samplingfunktion H(t) mit jedem Samplingwert multipliziert. Wenn die Samplingfunktion H(t) durch zweimaliges Integrieren der in 4 dargestellten Sprungfunktion erhalten wird, wird der Wert der beim Integrationsvorgang erhaltenen Samplingfunktion mit jedem Samplingwert multipliziert, oder es lässt sich in gleichwertiger Weise dann, wenn eine Sprungfunktion vor dem Integrationsvorgang erzeugt wird, ein Interpolationswert erhalten, indem man eine Sprungfunktion durch Multiplikation mit jedem Samplingwert erzeugt und den Integrationsvorgang an dem Ergebnis, das bei der Faltungsoperation unter Verwendung der Sprungfunktion erhalten worden ist, zweimal durchführt. Der Oversampling-Schaltkreis gemäß der vorliegenden Ausführungsform erreicht einen Interpolationswert gemäß den vorstehenden Ausführungen. Dieser Vorgang wird nachstehend ausführlich beschrieben.
5 zeigt die Konfiguration des Oversampling-Schaltkreises gemäß der vorliegenden Ausführungsform. Der in 5 dargestellte Oversampling-Schaltkreis ist durch vier D-Flip-Flops (D-FF) 10-1, 10-2, 10-3 und 10-4, vier Multiplizierer 12-1, 12-2, 12-3 und 12-4, drei Addierer (ADD) 14-1, 14-2 und 14-3 und zwei Integrierschaltungen 16-1 und 16-2 konfiguriert.
Die vier seriell verbundenen D-Flip-Flops 10-1 bis 10-4 halten Daten synchron zu einem Taktsignal CLK, rufen sequentiell die in den ersten D- Flip-Flop 10-1 eingegebenen Daten ab und halten den Wert. Beispielsweise werden unter der Annahme, dass die Daten D₁, D₂, D₃, D₄, ... sequentiell in den ersten D-Flip-Flop 10-1 eingegeben werden, der dritte, der zweite bzw. der erste eingegebene Datenwert D₃, D₂ und D₁ im zweiten, dritten bzw. vierten D-Flip-Flop 10-2, 10-3 bzw. 10-4 gehalten, und zwar zu dem Zeitpunkt, an dem der vierte eingegebene Datenwert D₄ im ersten D-Flip-Flop 10-1 gehalten wird.
Jeder der vier Multiplizierer 12-1 bis 12-4 weist zwei Typen von Multiplizierern auf und führt verschiedene Multipliziervorgänge zwischen der ersten Hälfte und der zweiten Hälfte einer jeden Periode des Taktsignals CLK durch. Beispielsweise führt der Multiplizierer 12-1 den Multipliziervorgang unter Verwendung des Multiplikators –1 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators +3 in der zweiten Hälfte durch. Der Multiplizierer 12-2 führt den Multipliziervorgang unter Verwendung des Multiplikators +5 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators –7 in der zweiten Hälfte durch. Der Multiplizierer 12-3 führt den Multipliziervorgang unter Verwendung des Multiplikators –7 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des +5 in der zweiten Hälfte durch. Der Multiplizierer 12-4 führt den Multipliziervorgang unter Verwendung des Multiplikators +3 in der ersten Hälfte einer jeden Periode des Taktsignals CLK durch und führt den Multipliziervorgang unter Verwendung des Multiplikators –1 in der zweiten Hälfte durch.
Jeder Wert der Sprungfunktion, die in 4 dargestellt ist, lässt sich durch zweimaliges Differenzieren eines jeden stückweisen Polynoms in den vorerwähnten Ausdrücken (1) auf folgende Weise erhalten.
–1; –2 ≤ t < –3/2
+3; –3/2 ≤ t < –1
+5; –1 ≤ t < –1/2
–7; –1/2 ≤ t < 0
–7; 0 ≤ t < 1/2
+5; 1/2 ≤ t < 1
+3; 1 ≤ t < 3/2
–1; 3/2 ≤ t ≤ 2
In dem Teil, in dem die Sampling-Position t im Bereich von –2 bis –1 liegt, betragen die Werte der Sprungfunktion –1 in der ersten Hälfte und +3 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-1. Gleichermaßen betragen in dem Teil, in dem die Sampling-Position t im Bereich von –1 bis 0 liegt, die Werte der Sprungfunktion +5 in der ersten Hälfte und –7 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-2. In dem Teil, in dem die Sampling-Position t im Bereich von 0 bis +1 liegt, betragen die Werte der Sprungfunktion –7 in der ersten Hälfte und +5 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-3. In dem Teil, in dem die Sampling-Position t im Bereich von +1 bis +2 liegt, betragen die Werte der Sprungfunktion +3 in der ersten Hälfte und –1 in der zweiten Hälfte. Diese Werte entsprechen den Multiplikatoren des Multiplizierers 12-4.
Die drei Addierer 14-1 bis 14-3 werden jeweils zur Addition der Multiplikationsergebnisse der vorerwähnten vier Multiplizierer 12-1 bis 12-4 verwendet. Der Addierer 14-1 addiert die Multiplikationsergebnisse der zwei Multiplizierer 12-1 und 12-2. Der Addierer 14-2 addiert das Multiplikationsergebnis des Multiplizierers 12-3 und das Additionsergebnis des Addierers 14-1. Ferner addiert der Addierer 14-3 das Multiplikationsergebnis des Multiplizierers 12-4 und das Additionsergebnis des Addierers 14-2. Unter Einsatz dieser drei Addierer 14-1 bis 14-3 werden die Multiplikationsergebnisse der vier Multiplizierer 12-1 bis 12-4 addiert. Da Multipliziervorgänge unter Verwendung verschiedener Multiplikatoren zwischen der ersten Hälfte und der zweiten Hälfte einer jeden Periode des Taktsignals CLK in den einzelnen Multiplizierern 12-1 bis 12-4 gemäß den vorstehenden Angaben durchgeführt werden, bezieht sich der Ausgabewert des Addierers 14-3, der durch Addieren der Multiplikationsergebnisse erhalten worden ist, auch auf die digitalen Daten in Form von Stufen mit verschiedenen Werten zwischen der ersten Hälfte und der zweiten Hälfte einer jeden Periode des Taktsignals CLK.
Gemäß der vorliegenden Ausführungsform werden die vier Multiplikationsergebnisse der vier Multiplizierer 12-1 bis 12-4 durch die drei Addierer 14-1 bis 14-3 addiert, wobei aber die Anzahl der Addierer durch Verwendung eines Addierers mit drei oder mehr Eingabeanschlüssen verringert werden kann.
Die beiden seriell verbundenen Integrierschaltungen 16-1 und 16-2 führen zwei Integriervorgänge an den vom Addierer 14-3 ausgegebenen Daten durch. Ein sich linear verändernder Datenwert (wie eine lineare Funktion) wird von der Integrierschaltung 16-1 in der ersten Stufe ausgegeben und eine Datenänderung entsprechend einer quadratischen Funktion wird von der Integrierschaltung 16-2 in der nachfolgenden Stufe ausgegeben.
6 zeigt die ausführliche Konfiguration der Integrierschaltungen 16-1 and 16-2. Die Integrierschaltung 16-1 in der vorhergehenden Stufe umfasst zwei D-Flip-Flops (D-FF) 161a und 161c und einen Addierer (ADD) 161b. Der Addierer 161b weist zwei Eingabeanschlüsse auf. Die Daten, die vom Addierer 14-3 ausgegeben und zeitweise im D-Flip-Flop 161a gehalten werden, werden in einen Eingabeanschluss eingegeben und die Daten, die vom Addierer 161b selbst ausgegeben und zeitweise in D-Flip-Flop 161c gehalten werden, werden in den anderen Eingabeanschluss eingegeben. Die D-Flip-Flops 161a und 161c halten jeweils die Daten synchron mit dem Taktsignal CLK2 für eine Integrieroperation. Das Taktsignal CLK2 entspricht der Oversampling-Frequenz und wird auf die Frequenz in der n-fachen Höhe der Frequenz des Taktsignals CLK, das in die D-Flip-Flops 10-1 bis 10-4 und die Multiplizierer 12-1 bis 12-4 eingegeben wird, eingestellt. Wenn daher die aus dem Addierer 14-3 ausgegebenen Daten in die Integrierschaltung 16-1 mit der vorstehenden Konfiguration eingegeben werden, wird eine digitale Integrieroperation zur Ansammlung der Eingabedaten in Synchronisation mit dem Taktsignal CLK2 durchgeführt.
Die Integrierschaltung 16-2 in der nachfolgenden Stufe weist grundlegend die gleiche Konfiguration wie die vorerwähnte Integrierschaltung 16-1 in der vorhergehenden Stufe auf und umfasst zwei D-Flip-Flops (D-FF) 162a und 162c und einen Addierer (ADD) 162b. Wenn Daten, die aus der Integrierschaltung 16-1 in der vorhergehenden Stufe ausgegeben werden, in die Integrierschaltung 16-2 mit der vorerwähnten Konfiguration eingegeben werden, wird eine digitale Integrieroperation zur Ansammlung der Eingabedaten in Synchronisation mit dem Taktsignal CLK2 durchgeführt.
Wenn daher mehrere Stücke von digitalen Daten in den D-Flip-Flop 10-1 in der ersten Stufe in vorgegebenen, Abständen eingegeben werden, werden mehrere Stücke von digitalen Daten für die Interpolation von digitalen Daten aus der Integrierschaltung 16-2 in der nachfolgenden Stufe erhalten.
Die vorerwähnten D-Flip-Flops 10-1 bis 10-4 entsprechen einer Mehrzahl von Datenhalteeinheiten, die Multiplizierer 12-1 bis 12-4 entsprechen einer Mehrzahl von Multipliziereinheiten, die Addierer 14-1 bis 14-3 entsprechen einer Addiereinheit und die Integrierschaltungen 16-1 und 16-2 entsprechen einer Integriereinheit.
7A bis 7L zeigen die Operationszeitgebung des Oversampling-Schaltkreises dieser Ausführungsform. In Synchronisation mit dem Anstieg der einzelnen Perioden des Taktsignals CLK gemäß Darstellung in 7A werden die Daten D₁, D₂, D₃, D₄, ... sequentiell in den ersten D-Flip-Flop 10-1 eingegeben. 7B bis 7E zeigen den Inhalt der in den D-Flip-Flops 10-1 bis 10-4 gehaltenen Daten. In der nachstehenden Erläuterung wird beispielsweise die Zeitgebung von einem Takt, bei dem der vierte eingegebene Datenwert D₄ im ersten D-Flip-Flop 10-1 gehalten wird, betrachtet.
Zu dem Zeitpunkt, an dem der vierte eingegebene Datenwert D₄ im ersten D-Flip-Flop 10-1 gehalten wird, wird der dritte eingegebene Datenwert D₃ im zweiten D-Flip-Flop 10-2 gehalten, der zweite eingegebene Datenwert D₂ wird im dritten D-Flip-Flop 10-3 gehalten und der erste eingegebene Datenwert D₁ wird im vierten D-Flip-Flop 10-4 gehalten.
Der Multiplizierer 12-1 empfängt den Datenwert D₄, der im ersten D-Flip-Flop 10-1 gehalten wird, gibt in der ersten Hälfte einer Taktperiode das Multiplikationsergebnis von –D₄, das durch Multiplizieren des eingegebenen Datenwerts D₄ mit –1 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von +3D₄, das durch Multiplizieren des eingegebenen Datenwerts D₄ mit +3 erhalten worden ist, aus (7F). Gleichermaßen empfängt der Multiplizierer 12-2 den Datenwert D₃, der im zweiten D-Flip-Flop 10-2 gehalten wird, gibt in der ersten Hälfte eines Taktsignals das Multiplikationsergebnis von +5D₃, das durch Multiplizieren des eingegebenen Datenwerts D₃ mit +5 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von –7D₃, das durch Multiplizieren des eingegebenen Datenwerts D₃ mit –7 erhalten worden ist, aus (7G). Der Multiplizierer 12-3 empfängt den Datenwert D₂, der im dritten D-Flip-Flop 10-3 gehalten wird, gibt in der ersten Hälfte einer Taktperiode das Multiplikationsergebnis von –7D₂, das durch Multiplizieren des eingegebenen Datenwerts D₂ mit –7 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von +5D₂, das durch Multiplizieren des eingegebenen Datenwerts D2 mit +5 erhalten worden ist, aus (7H). Der Multiplizierer 12-4 empfängt den Datenwert D1, der im vierten D-Flip-Flop 10-4 gehalten wird, gibt in der ersten Hälfte einer Taktperiode das Multiplikationsergebnis von +3D₁, das durch Multiplizieren des eingegebenen Datenwerts D₁ mit +3 erhalten worden ist, aus und gibt in der zweiten Hälfte das Multiplikationsergebnis von –D₁, das durch Multiplizieren des eingegebenen Datenwerts D₁ mit –1 erhalten worden ist, aus (7I).
Die drei Addierer 14-1 bis 14-3 addieren die vier Multiplikationsergebnisse, die von den vier Multiplizierern 12-1 bis 12-4 erhalten worden sind. Daher gibt in der ersten Hälfte einer Taktperiode der Addierer 14-3 das Additionsergebnis (–D₄ + 5D₃ – 7D₂ + 3D₁) aus, das durch Addieren der Multiplikationsergebnisse erhalten worden ist, die in der ersten Hälfte einer Taktperiode durch die vier Multiplizierer 12-1 bis 12-4 erhalten worden sind. In der zweiten Hälfte einer Taktperiode gibt der Addierer 14-3 das Additionsergebnis (3D₄ – 7D₃ + 5D₂ – D₁) aus, das durch Addieren der Multiplikationsergebnisse erhalten worden ist, die in der zweiten Hälfte einer Taktperiode durch die vier Multiplizierer 12-1 bis 12-4 erhalten worden sind.
Wenn somit die Additionsergebnisse sequentiell in Form von Stufen aus dem Addierer 14-3 ausgegeben werden (7J), gibt die Integrierschaltung 16-1 in der vorhergehenden Stufe mehrere Stücke von Daten aus, deren Werte sich in Form der polygonalen Linie durch Integration der Wellenform verändern (7K). Die Integrierschaltung 16-2 integriert in der folgenden Stufe ferner die Daten, deren Werte sich in Form der polygonalen Linie verändern und gibt mehrere Stücke von Daten aus, deren Werte sich entlang einer glatten Kurve verändern, die nur einmal zwischen den digitalen Daten D₂ und D₃ differenzierbar ist (7L).
8A und 8B zeigen die Einzelheiten der Daten, die von den zwei Integrierschaltungen 16-1 und 16-2 ausgegeben werden. Beispielsweise wird die Frequenz des Taktsignals CLK2 für eine Integrationsoperation, die in die einzelnen Integrierschaltungen 16-1 und 16-2 eingegeben wird, auf die 20-fache Höhe der Sampling-Frequenz (Frequenz des Taktsignals CLK) der eingegebenen Daten eingestellt. Wie in 8A dargestellt, weisen die mehreren Stücke von Daten, die von der Integrierschaltung 16-1 in der vorhergehenden Stufe ausgegeben werden, Werte auf, die sich wie eine lineare Funktion verändern. Wie in 8B dargestellt, weisen die mehreren Stücke von Daten, die von der Integrierschaltung 16-2 in der nachfolgenden Stufe ausgegeben werden, Werte auf, die sich wie eine quadratische Funktion rändern.
In jeder der Integrierschaltungen 16-1 und 16-2, deren Konfigurationen in 6 dargestellt sind, wird ein digitaler Integriervorgang durch einfaches Akkumulieren von eingegebenen Daten durchgeführt. Da daher der Wert der daraus ausgegebenen Daten je nach dem Faktor des Oversamplings größer wird, ist es erforderlich, eine Teilungsschaltung an der Ausgabestufe von jeder der Integrierschaltungen 16-1 und 16-2 vorzusehen, um für eine Übereinstimmung der Eingabe-Ausgabe-Daten zu sorgen. Da beispielsweise in dem in 8 dargestellten Beispiel der Wert der ausgegebenen Daten das 20-fache der eingegebenen Daten beträgt, wird eine Teilungsschaltung mit einem Divisor von 20 am Ende jeweils der Integrierschaltungen 16-1 und 16-2 vorgesehen. Wenn jedoch der Faktor des Oversamplings auf einen Wert der Zweierpotenz (z. B. 2, 4, 8, 16, ...) eingestellt wird, kann ein Teilungsvorgang an den Ausgangsdaten durch Bit-Verschiebung der Ausgangsdaten von jeder der Integrierschaltungen 16-1 und 16-2 auf niedrigere Bits durchgeführt werden, wodurch die vorerwähnte Teilungsschaltung weggelassen wird. wenn beispielsweise der Faktor des Oversamplings auf 16 eingestellt wird, können die Ausgabedaten von jeder der Integrierschaltungen 16-1 und 16-2 um 5 Bits auf niedrigere Bits verschoben werden. Somit kann die Verdrahtung am Ausgabeterminal jeder Schaltung vorher um 5 Bits verschoben werden.
Somit hält der Oversampling-Schaltkreis gemäß der vorliegenden Ausführungsform sequentiell die eingegebenen digitalen Daten in den vier seriell verbundenen D-Flip-Flops 10-1 bis 10-4, wobei die vier Multiplikatoren 12-1 bis 12-4 in entsprechender Weise verschiedene Multipliziervorgänge zwischen der ersten Hälfte und der zweiten Hälfte einer Taktperiode als Datenhalteperiode durchführen. Anschließend addieren die Addierer 14-1 bis 14-3 die Multiplikationsergebnisse. Sodann kann durch 2-faches Ausführen eines digitalen Integrationsvorgangs durch die beiden Integrierschaltungen 16-1 und 16-2 an der Datenausgabe aus dem Addierer 14-3 ein Oversampling-Vorgang durchgeführt werden, um in unechter Weise eine Sampling-Frequenz auf das n-fache der Frequenz der einzelnen Stücke der eingegebenen digitalen Daten zu erhöhen.
Somit legt der Oversampling-Schaltkreis gemäß der vorliegenden Ausführungsform den Vervielfältigungsfaktor der Sampling-Frequenz der Eingabedaten fest. Dies hängt nur von der Frequenz des Taktsignals CLK2 ab, das in die beiden Integrierschaltungen 16-1 und 16-2 eingegeben wird. Dies bedeutet, dass der Faktor des Oversamplings auf einen hohen Wert eingestellt werden kann, indem man lediglich die beiden Integrierschaltungen 16-1 und 16-2 unter Verwendung von Hochgeschwindigkeitsbauteilen konfiguriert. Somit ist im Gegensatz zum herkömmlichen Verfahren zur Durchführung des Oversampling-Vorgangs unter Verwendung eines digitalen Filters der gesamte Schaltkreis nicht groß, obgleich die Frequenz des Oversamplings höher festgelegt wird, wodurch sich eine Erhöhung der Kosten der Bauteile auf ein Minimum beschränken lässt. Ferner lässt sich der Inhalt der Vorgänge vereinfachen, indem man die ganzzahligen Multiplikatoren von vier Multiplizierern 12-1 bis 12-4 verwendet, wodurch die Konfiguration dieser Multiplizierer vereinfacht wird und die Kosten der Bauteile verringert werden.
Wenn ferner beispielsweise ein Oversampling-Vorgang durchgeführt wird, um eine Pseudofrequenz vom n-fachen der Sampling-Frequenz (beispielsweise 1024-fach) zu erhalten, war es beim herkömmlichen Verfahren erforderlich, dass die Operationsgeschwindigkeit der Bauteile ebenso hoch wie die Pseudofrequenz war. Dagegen ist es beim Oversampling-Schaltkreis der vorliegenden Ausführungsform mit Ausnahme der beiden Integrierschaltungen notwendig, die einzelnen Multiplizierer und die einzelnen Addierer bei der 2-fachen Frequenz der Sampling-Frequenz zu betreiben, was die Operationsgeschwindigkeit der einzelnen Bauteile erheblich verringert.
Nachstehend wird ein Beispiel für eine detaillierte Konfiguration der einzelnen Teile des Oversampling-Schaltkreises gemäß der vorliegenden Ausführungsform beschrieben. Die 9 bis 12 zeigen die Konfigurationen der vier Multiplizierer 12-1 bis 12-4.
Wie in 9 gezeigt, umfasst der Multiplizierer 12-1 zwei Multiplizierer 121a und 121b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 121c. Der eine Multiplizierer 121a führt einen Multipliziervorgang unter Verwendung des Multiplikators –1 durch und der andere Multiplizierer 121b führt einen Multipliziervorgang unter Verwendung des +3 durch. Der Wähler 121c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 121a und 121b, gibt ein Multiplikationsergebnis aus, das aus dem einen Multiplizierer 121a unter Verwendung des Multiplikators –1 erhalten worden ist, wenn das in den Steuerterminal eingegebene Taktsignal CLK ein hohes Niveau zeigt, d. h. in der ersten Hälfte einer Taktperiode, und gibt ein Multiplikationsergebnis aus, das vom anderen Multiplizierer 121b unter Verwendung des Multiplikators +3 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt, d. h. in der zweiten Hälfte einer Taktperiode.
Gleichermaßen umfasst der Multiplizierer 12-2 gemäß Darstellung in 10 zwei Multiplizierer 122a und 122b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 122c. Der eine Multiplizierer 122a führt einen Multipliziervorgang unter Verwendung des Multiplikators +5 durch und der andere Multiplizierer 122b führt einen Multipliziervorgang unter Verwendung des Multiplikators –7 durch. Der Wähler 122c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 122a und 122b, gibt ein Multiplikationsergebnis aus, das aus dem einen Multiplizierer 122a unter Verwendung des Multiplikators +5 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt (in der ersten Hälfte einer Taktperiode) und gibt ein Multiplikationsergebnis aus, das aus dem anderen Multiplizierer 122b unter Verwendung des Multiplikators –7 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt (in der zweiten Hälfte einer Taktperiode).
Wie in 11 gezeigt, umfasst der Multiplizierer 12-3 zwei Multiplizierer 123a und 123b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 123c. Der eine Multiplizierer 123a führt einen Multipliziervorgang unter Verwendung des Multiplikators –7 durch und der andere Multiplizierer 123b führt einen Multipliziervorgang unter Verwendung des Multiplikators +5 durch. Der Wähler 123c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 123a und 123b, gibt ein Multiplikationsergebnis aus, das aus einem Multiplizierer 123a unter Verwendung des Multiplikators –7 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt (in der ersten Hälfte einer Taktperiode) und gibt ein Multiplikationsergebnis aus, das aus dem anderen Multiplizierer 123b unter Verwendung des Multiplikators +5 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt (in der zweiten Hälfte einer Taktperiode).
Wie in 12 gezeigt, umfasst der Multiplizierer 12-4 zwei Multiplizierer 124a und 124b, in denen Multiplikatorwerte fixiert sind, und einen Wähler 124c. Der eine Multiplizierer 124a führt einen Multipliziervorgang unter Verwendung des Multiplikators +3 durch und der andere Multiplizierer 124b führt einen Multipliziervorgang unter Verwendung des Multiplikators –1 durch. Der Wähler 124c empfängt die Multiplikationsergebnisse der beiden Multiplizierer 124a und 124b, gibt ein Multiplikationsergebnis aus, das aus dem einen Multiplizierer 124a unter Verwendung des Multiplikators +3 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein hohes Niveau zeigt (in der ersten Hälfte einer Taktperiode) und gibt ein Multiplikationsergebnis aus, das aus dem anderen Multiplizierer 124b unter Verwendung des Multiplikators –1 erhalten wird, wenn das in den Steuerterminal S eingegebene Taktsignal CLK ein niederes Niveau zeigt (in der zweiten Hälfte einer Taktperiode).
Somit führt jeder Multiplizierer einen Multiplikationsvorgang unter Verwendung von verschiedenen Multiplikatoren zwischen der ersten und zweiten Hälfte der Taktperiode durch.
Die vorerwähnten vier Multiplizierer 12-1 bis 12-4 verwenden die vier Multiplikatoren –1, +3, +5 und –7. Wenn der Wert 1 von jedem Multiplikatorgegenwert subtrahiert wird, ergeben sich die Werte –2, +2, +4 und –8, d. h. die Werte der Zweierpotenzen. Infolgedessen lassen sich die Multipliziervorgänge unter Verwendung dieser Werte als Multiplikatoren durch eine einfache Bit-Verschiebung realisieren. Angesichts dieser speziellen Werte als Multiplikatoren der einzelnen Multiplizierer der vorliegenden Ausführungsform lässt sich die Konfiguration der einzelnen Multiplizierer vereinfachen.
Die 13 bis 16 zeigen die Konfigurationen der vier vereinfachten Multiplizierer 12-1 bis 12-4.
Der Multiplizierer 12-1 umfasst einen Dreizustandspuffer 121d mit einem invertierenden Ausgangsterminal, einen Dreizustandspuffer 121e mit einem nicht-invertierenden Ausgangsterminal und einen Addierer (ADD) 121f mit zwei Eingangsterminals und dem Übertragsterminal C gemäß Darstellung in 13.
Wenn das Taktsignal CLK, das in den Steuerterminal eingegeben wird, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 121d den eingegebenen Datenwert um ein Bit auf ein höheres Bit und führt eine Invertierung und Ausgabe der einzelnen Bits der verschobenen Daten durch, wodurch ein Multiplikationsvorgang um einen Multiplikator von –2 ausgeführt wird. Tatsächlich lässt sich durch Gewinnung eines Komplements durch Addition von 1 nach Invertieren jedes Bits ein Multipliziervorgang unter Verwendung des Multiplikators –2 vornehmen. Der Vorgang der Addition von 1 wird durch den Addierer 121f in der nachfolgenden Stufe durchgeführt.
Wenn ferner das Taktsignal, das invertiert und in den Steuerterminal eingegeben worden ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 121e den eingegebenen Datenwert um ein Bit auf ein höheres Bit und gibt den Datenwert aus, wodurch der Multipliziervorgang mit einem Multiplikator von 2 ausgeführt wird.
Der Addierer 121f addiert den eingegebenen Datenwert (den aus dem D-Flip-Flop 10-1 ausgegebenen Datenwert) vor der Multiplikation zum Multiplikationsergebnis, das aus einem der zwei Dreizustandspuffer 121d und 121e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das in den Übertragsterminal C eingegeben worden ist, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 121d zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-1 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 121d zulässig ist, gibt der Addierer 121f eine Summe (–2D + D = –D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (–2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –2 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffer 121e zulässig ist, gibt der Addierer 121f eine Summe (+2D + D = +3D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (+2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +2 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren von –1 und +3 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-1 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht. Da insbesondere der Ausgang der beiden Dreizustandspuffer selektiv verwendet wird, können die Ausgangsterminals unter ODER-Verknüpfung verdrahtet werden, was die Konfiguration weiter vereinfacht.
Ferner umfasst der Multiplizierer 12-2 einen Dreizustandspuffer 122d mit einem nicht-invertierenden Ausgangsterminal, einen Dreizustandspuffer 122e mit einem invertierenden Ausgangsterminal und einen Addierer (ADD) 122f mit zwei Eingangsterminals und einem Übertragsterminal C gemäß Darstellung in 14.
Wenn das in den Steuerterminal eingegebene Taktsignal ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode) verschiebt der Dreizustandspuffer 122d den eingegebenen Datenwert um zwei Bits auf eine höhere Bit-Stufe und gibt den verschobenen Datenwert aus, wodurch ein Multipliziervorgang mit dem Multiplikator +4 vorgenommen wird.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), bewirkt der Dreizustandspuffer 122e eine Verschiebung und eine Ausgabe des eingegebenen Datenwerts auf eine um drei Bits höhere Bit-Stufe und gibt den Datenwert nach Invertieren eines jeden Bits des verschobenen Datenwerts aus, wodurch ein Multiplikationsvorgang um einen Multiplikator von –8 durchgeführt wird. Tatsächlich lässt sich durch Erhalten eines Komplements durch Addition von 1 nach Invertieren eines jeden Bits ein Multiplikationsvorgang unter Verwendung des Multiplikators –8 durchführen. Das Verfahren der Addition von 1 wird durch den Addierer 122f in der nachfolgenden Stufe durchgeführt.
Der Addierer 122f addiert den eingegebenen Datenwert vor der Multiplikation zum Multiplikationsergebnis, das von einem der zwei Dreizustandspuffer 122d und 122e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das invertiert und in den Übertragsterminal C eingegeben worden ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 122e zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-2 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 122d zulässig ist, gibt der Addierer 122f eine Summe (+4D + D = +5D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (+4D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +4 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffer 122e zulässig ist, gibt der Addierer 122f eine Summe (–8D + D = –7D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (–8D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –8 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren +5 und –7 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-2 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht.
Ferner umfasst der Multiplizierer 12-3 einen Dreizustandspuffer 123d mit einem nicht-invertierenden Ausgangsterminal, einen Dreizustandspuffer 123e mit einem nicht-invertierenden Ausgangsterminal und einen Addierer (ADD) 123f mit zwei Eingangsterminals und einem Übertragsterminal C gemäß Darstellung in 15.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 123d den eingegebenen Datenwert um drei Bits auf eine höhere Bit-Stufe und gibt den Datenwert nach Inversion eines jeden Bits des verschobenen Datenwerts aus, wodurch ein Multipliziervorgang mit einem Multiplikator von –8 vorgenommen wird. Tatsächlich lässt sich durch Erhalten eines Komplements durch Addition von 1 nach Invertieren eines jeden Bits ein Multiplikationsvorgang unter Verwendung des Multiplikators –8 durchführen. Das Verfahren der Addition von 1 wird durch den Addierer 123f in der nachfolgenden Stufe durchgeführt.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), bewirkt der Dreizustandspuffer 123e eine Verschiebung und eine Ausgabe des eingegebenen Datenwerts auf eine um zwei Bits höhere Bit-Stufe und gibt den verschobenen Datenwert aus, wodurch ein Multiplikationsvorgang um den Multiplikator +4 durchgeführt wird.
Der Addierer 123f addiert den eingegebenen Datenwert vor der Multiplikation zum Multiplikationsergebnis, das von einem der zwei Dreizustandspuffer 123d und 123e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das invertiert und in den Übertragsterminal C eingegeben worden ist, ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode). Wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 123e zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-3 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 123d zulässig ist, gibt der Addierer 123f eine Summe (–8D + D = –7D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (–8D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –8 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffer 123e zulässig ist, gibt der Addierer 123f eine Summe (+4D + D = +5D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (+4D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +4 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren –7 und +5 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-3 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht.
Ferner umfasst der Multiplizierer 12-4 einen Dreizustandspuffer 124d mit einem nicht-invertierenden Ausgangsterminal, einen Dreizustandspuffer 124e mit einem invertierenden Ausgangsterminal und einen Addierer (ADD) 124f mit zwei Eingangsterminals und einem Übertragsterminal C gemäß Darstellung in 16.
Wenn das in den Steuerterminal eingegebene Taktsignal ein hohes Niveau anzeigt (in der ersten Hälfte einer Taktperiode), verschiebt der Dreizustandspuffer 124d den eingegebenen Datenwert um ein Bit auf eine höhere Bit-Stufe und gibt den verschobenen Datenwert aus, wodurch ein Multipliziervorgang mit den Multiplikator 2 vorgenommen wird.
Wenn das Taktsignal CLK, das invertiert und in den Steuerterminal eingegeben ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode), bewirkt der Dreizustandspuffer 124e eine Verschiebung und eine Ausgabe des eingegebenen Datenwerts auf eine um ein Bit höhere Bit-Stufe und gibt den Datenwert nach Invertieren eines jeden Bits des verschobenen Datenwerts aus, wodurch ein Multiplikationsvorgang um den Multiplikator –2 durchgeführt wird. Tatsächlich lässt sich durch Erhalten eines Komplements durch Addition von 1 nach Invertieren eines jeden Bits ein Multiplikationsvorgang unter Verwendung des Multiplikators –2 durchführen. Das Verfahren der Addition von 1 wird durch den Addierer 124f in der nachfolgenden Stufe durchgeführt.
Der Addierer 124 addiert den eingegebenen Datenwert vor der Multiplikation zum Multiplikationsergebnis, das von einem der zwei Dreizustandspuffer 124d und 124e ausgegeben worden ist, und addiert ferner den Wert 1 entsprechend dem Übertrag, wenn das Taktsignal CLK, das invertiert und in den Übertragsterminal C eingegeben worden ist, ein niederes Niveau anzeigt (in der zweiten Hälfte einer Taktperiode). wie vorstehend beschrieben, wird die Addition von 1 entsprechend dem Übertrag durchgeführt, um ein Komplement unter Verwendung des Dreizustandspuffers 124e zu erhalten.
Da in der ersten Hälfte einer Taktperiode im Multiplizierer 12-4 mit der vorerwähnten Konfiguration nur der Betrieb des Dreizustandspuffers 124d zulässig ist, gibt der Addierer 124f eine Summe (+2D + D = +3D) aus, die durch Addition des eingegebenen Datenwerts D zum Multiplikationsergebnis (+2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit +2 ergeben hat, erhalten worden ist. Da in der zweiten Hälfte einer Taktperiode nur der Betrieb des anderen Dreizustandspuffers 124e zulässig ist, gibt der Addierer 124f eine Summe (–2D + D = –D) aus, die durch Addieren des eingegebenen Datenwerts D zum Multiplikationsergebnis (–2D), das sich durch Multiplizieren des eingegebenen Datenwerts D mit –2 ergeben hat, erhalten worden ist.
Somit lässt sich durch Durchführung der Multipliziervorgänge unter Verwendung der Multiplikatoren +3 und –1 unter Kombination des Multipliziervorgangs der Potenzierung mit 2 durch eine Bit-Verschiebung mit dem Addiervorgang der Multiplizierer 12-4 nur durch Dreizustandspuffer und einen Addierer konfigurieren, was die Konfiguration vereinfacht.
Ein D/A-Konverter kann mit einer geringeren Anzahl an Bauteilen konfiguriert werden, indem man ein Tiefpassfilter und dergl. in der nachfolgenden Stufe des vorerwähnten Oversampling-Schaltkreises hinzufügt. 17 zeigt die Konfiguration des D/A-Konverters. Der D/A-Konverter weist die Konfiguration auf, die durch Hinzufügen eines D/A-Konverters 18 und eines Tiefpassfilters (LPF) 20 in der nachfolgenden Stufe des Oversampling-Schaltkreises gemäß Darstellung in 5 erhalten worden ist.
Der D/A-Konverter 18 erzeugt eine analoge Spannung entsprechend dem stufenweisen digitalen Datenwert, der durch die Integrierschaltung 16-2 in der nachfolgenden Stufe ausgegeben wird. Der D/A-Konverter 18 erzeugt eine konstante analoge Spannung, die proportional zum Wert des eingegebenen digitalen Datenwerts ist und der Spannungswert am Ausgangsterminal des D/A-Konverters 18 verändert sich ebenfalls stufenweise. Der Tiefpassfilter 20 glättet die Ausgangsspannung des D/A-Konverters 18 und gibt ein sich glatt veränderndes analoges Signal aus.
Da sich der in 17 dargestellte D/A-Konverter des in 5 dargestellten Oversampling-Schaltkreises bedient, kann die Konfiguration vereinfacht werden und die Kosten der Bauteile lassen sich verringern. Obgleich eine ausgegebene Wellenform mit geringerer Verzerrung erhalten wird und die Oversampling-Frequenz hoch eingestellt ist, ist die Konfiguration nicht kompliziert. Infolgedessen lässt sie sich unter verringerten Kosten realisieren.
Die vorliegende Erfindung ist nicht auf die vorstehend erwähnte Ausführungsform beschränkt. Es lassen sich verschiedene Typen von Ausführungsformen innerhalb des Schutzumfangs der vorliegenden Erfindung realisieren. Beispielsweise wird gemäß der vorstehend erwähnten Ausführungsform eine Sampling-Funktion als eine Funktion von lokaler Unterstützung definiert, die innerhalb des gesamten Bereichs nur einmal differenzierbar ist, wobei aber die Anzahl der Differenzierungsvorgänge auf einen Wert von 2 oder mehr eingestellt werden kann. In diesem Fall stimmt die Anzahl der Integrierschaltungen mit der Anzahl der Differenziervorgänge überein.
Die Sampling-Funktion dieser Ausführungsform konvergiert bei t = ±2 nach Null, wie in 1 dargestellt ist, sie kann aber auch bei t = ±3 oder darüber nach Null konvergieren. Beispielsweise können für den Fall, dass die Sampling-Funktion bei t = ±3 nach Null konvergiert, sechs D-Flip-Flops und sechs Multiplizierer in dem in 5 dargestellten Oversampling-Schaltkreis enthalten sein, um die sechs digitalen Datenwerte zu interpolieren.
Ferner besteht keine Beschränkung auf den Interpolationsvorgang unter Verwendung einer Sampling-Funktion von lokaler Unterstützung, vielmehr kann unter Verwendung einer Sampling-Funktion, die endliche Male mit einem vorgegebenen Wert im Bereich von –∞ bis +∞ differenzierbar ist, ein Interpolationsvorgang nur für mehrere digitale Daten, entsprechend der endlichen Sampling-Position, durchgeführt werden. Beispielsweise kann unter der Annahme, dass die vorerwähnte Samplingfunktion durch ein quadratisches stückweises Polynom definiert ist, eine vorgegebene Sprungfunktion-Wellenform erhalten werden, indem man jedes stückweise Polynom zweimal differenziert, wodurch ein Multiplizierer unter Verwendung der einzelnen Multiplikatoren, die der Stufenfunktion-Wellenform entsprechen, betrieben wird.
Gewerbliche Verwertbarkeit
Wie vorstehend beschrieben, lassen sich erfindungsgemäß ausgegebene Daten mit glatt sich verändernden Werten erhalten, indem man Multiplikationsergebnisse für mehrere Stücke von sequenziell eingegebenen digitalen Daten addiert und das Additionsergebnis digital integriert. Wenn daher eine Oversampling-Frequenz hoch ist, ist es lediglich erforderlich, die digitale Integration zu beschleunigen, wodurch die herkömmliche komplizierte Konfiguration vermieden wird, d. h. die Konfiguration wird vereinfacht und die Kosten für die Bauteile werden verringert.

Claims

Oversampling-Schaltkreis, umfassend: eine Mehrzahl von Datenhalteeinheiten (10-1 ... 10-4) zum Halten von jedem von mehreren Stücken von digitalen Daten, die in vorgegebenen Abständen eingegeben werden; eine Mehrzahl von Multipliziereinheiten (12-1 ... 12-4) zum Empfangen der digitalen Daten, die von jeder der Mehrzahl der Datenhalteeinheiten (10-1 ... 10-4) gehalten werden; und eine Addiereinheit (14-1 ... 14-3) zur Durchführung eines Vorgangs der Addition von Multiplikationsergebnissen der Mehrzahl von Multipliziereinheiten (12-1 ... 12-4); dadurch gekennzeichnet, dass der Oversampling-Schaltkreis eine Integrationseinheit (16-1, 16-2) zur mehrfachen Durchführung eines digitalen Integrationsvorgangs an Ausgangsdaten aus den Addiereinheiten (14-1 ... 14-3) umfasst und dass die Multipliziereinheiten (12-1 ... 12-4) einen Multipliziervorgang unter Verwendung verschiedener Multiplizierer zwischen einer ersten Hälfte und einer zweiten Hälfte einer Datenhalteperiode durchführen.
Oversampling-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass jeder der Multiplizierer, die bei den Multipliziervorgängen durch die Mehrzahl von Multipliziereinheiten (12-1 ... 12-4) verwendet werden, jedem der Werte von Sprungfunktionen entspricht, die durch mehrfaches Differenzieren von stückweisen Polynomen für eine vorgegebene Samplingfunktion, die durch die stückweisen Polynome konfiguriert ist, erhalten werden.
Oversampling-Schaltkreis nach Anspruch 2, wobei die Sprungfunktion einen positiven Bereich und einen negativen Bereich umfasst, die so eingestellt sind, dass sie eine gleiche Fläche aufweisen.
Oversampling-Schaltkreis nach Anspruch 3, wobei die Samplingfunktion nur einmal über den gesamten Bereich differenzierbar ist und Werte von lokaler Unterstützung aufweist.
Oversampling-Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, dass die Sprungfunktion aus achtstückweisen Abschnitten von gleicher Breite mit einem Gewicht von –1, +3, +5, –7, –7, +5, +3 und –1 in einem vorgegebenen Bereich, der den genannten fünf digitalen Datenwerten, die in einem gleichen Abstand angeordnet sind, entspricht, besteht und dass jeweils zwei der acht Gewichtskoeffizienten als Multiplizierer din jeder der Multipliziereinheiten festgelegt werden.
Oversampling-Schaltkreis nach Anspruch 5, dadurch gekennzeichnet, dass ein in jeder der mehreren Multipliziereinheiten (12-1 ... 12-4) durchgeführter Multipliziervorgang realisiert wird, indem man die digitalen Daten zu einem Operationsergebnis einer Potenzierung um zwei durch eine Bit-Verschiebung addiert.
Oversampling-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die digitale Integrationen zweimal durchgeführt wird, und dass Daten, deren Wert sich wie eine Funktion zweiter Ordnung verändert, aus der Integrationseinheit ausgegeben werden.
Oversampling-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die digitale Integration, die durch die Integrationseinheit (16-1, 16-2) durchgeführt wird, ein Operationsvorgang der Sammlung von Eingabedaten ist und n-mal ein Oversampling-Vorgang durch n-fach wiederholte Durchführung des Operationsvorgangs in einer Periode der Eingabe der digitalen Daten in die Datenhalteeinheit durchgeführt wird.
Digital-Analog-Konverter, umfassend in einer Stufe im Anschluss an den Oversampling-Schaltkreis nach Anspruch 1: eine Spannungserzeugungseinheit (18) zur Erzeugung einer analogen Spannung, entsprechend einem Wert von Daten, die durch die Integrationseinheit 1 (16-1, 16-2) ausgegeben werden; und eine Glättungseinheit (20) zum Glätten der analogen Spannung, die durch die Spannungserzeugungseinheit (18) erzeugt wird.