WO2001045267A1

WO2001045267A1 - Circuit de surechantillonnage et convertisseur numerique-analogique

Info

Publication number: WO2001045267A1
Application number: PCT/JP2000/008900
Authority: WO
Inventors: Yukio Koyanagi
Original assignee: Sakai, Yasue
Priority date: 1999-12-17
Filing date: 2000-12-15
Publication date: 2001-06-21
Also published as: DE60026361T2; JP2001177412A; US20020171574A1; EP1187333A1; HK1043259A1; DE60026361D1; HK1043259B; CN1340247A; EP1187333A4; JP4397488B2; EP1187333B1; CN1160866C; US6486813B1

Description

明細書ォ—バーサンプリング処理回路およびデジタル—アナ口グ変換器

技術分野

本発明は、離散的に入力されるデ一夕の間を補間処理するォ一バーサンプリング処理回路およびこれを用いたデジタル—アナログ変換器に関する。なお、本明細書においては、関数の値が局所的な領域で 0以外の有限の値を有し、それ以外の領域で 0となる場合を「有限台」と称して説明を行うものとする。背景技術

最近のデジタルオーディオ装置、例えば C D (コンパクトディスク）プレーヤ等においては、離散的な音楽データ（デジタルデータ）から連続的なアナログの音声信号を得るためにオーバーサンプリング技術を適用した D / A (デジタル一アナログ）変換器が用いられている。このような D /A変換器は、入力されるデジ夕ルデータの間を補間して擬似的にサンプリング周波数を上げるために一般にはデジタルフィル夕が用いられており、各補間値をサンプルホールド回路によつて保持して階段状の信号波形を生成した後にこれを口一パスフィルタに通すことによって滑らかなアナログの音声信号を出力している。

ところで、離散的なデジタルデータの間を補間する方法としては、 W 0 9 9 /

3 8 0 9 0に開示されたデータ補間方式が知られている。このデータ補間方式では、全域で 1回だけ微分可能であって、補間位置を挟んで前後 2個ずつ、合計 4 個の標本点のみを考慮すればよい標本化関数が用いられている。この標本化関数は、標本化周波数を f としたときに s i n ( TT f t ) / ( ττ f t ) で定義される s i n e関数と異なり、有限台の値を有しているため、 4個という少ないデジ夕ルデータを用いて補間演算を行っても打ち切り誤差が生じないという利点がある c 一般には、上述した標本化関数の波形データを F I R (finite impulse respo nse ) フィルタのタップ係数に設定したデジタルフィルタを用いることにより、オーバ—サンプリングを行っている。ところで、上述したデジタルフィル夕によって離散的なデジタルデータ間の補間演算を行うオーバーサンプリング技術を用いると、減衰特性がなだらかな口一パスフィルタを用いることができるため、ローパスフィルタによる位相特性を直線位相特性に近づけることができるとともに標本化折返し雑音を低減することが可能になる。このような効果はオーバーサンプリングの周波数を上げれば上げるほど顕著になるが、サンプリング周波数を上げるとそれだけデジタルフィルタのタップ数が多くなるため、回路規模が大きくなるという問題があった。また、デジ夕ルフィル夕を構成する遅延回路や乗算器の処理速度も高速化されるため、高速化に適した高価な部品を使用する必要があり、部品コス卜の上昇を招くという問題があった。特に、デジタルフィルタを用いてオーバーサンプリング処理を行う場合には、標本化関数の具体的な値を夕ップ係数として用いることになるため、乗算器の構成が複雑になり、さらに部品コス卜の上昇を招くことになる。

また、一般にはオーバ一サンプリング処理回路の後段にローパスフィルタを接続することにより、デジタル一アナログ変換器を構成することができるが、上述した従来のオーバ一サンプリング処理回路で生じていた各種の問題は、これを用いて構成したデジタル—アナログ変換器についても同様に生じていた。発明の開示

本発明は、このような課題を解決するために創作されたものであり、その目的は、回路規模を小さくすることができ、部品コストを低減することができるォ一バ一サンプリング処理回路およびデジタル—アナ口グ変換器を提供することにある。

本発明のオーバ一サンプリング処理回路は、所定間隔で入力される複数のデジ夕ルデ一夕のそれぞれを複数のデータ保持手段によって保持し、それぞれに保持されたデジタルデータに対して、デ一夕保持期間の前半と後半とで別々の乗数を用いた乗算処理を複数の乗算手段によって行う。そして、各乗算結果を加算手段によって足し合わせて得られるデジタルデータに対して複数回のデジタル積分を行うことにより、滑らかな曲線に沿って階段状に値が変化するデジタルデータを出力する。このように、順に入力される複数のデジタルデータのそれぞれに対応する各乗算結果を加算し、その後この加算結果をデジタル積分することにより、値が滑らかに変化する出力データが得られるため、オーバーサンプリングの周波数を高くする場合にデジタル積分の演算速度を速くするだけでよく、従来のように構成の複雑化を招くことがなく、構成の簡略化と部品コストの低減が可能になる。

また、上述した複数の乗算手段による乗算処理に用いられる各乗数は、区分多項式によって構成された所定の標本化関数について、これらの区分多項式のそれぞれを複数回微分することにより得られる階段関数の各値に対応していることが望ましい。すなわち、反対にこのような階段関数を複数回積分することにより、所定の標本化関数に対応した波形を得ることができるため、標本化関数による畳み込み演算を、階段関数を合成することによって等価的に実現することが可能になる。したがって、処理内容を単純化することができ、オーバーサンプリング処理に必要な処理量の低減が可能になる。

また、上述した階段関数は、正領域と負領域の面積が等しく設定されていることが望ましい。これにより、積分処理手段による積分結果が発散することを防止することができる。

また、上述した標本化関数は、全域が 1回だけ微分可能であって有限台の値を有することが望ましい。全域が 1回だけ微分可能であれば充分に自然現象を近似できると考えられ、しかも微分回数を少なく設定することにより、積分処理手段によりデジタル積分を行う回数を少なくすることができるため、構成の簡略化が可能になる。

また、上述した階段関数は、等間隔に配置された 5つのデジタルデータに対応した所定範囲において、 — 1、 + 3、 + 5、 — 7、一 7、 + 5、 + 3、 _ 1の重み付けがなされた同じ幅の 8つの区分領域からなっており、この 8つの重み付け係数の 2つずつを複数の乗算手段のそれそれにおける乗数として設定することが望ましい。単純な重み付け係数を各乗算手段の乗数として用いることができるため、乗算処理の簡略化が可能になる。

特に、複数の乗算手段のそれそれにおいて行われる乗算処理は、ビットシフトによる 2のべき乗倍の演算結果にデジタルデータ自身を加算することによって実現することが望ましい。乗算処理をビットシフト処理と加算処理に置き換えることができるため、処理内容を簡素化することによる構成の簡略化、処理の高速化が可能になる。

また、デジタル積分が行われる回数は 2回であり、積分処理手段から二次関数的に値が変化するデータを出力することが望ましい。複数の離散的なデータの間を滑らかに補間するためには、少なくとも二次関数的に値を変化させる必要があるが、これはデジタル積分の回数を 2回に設定するだけで実現することができるため、積分処理手段の構成を簡略化することができる。

また、積分処理手段によって行われるデジタル積分は、入力データを累積する演算処理であり、この演算処理をデ一夕保持手段にデジタルデータが入力される 1周期内で n回繰り返し行うことが望ましい。このようにデータを累積する動作は、保持データに対して入力データを加算するだけで実現することができるため、積分処理手段の構成の簡略化が可能であり、しかもこの演算処理の繰り返し速度を高速化することは容易であるため、構成の複雑化、部品コストの上昇をほとんど伴わずに、オーバーサンプリングの倍数 nの値を大きく設定することができる c また、上述したオーバーサンプリング処理回路の後段に、電圧発生手段と平滑手段を備えるだけでデジタル一アナログ変換器を構成することができる。したがつて、本発明のデジ夕ルーアナログ変換器は、構成の簡略化と部品コストの低減が可能となる。また、上述したオーバーサンプリング処理回路は、構成の複雑化、部品コストの上昇をほとんど伴わずに容易にオーバ一サンプリング周波数を高く設定することができることから、これを用いたデジタル一アナログ変換器の出力波形の歪みを低減することができる。図面の簡単な説明

図 1は、本実施形態のオーバ一サンプリング処理回路における補間演算に用いられる標本化関数の説明図、

図 2は、標本値とその間の補間値との関係を示す図、

図 3は、図 1に示した標本化関数を 1回微分した波形を示す図、

図 4は、図 3に示した折れ線関数をさらに微分した波形を示す図、図 5は、本実施形態のオーバ一サンプリング処理回路の構成を示す図、図 6は、図 5に示したオーバ一サンプリング処理回路に含まれる積分回路の詳細な構成を示す図、

図 7は、本実施形態のオーバーサンプリング処理回路の動作タイミングを示す図、

図 8は、積分回路から出力されるデータの詳細を示す図、

図 9は、乗算器の詳細な構成を示す図、

図 10は、乗算器の詳細な構成を示す図、

図 1 1は、乗算器の詳細な構成を示す図、

図 12は、乗算器の詳細な構成を示す図、

図 13は、乗算器の詳細な構成を示す図、

図 14は、乗算器の詳細な構成を示す図、

図 15は、乗算器の詳細な構成を示す図、

図 16は、乗算器の詳細な構成を示す図、

図 17は、図 5に示したオーバ一サンプリング処理回路を用いた D/A変換器の構成を示す図である。発明を実施するための最良の形態

以下、本発明を適用した一実施形態のオーバーサンプリング処理回路について、図面を参照しながち詳細に説明する。図 1は、本実施形態のオーバ一サンプリング処理回路における補間演算に用いられる標本化関数の説明図である。この標本化関数 H ( t ) は、 WO 99/38090に開示されたものであり、以下の式で表される。

(一 t ² - 4 t - 4) /4 -2≤t<-3/2

(3 t ² + 8 t + 5 ) /4 -3/2≤t<- l

( 5 t ² + 12 t + 7 ) /4 - 1≤ t <- 1 /2

(-7 t ² +4) /4 - 1 /2≤ t < 0

(一 7 t ² + 4) /4 0≤ t < 1 /2

(5 t² - 12 t + 7) /4 1 /2≤ t < 1 (3 t² - 8 t + 5) ハ； 1≤t <3/2

(— t² +4 t— 4) /4 ； 3/2≤t≤2 - ( 1 ) ここで、 t = 0、 ± 1、 ± 2が標本位置を示している。図 1に示される標本化関数 H (t ) は、全域において 1回だけ微分可能であって、しかも標本位置 t=± 2において 0に収束する有限台の関数であり、この標本化関数 H ( t ) を用いて各標本値に基づく重ね合わせを行うことにより、標本値の間を 1回だけ微分可能な関数を用いて補間することができる。

図 2は、標本値とその間の補間値との関係を示す図である。図 2に示すように、 4つの標本位置を t l、 t 2、 t 3、 t 4とし、それそれの間隔を 1とする。標本位置 t 2と t 3の間の補間位置 t 0に対応する補間値 yは、

y = Y (t l) · H ( 1 + a) + Y ( t 2 ) · H (a)

+ Y (t 3) · H ( 1 -a) +Y (t 4) · H (2 -a) - (2) となる。ここで、 Y (t) は標本位置 tにおける各標本値を示している。また、 l+a、 a、 1— a、 2— aのそれぞれは、補間位置 t 0と各標本位置 t 1〜 t 4間での距離である。

ところで、上述したように、原理的には各標本値に対応させて標本化関数 H (t) の値を計算して畳み込み演算を行うことにより、各標本値の間の補間値を求めることができるが、図 1に示した標本化関数は全域で 1回だけ微分可能な二次の区分多項式であり、この特徴を利用して、等価的な他の処理手順によって補間値を求めることができる。

図 3は、図 1に示した標本化関数を 1回微分した波形を示す図である。図 1に示した標本化関数 H (t ) は、全域で 1回微分可能な二次の区分多項式であるため、これを 1回微分することにより、図 3に示すような連続的な折れ線状の波形からなる折れ線関数を得ることができる。

また、図 4は図 3に示した折れ線関数をさらに微分した波形を示す図である。但し、折れ線波形には複数の角点が含まれており、全域で微分することはできないため、隣接する 2つの角点に挟まれた直線部分について微分を行うものとする。図 3に示す折れ線波形を微分することにより、図 4に示すような階段状の波形からなる階段関数を得ることができる。このように、上述した標本化関数 H (t) は、全域を 1回微分して折れ線関数が得られ、この折れ線関数の各直線部分をさらに微分することにより階段関数が得られる。したがって、反対に図 4に示した階段関数を発生させ、これを 2回積分することにより、図 1に示した標本化関数 H ( t ) を得ることができる。

なお、図 4に示した階段関数は正領域と負領域とが等しい面積を有しており、これらを合計した値が 0となる特徴を有している。換言すれば、このような特徴を有する階段関数を複数回積分することにより、図 1に示したような全域における微分可能性が保証された有限台の標本化関数を得ることができる。

ところで、（2) 式に示した畳み込み演算による補間値の算出では、標本化関数 H (t) の値に各標本値を乗算したが、図 4に示した階段関数を 2回積分して標本化関数 H (t) を求める場合には、この積分処理によって得られた標本化関数の値に各標本値を乗算する場合の他に、等価的には、積分処理前の階段関数を発生させる際に、各標本値が乗算された階段関数を発生させ、この階段関数を用いて畳み込み演算を行った結果に対して 2回の積分処理を行って補間値を求めることができる。本実施形態のオーバーサンプリング処理回路は、このようにして補間値を求めており、次にその詳細を説明する。

図 5は、本実施形態のオーバーサンプリング処理回路の構成を示す図である。同図に示すオーバーサンプリング処理回路は、 4つの D型フリップフロップ（D -F F) 1 0 - 1, 1 0 - 2, 1 0 - 3, 1 0-4, 4つの乗算器 1 2— 1、 1 2— 2、 1 2 - 3, 1 2 -4, 3つの加算器（ADD) 14— 1、 14— 2、 1 4一 3、 2つの積分回路 1 6— 1、 1 6— 2を含んで構成されている。

縦続接続された 4段の D型フリップフロップ 1 0— 1〜 1 0— 4は、クロック信号 C LKに同期したデータの保持動作を行っており、初段の D型フリップフ口ップ 1 0— 1に入力されるデジタルデータを順番に取り込んでその値を保持する < 例えば、データ、 D₂ 、 D₃ 、 D₄ 、 …が順番に初段の D型フリップフロップ 1 0— 1に入力された場合を考えると、初段の D型フリップフロップ 10— 1 に 4番目の入力データ D₄ が保持されるタイミングで、 2段目、 3段目、 4段目の D型フリップフロップ 1 0— 2、 1 0— 3、 1 0— 4のそれぞれには、 3番目- 2番目、 1番目の入力データ D₃ 、 D₂ 、 Di がそれぞれ保持される。また、 4つの乗算器 1 2—；！〜 1 2— 4のそれぞれは、 2種類の乗数を有しており、クロック信号 C LKの各周期の前半と後半で別々の乗算処理を行う。例えば、乗算器 12— 1は、クロック信号 CLKの各周期の前半部分において乗数「― 1」の乗算処理を行い、後半部分において乗数「+ 3」の乗算処理を行う。乗算器 1 2— 2は、クロック信号 CLKの各周期の前半部分において乗数「十 5」の乗算処理を行い、後半部分において乗数「― 7」の乗算処理を行う。乗算器 12— 3は、クロック信号 CLKの各周期の前半部分において乗数「― 7」の乗算処理を行い、後半部分において乗数「+ 5」の乗算処理を行う。乗算器 12 —4は、クロック信号 CLKの各周期の前半部分において乗数「+ 3」の乗算処理を行い、後半部分において乗数「― 1」の乗算処理を行う。

ところで、図 4に示した階段関数の各値は、上述した（ 1 ) 式の各区分多項式を 2回微分することにより得ることができ、以下のようになる。

一 1 ； - 2≤t <- 3/2

+3 ； -3/2≤t <- l

+ 5 ； - 1≤ t <- 1/2

一 7 ； - 1 /2≤ t < 0

- 7 ； 0≤ t < 1/2

+ 5 ； 1 /2≤ t < 1

+ 3 ； 1≤ t < 3/2

一 1 ； 3/2≤ t≤ 2

標本位置 tが— 2から— 1までの区間に着目すると、階段関数の値は、前半部分が「一 1」、後半部分が「+ 3」であり、これらの値が乗算器 1 2— 1の乗数に対応している。同様に、標本位置 tが一 1から 0までの区間に着目すると、階段関数の値は、前半部分が「+ 5」、後半部分が「一 7」であり、これらの値が乗算器 1 2— 2の乗数に対応している。標本位置 tが 0から + 1までの区間に着目すると、階段関数の値は、前半部分が「― 7」、後半部分が「+ 5」であり、これらの値が乗算器 1 2— 3の乗数に対応している。標本位置 tが + 1から + 2 までの区間に着目すると、階段関数の値は、前半部分が「+3」、後半部分が「一 1」であり、これらの値が乗算器 1 2― 4の乗数に対応している。 3つの加算器 1 4— 1〜 1 4— 3のそれそれは、上述した 4つの乗算器 1 2― 1〜 1 2— 4の各乗算結果を足し合わせるためのものである。加算器 1 4— 1は、 2つの乗算器 1 2— 1と 1 2— 2の各乗算結果を加算する。また、加算器 1 4一 2は、乗算器 1 2— 3の乗算結果と加算器 1 4一 1の加算結果とを加算する。さらに、加算器 1 4— 3は、乗算器 1 2— 4の乗算結果と加算器 1 4— 2の加算結果とを加算する。これら 3つの加算器 1 4一：！〜 1 4一 3を用いることにより、 4つの乗算器 1 2—：！〜 1 2— 4の各乗算結果が足し合わされるが、上述したように各乗算器 1 2—：！〜 1 2— 4ではクロック信号 C L Kの各周期の前半部分と後半部分とで異なる乗数を用いた乗算処理が行われるため、これらの乗算結果が足し合わされた加算器 1 4— 3の出力値も、クロック信号 C L Kの各周期の前半部分と後半部分とで異なる値を有する階段状のデジタルデ一夕となる。

なお、本実施形態では 3つの加算器 1 4—；!〜 1 4— 3を用いて 4つの乗算器 1 2—；！〜 1 2— 4による 4つの乗算結果を加算しているが、入力端子数が 3以上の加算器を用いることにより、加算器の使用個数を減らすようにしてもよい。縦続接続された 2つの積分回路 1 6— 1、 1 6— 2は、加算器 1 4— 3から出力されるデータに対して 2回の積分演算を行う。前段の積分回路 1 6— 1からは直線状（一次関数的）に変化するデータが出力され、後段の積分回路 1 6— 2からは二次関数的に変化するデ一夕が出力される。

図 6は、積分回路 1 6— 1、 1 6— 2の詳細な構成を示す図である。前段の積分回路 1 6— 1は、 2つの D型フリップフロップ（D— F F ) 1 6 1 a , 1 6 1 cと加算器（A D D ) 1 6 1 bを含んで構成されている。加算器 1 6 1 bは、 2 つの入力端子を有しており、一方の入力端子には加算器 1 4— 3から出力されて一旦 D型フリップフロップ 1 6 1 aに保持されたデータが入力され、他方の入力端子には加算器 1 6 1 b自身から出力されたデータを一旦 D型フリップフロップ 1 6 1 cに保持したデータが入力される。また、各フリップフロップ 1 6 1 a、 1 6 1 cは、積分演算用のクロック信号 C L K 2に同期したデータの保持動作を行っている。このクロック信号 C L K 2がオーバーサンプリング周波数に対応しており、 D型フリップフロップ 1 0— 1〜： I 0— 4や乗算器 1 2—：！〜 1 2— 4 に入力されているクロック信号 C L Kの n倍の周波数に設定されている。したが ίθ

つて、このような構成を有する積分回路 1 6— 1に加算器 14— 3から出力されるデータが入力されると、クロック信号 CLK 2に同期してこの入力データを累積するデジタル積分演算が行われる。

後段の積分回路 1 6— 2は、上述した前段の積分回路 1 6— 1と基本的に同じ構成を有しており、 2つの D型フリップフロップ（D— F F) 1 62 a, 1 62 cと加算器（ADD) 1 62 bを含んで構成されている。したがって、このような構成を有する積分回路 1 6— 2に前段の積分回路 1 6— 1から出力されるデー夕が入力されると、クロック信号 C LK 2に同期してこの入力データを累積するデジ夕ル積分演算が行われる。

このようにして、複数のデジタルデータが一定間隔で初段の D型フリップフ口ップ 1 0— 1に入力されると、後段の積分回路 1 6— 2からは、各デジタルデー夕の間を補間する複数のデジタルデータが得られる。

上述した D型フリップフロヅプ 1 0— 1〜 1 0— 4が複数のデ一夕保持手段に、乗算器 12— 1〜 1 2— 4が複数の乗算手段に、加算器 14— 1〜 14— 3が加算手段に、積分回路 1 6— 1および 1 6— 2が積分処理手段にそれぞれ対応してレ、る。

図 7は、本実施形態のオーバーサンプリング処理回路の動作タイミングを示す図である。図 7 (A) に示すクロック信号 CLKの各周期の立ち上がりに同期して、初段の D型フリップフロヅプ 1 0— 1にデータ、 D₂ 、 D₃ 、 D₄ 、 … が順に入力される。図 7 (B) 〜（E) は D型フリップフロヅプ 1 0— 1〜 1 0 一 4のそれそれにおけるデータの保持内容を示している。以下の説明では、例えば初段の D型フリヅブフロップ 1 0— 1に 4番目の入力デ一夕 D₄ が保持される 1クロック分のタイミングに着目するものとする。

初段の D型フリップフロップ 1 0— 1に 4番目の入力データ D ₄ が保持される夕イミングでは、 2段目の D型フリヅプフロヅプ 10— 2に 3番目の入力データ D₃ が、 3段目の D型フリップフロヅプ 1 0— 3に 2番目の入力デ一夕 D₂ が、 4段目の D型フリップフロップ 1 0— 4に最初の入力デ一夕 Di がそれぞれ保持される。

また、乗算器 1 2— 1は、初段の D型フリップフロップ 10— 1に保持されているデータ D₄ が入力されており、 1クロック周期の前半部分においてこの入力データ D₄ を一 1倍した乗算結果「一 D₄ 」を、後半部分においてこの入力デ一夕 D₄ を + 3倍した乗算結果「+ 3 D₄ 」をそれぞれ出力する（図 7 (F) ) 。同様に、乗算器 1 2— 2は、 2段目の D型フリップフロップ 1 0— 2に保持されているデ一夕 D₃ が入力されており、 1クロック周期の前半部分においてこの入カデ一夕 D₃ を + 5倍した乗算結果「+ 5 D₃ 」を、後半部分においてこの入力データ D₃ を一 7倍した乗算結果「一 7 D₃ 」をそれそれ出力する（図 7

(G) ) 。乗算器 1 2— 3は、 3段目の D型フリップフロッブ 1 0— 3に保持されているデータ D ₂ が入力されており、 1クロック周期の前半部分においてこの入力データ Ό ₂ を— 7倍した乗算結果「一 7 D₂ 」を、後半部分においてこの入力データ D₂ を + 5倍した乗算結果「+ 5 D₂ 」をそれそれ出力する（図 7

(H) ) 。乗算器 1 2— 4は、 4段目の D型フリップフロップ 1 0— 4に保持されているデ一夕 D! が入力されており、 1クロック周期の前半部分においてこの入力データを + 3倍した乗算結果「+ 3 D i 」を、後半部分においてこの入力データを— 1倍した乗算結果「一 D , 」をそれぞれ出力する（図 7

( I ) ) 。

3つの加算器 1 4— 1〜 1 4— 3は、このようにして 4つの乗算器 1 2— 1〜 1 2一 4のそれぞれにおいて行われた 4つの乗算結果を足し合わせる。したがつて、 1クロック周期の前半部分においては、加算器 1 4— 3からは、 4つの乗算器 1 2—：！〜 1 2— 4のそれそれにおいて 1ク口ック周期の前半部分で行われる各乗算結果を足し合わせた加算結果（_D₄ + 5 D₃ - 7 D₂ + 3 D i ) が出力される。また、 1クロック周期の後半部分においては、加算器 1 4— 3からは、 4つの乗算器 1 2—；！〜 1 2— 4のそれぞれにおいて 1クロヅク周期の後半部分で行われる各乗算結果を足し合わせた加算結果（3 D₄ - 7 D₃ + 5 D₂ -Di ) が出力される。

このようにして加算器 1 4— 3から順に階段状の加算結果が出力されると（図 7 (J) ) 、前段の積分回路 1 6— 1は、この波形を積分して折れ線状に値が変化する複数のデータを出力する（図 7 (K) ) 。また、後段の積分回路 1 6— 2 は、この折れ線状に値が変化するデータをさらに積分して、デジタルデータ D₂ と D₃ の間で、 1回だけ微分可能な滑らかな曲線に沿って値が変化する複数のデ —夕を出力する（図 7 (L) ) 。

図 8は、 2つの積分回路 16— 1、 1 6— 2から出力されるデ一夕の詳細を示す図である。例えば、各積分回路 1 6— 1、 1 6— 2に入力される積分演算用のクロック信号 CLK 2の周波数が、入力デ一夕のサンプリング周波数（クロック信号 C LKの周波数）の 20倍に設定されている。図 8 (A) に示すように、前段の積分回路 1 6— 1から出力される複数のデータは、一次関数的に値が変化する。また、図 8 (B) に示すように、後段の積分回路 1 6— 2から出力される複数のデータは、二次関数的に値が変化する。

なお、図 6に構成を示した各積分回路 1 6— 1、 1 6— 2においては、それそれに入力されるデータを単に累積することによりデジタル積分を行っているため、それぞれから出力されるデータの値がオーバ一サンプリングの倍数に応じて大きくなつてしまうため、入出力データの値を一致させるためには、各積分回路 1 6 一 1、 1 6 - 2のそれぞれの出力段に除算回路を設けるようにすればよい。例えば、図 8に示した例では、入力データに対して出力データの値が 20倍になるため、除数が「20」の除算回路を各積分回路 1 6 _ 1、 1 6 - 2内の最後部に設ければよい。但し、オーバーサンプリングの倍数を 2のべき乗倍（例えば 2、 4、 8、 1 6、 ···）に設定した場合には、各積分回路 1 6— 1、 1 6— 2の出力デー夕を下位ビット側にビットシフトすることにより、出力データに対する除算処理が可能になるため、上述した除算回路を省略することができる。例えば、オーバ —サンプリングの倍数を「1 6」とした場合には、各積分回路 1 6— 1、 1 6— 2の出力データを下位ビット側に 5ビット分シフトすればよいため、それそれの回路の出力端側の結線をあらかじめ 5ビット分ずらしておけばよい。

このように、本実施形態のオーバーサンプリング処理回路は、入力されるデジタルデータを縦続接続された 4つの D型フリップフロップ 1 0— 1〜 1 0— 4に順に保持し、それぞれに 1対 1に対応する 4つの乗算器 1 2— 1〜 1 2— 4のそれぞれにおいて、デ一夕の保持期間である 1クロック周期の前半部分と後半部分において異なる乗算処理を行った後に、加算器 14— 1〜 14— 3によって各乗算結果を加算している。そして、加算器 14 _ 3の出力データに対して 2つの積分回路 1 6— 1、 1 6— 2によって 2回のデジタル積分処理を行うことにより、入力された各デジタルデータに対して擬似的に n倍にサンプリング周波数を上げるオーバ一サンプリング処理を行うことができる。

特に、本実施形態のオーバ一サンプリング処理回路では、オーバ一サンプリングの周波数を入力データのサンプリング周波数の何倍に設定するかは、 2つの積分回路 1 6— 1、 1 6— 2に入力するクロヅク信号 C L K 2の周波数のみに依存する。すなわち、これら 2つの積分回路 1 6— 1、 1 6 - 2のみを高速の部品を用いて構成するだけで、オーバーサンプリングの倍数を大きく設定することができる。したがって、デジタルフィルタを用いてオーバ一サンプリング処理を行う従来方法と異なり、オーバーサンプリングの周波数を上げた場合であっても回路規模が大きくなるということはなく、部品コス卜の上昇も最小限に抑えることができる。また、 4つの乗算器 1 2— 1〜 1 2— 4の乗数を整数値とすることにより、演算内容が簡素化されるため、これらの乗算器の構成も単純になり、さらに部品コストを下げることができる。

また、例えば、サンプリング周波数の n倍（例えば 1 0 2 4倍）の擬似的な周波数を得るためにオーバ一サンプリング処理を行う場合を考えると、従来では、各部品の動作速度もこの擬似的な周波数と同じにする必要があつたが、本実施形態のオーバーサンプリング処理回路では、 2つの積分回路を除くとサンプリング周波数の 2倍の周波数で各乗算器や各加算器を動作させる必要があるだけであり、各部品の動作速度を大幅に下げることができる。

次に、本実施形態のオーバーサンプリング処理回路の各部品の詳細な構成例について説明する。図 9〜図 1 2は、 4つの乗算器 1 2— 1〜 1 2— 4のそれぞれの構成を示す図である。

乗算器 1 2— 1は、図 9に示すように、乗数値が固定の 2つの乗算器 1 2 1 a、 1 2 1 bとセレクタ 1 2 1 cによって構成されている。一方の乗算器 1 2 1 aは乗数「― 1」の乗算処理を行い、他方の乗算器 1 2 1 bは乗数「+ 3」の乗算処理を行う。セレクタ 1 2 1 cは、 2つの乗算器 1 2 1 a、 1 2 l bのそれぞれの乗算結果が入力されており、制御端子 Sに入力されるクロック信号 C L Kがハイレベルのとき、すなわち 1クロック周期の前半部分において、一方の乗算器 1 2 1 aによる一 1倍の乗算結果を出力し、反対に制御端子 Sに入力されるクロック信号 C LKがローレベルのとき、すなわち 1クロヅク周期の後半部分において、他方の乗算器 1 2 1 bによる + 3倍の乗算結果を出力する。

同様に、乗算器 1 2— 2は、図 1 0に示すように、乗数値が固定の 2つの乗算器 1 2 2 a、 1 2 2 bとセレクタ 1 2 2 cによって構成されている。一方の乗算器 1 2 2 aは乗数「+ 5」の乗算処理を行い、他方の乗算器 1 2 2 bは乗数「― 7」の乗算処理を行う。セレクタ 1 2 2 cは、 2つの乗算器 1 2 2 a、 1 2 2 b のそれぞれの乗算結果が入力されており、制御端子 Sに入力されるクロック信号 CLKがハイレベルのとき（ 1クロック周期の前半部分）に、一方の乗算器 1 2 2 aによる + 5倍の乗算結果を出力し、反対に制御端子 Sに入力されるクロヅク信号 C LKが口一レベルのとき（ 1クロック周期の後半部分）に、他方の乗算器 1 2 2 bによる— 7倍の乗算結果を出力する。

乗算器 1 2— 3は、図 1 1に示すように、乗数値が固定の 2つの乗算器 1 2 3 a、 1 2 3 bとセレクタ 1 2 3 cによって構成されている。一方の乗算器 1 2 3 aは乗数「― 7」の乗算処理を行い、他方の乗算器 1 2 3 bは乗数「+ 5」の乗算処理を行う。セレクタ 1 2 3 cは、 2つの乗算器 1 2 3 a、 1 2 3 bのそれそれの乗算結果が入力されており、制御端子 Sに入力されるクロック信号 C LKがハイレベルのとき（ 1クロック周期の前半部分）に、一方の乗算器 1 2 3 aによる— 7倍の乗算結果を出力し、反対に制御端子 Sに入力されるクロック信号 C L Kがローレベルのとき（ 1クロック周期の後半部分）に、他方の乗算器 1 2 3 b による + 5倍の乗算結果を出力する。

乗算器 1 2— 4は、図 1 2に示すように、乗数値が固定の 2つの乗算器 1 24 a、 1 24 bとセレクタ 1 2 4 cによって構成されている。一方の乗算器 1 2 4 aは乗数「+ 3」の乗算処理を行い、他方の乗算器 1 24 bは乗数「― 1」の乗算処理を行う。セレクタ 1 2 4 cは、 2つの乗算器 1 2 4 a、 1 2 4 bのそれぞれの乗算結果が入力されており、制御端子 Sに入力されるクロック信号 C L がハイレベルのとき（ 1クロック周期の前半部分）に、一方の乗算器 1 24 aによる + 3倍の乗算結果を出力し、反対に制御端子 Sに入力されるクロック信号 C L Kが口一レベルのとき（ 1クロック周期の後半部分）に、他方の乗算器 1 24 b による一 1倍の乗算結果を出力する。

このようにして、それぞれの乗算器において、 1クロック周期の前半部分と後半部分において異なる乗数を用いた乗算処理が実現される。

ところで、上述した 4つの乗算器 1 2—：！〜 1 2— 4には、 4種類の乗算値—

1、 + 3、 + 5、一 7が用いられている。各乗算値から 1を減じると、一 2、 +

2、 + 4、一 8となって、 2のべき乗の数になることから、これらの数を乗数とする乗算処理を単純なビットシフトで実現することができる。本実施形態の各乗算器の乗数がこのような特殊な値を有することに着目して、各乗算器の構成を簡略化することができる。

図 1 3〜図 1 6は、簡略化した 4つの乗算器 1 2—；！〜 1 2— 4の構成を示す図である。

乗算器 1 2— 1は、図 1 3に示すように、反転出力端子を有するトライステートバッファ 1 2 1 dと、非反転出力端子を有するトライステートバッファ 1 2 1 eと、 2つの入力端子およびキャリー端子 Cを有する加算器（A D D ) 1 2 I f とを含んで構成されている。

一方のトライステートバッファ 1 2 1 dは、制御端子に入力されるクロック信号 C L Kがハイレベルのとき（ 1クロック周期の前半部分）に、入力データを 1 ビット分上位ビット側にシフトするとともに、そのシフトしたデータの各ビットを反転して出力することにより、結果的に一 2倍の乗算処理を行う。実際には各ビットを反転した後に 1を加えて補数を求めることにより、一 2倍の乗算処理を行うことができるが、この 1を加える処理は、後段の加算器 1 2 1 f において行つている。

また、他方のトライステートバッファ 1 2 1 eは、制御端子に反転入力されるクロック信号がローレベルのとき（ 1クロック周期の後半部分）に、入力データを 1ビット分上位ビット側にシフトして出力することにより、 2倍の乗算処理を行う。

加算器 1 2 I f は、 2つのトライステートバッファ 1 2 1 d、 1 2 1 eのいずれかから出力される乗算結果に、乗算前の入力デ一夕（D型フリップフロップ 1 0— 1から出力されたデータ）を加算するとともに、キャリー端子 Cに入力されるクロック信号 C L Kがハイレベルにあるとき（ 1クロック周期の前半部分）にはキャリーに相当する 1をさらに加算する。上述したように、このキャリーに相当する 1の加算は、トライステートバッファ 1 2 1 dを用いて補数を求めるために行われるものである。

上述した構成を有する乗算器 1 2 - 1において、 1クロック周期の前半部分には、一方のトライステートバッファ 1 2 1 dのみの動作が有効になるため、加算器 1 2 1 は、入力データ Dを— 2倍した乗算結果（― 2 D ) に入力データ Dそのものを足し合わせた結果（一 2 D + D =— D ) を出力する。また、 1クロック周期の後半部分には、他方のトライステートバッファ 1 2 1 eのみの動作が有効になるため、加算器 1 2 1 f は、入力デ一夕 Dを + 2倍した乗算結果（+ 2 D ) に入力データ Dそのものを足し合わせた結果（+ 2 D + D = + 3 D ) を出力する c このように、ビットシフトによる 2のべき乗の乗算処理と加算処理とを組み合わせて— 1倍と + 3倍の乗算処理を行うことにより、乗算器 1 2— 1をトライステートバッファと加算器のみによって構成することができ、構成の簡略化が可能となる。特に、 2つのトライステートバッファの各出力を選択的に使用しているため、これらの各出力端子をワイヤードオア接続することができ、さらに構成の簡略化が可能になる。

また、乗算器 1 2— 2は、図 1 4に示すように、非反転出力端子を有するトライステートバッファ 1 2 2 dと、反転出力端子を有するトライステートバッファ 1 2 2 eと、 2つの入力端子およびキャリー端子 Cを有する加算器（A D D ) 1 2 2 f とを含んで構成されている。

一方のトライステートバッファ 1 2 2 dは、制御端子に入力されるクロック信号 C L Kがハイレベルのとき（ 1クロック周期の前半部分）に、入力データを 2 ビット分上位ビット側にシフトして出力することにより、 + 4倍の乗算処理を行 Ό。

また、他方のトライステートバッファ 1 2 2 eは、制御端子に反転入力されるクロック信号がローレベルのとき（ 1クロック周期の後半部分）に、入力データを 3ビット分上位ビット側にシフトして出力するとともに、そのシフトしたデ一夕の各ビットを反転して出力することにより、結果的に— 8倍の乗算処理を行う ₍ 実際には各ビットを反転した後に 1を加えて補数を求めることにより、一 8倍の乗算処理を行うことができるが、この 1を加える処理は、後段の加算器 1 22 f において行っている。

加算器 1 22 f は、 2つのトライステートバッファ 1 22 d、 1 22 eのいずれかから出力される乗算結果に、乗算前の入力データを加算するとともに、キヤリー端子 Cに反転入力されるクロック信号 CLKが口一レベルにあるとき（ 1クロック周期の後半部分）にはキャリーに相当する 1をさらに加算する。上述したように、このキャリーに相当する 1の加算は、トライステートバッファ 1 22 e を用いて補数を求めるために行われるものである。

上述した構成を有する乗算器 1 2— 2において、 1クロック周期の前半部分には、一方のトライステートバッファ 1 22 dのみの動作が有効になるため、加算器 122 f は、入力データ Dを + 4倍した乗算結果（+ 4D) に入力データ Dそのものを足し合わせた結果（+4 D + D = + 5 D) を出力する。また、 1クロック周期の後半部分には、他方のトライステートバッファ 1 22 eのみの動作が有効になるため、加算器 1 22 f は、入力データ Dを— 8倍した乗算結果（— 8 D) に入力データ Dそのものを足し合わせた結果（一 8 D + D =— 7 D) を出力する。

このように、ビットシフトによる 2のべき乗の乗算処理と加算処理とを組み合わせて + 5倍と一 7倍の乗算処理を行うことにより、乗算器 1 2— 2をトライステートバッファと加算器のみによつて構成することができ、構成の簡略化が可能となる。

また、乗算器 1 2— 3は、図 1 5に示すように、反転出力端子を有するトライステートバッファ 1 23 dと、非反転出力端子を有するトライステートバッファ 123 eと、 2つの入力端子およびキャリー端子 Cを有する加算器（ADD) 1 23 f とを含んで構成されている。

一方のトライステートバッファ 1 23 dは、制御端子に反転入力されるクロヅク信号がハイレベルのとき（ 1クロック周期の前半部分）に、入力デ一夕を 3ビット分上位ビット側にシフトして出力するとともに、そのシフトしたデータの各ビットを反転して出力することにより、結果的に— 8倍の乗算処理を行う。実際には各ビットを反転した後にを加えて補数を求めることにより、一 8倍の乗算処理を行うことができるが、この 1を加える処理は、後段の加算器 1 23 f において行っている。

また、他方のトライステートバッファ 1 23 eは、制御端子に反転入力されるクロック信号 C LKが口一レベルのとき（ 1クロック周期の後半部分）に、入力デ一夕を 2ビット分上位ビット側にシフトして出力することにより、 + 4倍の乗算処理を行う。

加算器 1 23 f は、 2つのトライステートバッファ 1 23 d、 1 23 eのいずれかから出力される乗算結果に、乗算前の入力データを加算するとともに、キヤリ一端子 Cに入力されるクロヅク信号 C LKがハイレベルにあるとき（ 1クロヅク周期の前半部分）にはキャリーに相当する 1をさらに加算する。上述したように、このキャリーに相当する 1の加算は、トライステートバッファ 1 23 f を用いて補数を求めるために行われるものである。

上述した構成を有する乗算器 1 2— 3において、 1クロック周期の前半部分には、一方のトライステートバッファ 1 23 dのみの動作が有効になるため、加算器 1 23 ί ま、入力デ一夕 Dを一 8倍した乗算結果（― 8D) に入力デ一夕 Dそのものを足し合わせた結果（一 8D + D =— 7 D) を出力する。また、 1クロヅク周期の後半部分には、他方のトライステートバッファ 1 23 eのみの動作が有効になるため、加算器 1 23では、入力デ一夕 Dを +4倍した乗算結果（+4 D) に入力デ一夕 Dそのものを足し合わせた結果（+ 4D + D-+ 5 D) を出力する。

このように、ビットシフトによる 2のべき乗の乗算処理と加算処理とを組み合わせて一 7倍と + 5倍の乗算処理を行うことにより、乗算器 1 2— 3をトライステートバッファと加算器のみによって構成することができ、構成の簡略化が可能となる。

また、乗算器 1 2— 4は、図 1 6に示すように、非反転出力端子を有するトライステートバヅファ 1 24 dと、反転出力端子を有するトライステートバッファ 124 eと、 2つの入力端子およびキャリー端子 Cを有する加算器（ADD) 1 24 f とを含んで構成されている。一方のトライステートバッファ 1 24 dは、制御端子に入力されるクロック信号がハイレベルのとき（ 1クロヅク周期の前半部分）に、入力データを 1ビヅト分上位ビット側にシフトして出力することにより、 2倍の乗算処理を行う。また、他方のトライステートバッファ 1 24 eは、制御端子に反転入力されるクロック信号 C LKがローレベルのとき（ 1クロック周期の後半部分）に、入力データを 1ビット分上位ビット側にシフ卜するとともに、そのシフトしたデータの各ビットを反転して出力することにより、結果的に— 2倍の乗算処理を行う。実際には各ビットを反転した後に 1を加えて補数を求めることにより、 — 2倍の乗算処理を行うことができるが、この 1を加える処理は、後段の加算器 1 24 f において行っている。

加算器 1 24 f は、 2つのトライステートバッファ 1 24 d、 1 24 eのいずれかから出力される乗算結果に、乗算前の入力データを加算するとともに、キヤリ一端子 Cに反転入力されるクロック信号 CLKがローレベルにあるとき（ 1クロック周期の後半部分）にはキャリーに相当する 1をさらに加算する。上述したように、このキャリーに相当する 1の加算は、トライステートバッファ 1 24 e を用いて補数を求めるために行われるものである。

上述した構成を有する乗算器 1 2— 4において、 1クロック周期の前半部分には、一方のトライステートバッファ 1 24 dのみの動作が有効になるため、加算器 124 f は、入力データ Dを + 2倍した乗算結果（+ 2 D) に入力データ Dそのものを足し合わせた結果（+ 2 D + D = + 3 D) を出力する。また、 1クロック周期の後半部分には、他方のトライステ一トバッファ 1 24 eのみの動作が有効になるため、加算器 1 24 f は、入力データ Dをー 2倍した乗算結果（— 2 D) に入力データ Dそのものを足し合わせた結果（一 2 D + D = _D) を出力すこのように、ビットシフトによる 2のべき乗の乗算処理と加算処理とを組み合わせて + 3倍と— 1倍の乗算処理を行うことにより、乗算器 1 2— 4をトライステートバッファと加算器のみによって構成することができ、構成の簡略化が可能となる。

ところで、上述したオーバ一サンプリング処理回路の後段に口一パスフィル夕等を追加することにより、少ない部品で D ZA変換器を構成することができる。図 1 7は、 D /A変換器の構成を示す図である。この D /A変換器は、図 5に示したオーバ一サンプリング処理回路の後段に、 D /A変換器 1 8と口一パスフィル夕（L P F ) 2 0を追加した構成を有している。

D ZA変換器 1 8は、後段の積分回路 1 6— 2から出力される階段状のデジ夕ルデータに対応するアナログ電圧を発生する。この D /A変換器 1 8は、入力されるデジタルデータの値に比例した一定のアナ口グ電圧を発生するため、 D /A 変換器 1 8の出力端に現れる電圧値も階段状に変化する。口一パスフィル夕 2 0 は、 D ZA変換器 1 8の出力電圧を平滑化して、滑らかに変化するアナログ信号を出力する。

図 1 7に示した D /A変換器は、図 5に示したオーバーサンプリング処理回路を用いていることから、構成の簡略化、部品コストの低減が可能となる。特に、オーバ一サンプリングの周波数を高くして歪みの少ない出力波形を得るようにした場合であっても、構成の複雑化を伴うことなく、コストの低減を実現することができる。

なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、標本化関数を全域で 1回だけ微分可能な有限台の関数としたが、微分可能回数を 2回以上に設定してもよい。この場合には、微分可能回数に一致させた数の積分回路を備えるようにすればよい。

また、図 1に示すように、本実施形態の標本化関数は、 t = ± 2で 0に収束するようにしたが、 t = ± 3以上で 0に収束するようにしてもよい。例えば、 t = ± 3で 0に収束するようにした場合には、図 5に示したオーバ一サンプリング処理回路に含まれる D型フリップフ口ップゃ乗算器のそれそれの数を 6とし、 6個のデジタルデータを対象に補間処理を行うようにすればよい。

また、必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、一 ∞〜十∞の範囲において所定の値を有する有限回微分可能な標本化関数を用い、有限の標本位置に対応する複数個のデジタルデータのみを補間処理の対象とするようにしてもよい。例えば、このような標本化関数が二次の区分多項式で定義されているものとすると、各区分多項式を 2回微分することにより所定の階段関数波形を得ることができるため、この階段関数波形に対応した各乗数で乗算器を動作させればよい。産業上の利用可能性

上述したように、本発明によれば、順に入力される複数のデジタルデータのそれそれに対応する各乗算結果を加算し、その後この加算結果をデジタル積分することにより、値が滑らかに変化する出力デ一夕が得られるため、オーバーサンプリングの周波数を高くする場合にデジタル積分の演算速度を速くするだけでよく、従来のように構成の複雑化を招くことがなく、構成の簡略化と部品コス卜の低減が可能になる。

Claims

IS 求の範囲

1 . 所定間隔で入力される複数のデジタルデータのそれそれを保持する複数のデ

—夕保持手段と、

前記複数のデータ保持手段のそれぞれに保持された前記デジタルデータが入力されており、データ保持期間の前半と後半とで別々の乗数を用いた乗算処理を行う複数の乗算手段と、

前記複数の乗算手段の各乗算結果を足し合わせる処理を行う加算手段と、前記加算手段の出力データに対して複数回のデジタル積分を行う積分処理手段と、

を備えることを特徴とするオーバーサンプリング処理回路。

2 . 前記複数の乗算手段による乗算処理に用いられる各乗数は、区分多項式によつて構成された所定の標本化関数について、前記区分多項式のそれそれを複数回微分することにより得られる階段関数の各値に対応していることを特徴とする請求の範囲第 1項記載のオーバーサンプリング処理回路。

3 . 前記階段関数は、正領域と負領域の面積が等しく設定されていることを特徴とする請求の範囲第 2項記載のオーバ一サンプリング処理回路。

4 . 前記標本化関数は、全域が 1回だけ微分可能であって有限台の値を有することを特徴とする請求の範囲第 3項記載のオーバ一サンプリング処理回路。

5 . 前記階段関数は、等間隔に配置された 5つの前記デジタルデータに対応した所定範囲において、 — 1、 + 3、 + 5、 — 7、 — 7、 + 5、 + 3、一 1の重み付けがなされた同じ幅の 8つの区分領域からなっており、この 8つの重み付け係数の 2つずつを前記複数の乗算手段のそれそれにおける乗数として設定することを特徴とする請求の範囲第 2項記載のオーバーサンプリング処理回路。

6 . 前記複数の乗算手段のそれぞれにおいて行われる乗算処理は、ビットシフトによる 2のべき乗倍の演算結果に前記デジタルデ一夕自身を加算することによつて実現されることを特徴とする請求の範囲第 5項記載のオーバーサンプリング処理回路。

7 . 前記デジタル積分が行われる回数は 2回であり、前記積分処理手段から二次関数的に値が変化するデータを出力することを特徴とする請求の範囲第 1項記載のオーバ一サンプリング処理回路。

8 . 前記積分処理手段によって行われる前記デジタル積分は、入力データを累積する演算処理であり、この演算処理を前記データ保持手段に前記デジタルデ一夕が入力される 1周期内で n回繰り返し行うことにより、 n倍のオーバ一サンプリング処理を行うことを特徴とする請求の範囲第 1項記載のオーバーサンプリング処理回路

9 . 請求の範囲第 1項に記載のオーバーサンプリング処理回路の後段に、前記積分処理手段から出力されるデ一夕の値に対応するアナログ電圧を生成する電圧発生手段と、

前記電圧発生手段によって生成される前記アナログ電圧を平滑化する平滑手段と、

を備えることを特徴とするデジタル一アナログ変換器。