JPH0461509A - Ｄａコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はＤＡコンバータに係わり、特に離散的なデジタ
ルデータ間を滑らかに補間するアナログ信号を発生する
ＤＡコンバータに関する。

〈従来技術〉 従来のデジタルフィルタを用いたＤＡコンバータの変換
理論は、サンプリング時間ΔＴ間隔の離散的なデジタル
データをそれぞれ所定の関数に置き換え、各デジタルデ
ータの関数値を時間軸上で加え合わせて補間するもので
ある。尚、デジタル値りに応じた関数は、単位データ（
＝１）に対する関数（単位補間関数という）を定めてお
き、該単位補間関数とＤとの積として得られる。又、実
際には、フルスケール（ＦＳ）を１としてデータ値によ
り圧縮し、しかる後時間軸上の関数値を加え合わせて各
デジタルデータ間が補間される。

第１６図乃至第１８図は単位データに対する単位補間関
数の例であり、第１６図は補間関数を２次関数で表現し
た例、第１７図は補間関数を３次関数で表現した例、第
１８図は補間関数を５ｉｎ（ｃ　−ｆｓ−ｔ）／　ｘ　
・ｆｓ−ｔで表現した例である。尚、第１７図の３次間
数Ｆは次式 ％式％ で表現される。

第１９図は、単位補間関数を第１６図の２次関数波形と
した時のデジタルデータＤ（１）、Ｄ（０）　、Ｄ（−
１）、Ｄ（−２）の関数ＩＦ（１）、ＩＦ（０）、ＩＦ
（−１）、ＩＦ（−２）と、各関数値を時間軸上で加算
して得られるアナログ信号ＡＳの関係図である。

ところで、２次関数の和は２次関数、３時間数の和は３
次関数、正弦波の和は正弦波であることから、従来方式
で作り出される補間出力（アナログ信号）は、使用した
補間関数の固有の性質を受は継ぎ、単一で固有の再生空
間を作り出す。しかし、これは、色々の空間で記録され
たデータを単一の固有な空間に変調してしまうことであ
り、音楽のように芸術的で色々の個性を持つ音場空間で
録音されたデータから原音音場の再生ができないことを
意味している。

又、２０　Ｋ　Ｈｚの正弦波を４４．１ＫＨｚでサンプ
リングして得られたデジタルデータを、従来方式（単位
補間関数を第１７図の３次関数とする）でアナログ信号
に変換すると、第２０図においてＯ印Ｃで示すように、
データ群からみて不自然な波形を発生する。これは、全
てのデジタルデータ間を３次関数だけで補間しているか
ら生じるのであり、補間関数の持つ固有の性質が表面化
したものである。

更に、値が直線的に変化するデジタルデータ群を従来方
式Ｃ単位補間関数を第１７図の３次関数とする）でアナ
ログ信号に変換すると、第２１図に示すように直線で結
ばれるところがサンプリング時間Ｔｓ毎に３次関数でう
ねってしまい、正確なアナログ信号が得られない。

尚、これら第２０図、第２１図の問題点は単位補間関数
を第１６図の２次関数としても同様に生じる。

一方、単位補間関数を第１８図の正弦波形とすると、デ
ータが連続正弦波的に変化する場合には正確に原アナロ
グ信号を再現することができる。

しかし、データがインパルス的に変化する場合には不要
振動が生じる。このため、例えばデータ値が途中で折り
返すように直線的に変化するデジタルデータ群を、従来
方式（単位補間関数を第１８図の正弦波とする）でアナ
ログ信号に変換すると、第２２図に示すように、直線で
結ばれるところがサンプリング時間Ｔｓ毎に正弦波でう
ねってしまい、正確なアナログ信号が得られない。

以上から、本願出願人は、直接補間方式のＤＡコンバー
タを提案している（特許出願臼：平成２年６月１１日２
名称＝ＤＡコンバータ）。

第２３図はかかる提案済みのＤＡコンバータの構成図で
あり、１１はサンプリング時刻Ｔｓ毎の離散的なデータ
Ｄ（Ｎ＋１）　、Ｄ（Ｎ）　、・・Ｄ（０）・・Ｄ（１
−Ｍ）。

Ｄ　（−Ｍ）を発生するデジタルデータ出力部、１２は
着目しているデジタルデータＤ（０）と１サンプリング
時間前のデジタルデータＤ（−１）間を補間する補間開
数の着目データ位置における傾きＧ（０）を演算する傾
き演算部、１３は着目しているデジタルデータ０（０）
及びその前後のデジタルデータ並びに前記傾きＧ（０）
を考慮してデジタルデータＤ（０）と１サンプリング時
間後のデジタルデータＤ（１）間を補間する補間関数Ｆ
ＯＩ（ｔ）を決定する補間関数発生部である。

デジタルデータ出力部１１は、デジタルデータを１サン
プリング時間（Ｔｓ）遅延させる多数の遅延回路Ｚ　（
Ｎ＋１．）、　Ｚ　（Ｎ）、・・Ｚ（０）・・Ｚ　（１
−Ｍ）　。

Ｚ　（−Ｍ）を有し、これらを直列に接続して構成され
ている。遅延回路Ｚ　（Ｎ＋１）には図示しないデジタ
ルデータ発生部から、サンプリング時間Ｔｓ毎にデジタ
ルデータが順次入力され、また各遅延回路に記憶された
データはｌサンプリング時間毎に右方向にシフトとする
。したがって、着目するデジタルデータをＤ（０）とす
れば、該デジタルデータより前に発生した幾つかのデジ
タルデータＤ（−１）〜Ｄ（−Ｍ）と、デジタルデータ
Ｄ（０）より後に発生する幾つかのデジタルデータＤ（
１）〜Ｄ（Ｎ＋１）が各遅延回路から出力される。

補間関数発生部１３は１着目しているデジタルデータＤ
（０）とその前後のデジタルデータと傾きＧ（０）を考
慮して、デジタルデータＤ（０）と１サンプリング時間
後のデジタルデータＤ（１）間を補間する補間関数を決
定する関数決定部１３ａと、決定された関数における各
次数の係数を決定する係数演算部１３ｂと、演算された
係数を用いて前記決定された補間関数を発生する関数発
生部１３ｃを有している。

この直接補間方式のＤＡコンバータによれば、着目して
いるデジタルデータと１サンプリング時間前のデジタル
データ間を補間する補間関数の、着目データ位置におけ
る傾きを演算し、該傾きと着目データとその前後のデジ
タルデータとを考慮して１着目データと１サンプリング
時間後のデジタルデータ間を補間する補間関数を決定し
、各デジタルデータ間の補間関数を接続してアナログ信
号を発生する。この結果、データの変化に応じてデータ
間の補間関数を変更でき、データの変化に対応した再生
空間を作り出すことができる。又、各デジタルデータ間
を滑らかに、しかも不要振動を生じないように補間でき
る。

〈発明が解決しようとする課題〉 しかし、直接補間方式のＤＡコンバータでは、デジタル
演算処理を行ってサンプリングデータ間の補間出力Ｆ。

１（ｔ）を得ているため、得られた補間出力は所定時間
毎のデジタル・コードであり、見掛は上のオーバ・サン
プリング数Ａをどんなに大きくしても、いわゆる階段状
の出力波形となり、真のアナログを得るにはローパスフ
ィルタが不可欠である。このローパスフィルタの存在は
、高周波における位相歪の原因となり、多大の音質劣化
を招来する。又、ローパスフィルタの存在は、パルス状
信号の立上りを緩慢にすると共に、立下りで振動を生じ
、インパルス的変化の多い音楽信号が入力されると音質
を変化させてしまう。

以上から、本発明の目的はローパスフィルタが不要な直
接補間方式のＤＡコンバータを提供することである。

〈課題を解決するための手段〉 上記課題は本発明においては、着目しているデジタルデ
ータより前に発生した幾つかのデジタルデータと、着目
しているデジタルデータより後に発生する幾つかのデジ
タルデータを出力するデジタルデータ出力部と、着目し
ているデジタルデータと１サンプリング時間前のデジタ
ルデータ間を補間する補間関数の着目データ位置におけ
る傾きを演算する傾き演算部と、着目しているデジタル
データ及びその前後のデジタルデータ並びに傾きに基づ
いて着目しているデジタルデータと１サンプリング時間
後のデジタルデータ間を補間する補間関数（時間を変数
とする）の各次数ｔ　１　、　ｔ　２・・・の係数を決
定する補間関数決定部と、各係数と次数を乗算する乗算
型ＤＡコンバータと、各乗算型ＤＡコンバータ出力を加
算する加算器とにより達成される。

〈作用〉 着目しているデジタルデータと１サンプリング時間前の
デジタルデータ間を補間する補間関数の着目データ位置
における傾きを演算し、該傾きと着目しているデジタル
データとその前後のデジタルデータとに基づいて、着目
しているデジタルデータと１サンプリング時間後のデジ
タルデータ間を補間する補間関数（時間を変数とする）
の各次数ｔ　１　、　ｔ　Ｚ、・・の係数を決定し、乗
算型ＤＡコンバータにおいて各係数と次数ｔ　Ｘ　、　
ｔ　２　　・・を乗算し、各乗算型ＤＡコンバータ出力
を加算することによりデジタルデータをアナログに変換
する。

これにより、ローパスフィルタが不要になる。

〈実施例〉 のＤＡコンバータの全 第１図は本発明に係わるＤＡコンバータの構成図である
。

図中、２１はサンプリング時刻Ｔｓ毎の離散的なデータ
Ｄ（Ｎ＋１）、Ｄ（Ｎ）　、・・Ｄ（０）・・Ｄ（１−
Ｍ）、直−約を発生するデジタルデータ出力部である。

このデジタルデータ出力部２１は、デジタルデータを１
サンプリング時間（Ｔｓ）遅延させる多数の遅延回路Ｚ
（Ｎ＋１）、Ｚ（Ｎ）、・−Ｚ（０）−・ｚ（１−ｓ）
、Ｚ（−Ｍ）を有し、これらを直列に接続して構成され
ている。

各遅延回路は、入力データがパラレルデータの場合には
ＬＣＫＩを１サンプリング毎のラッチクロックとするラ
ッチ回路で構成され、シリアルデータの場合にはＷＢＣ
Ｋをデータ送り出し用のピットクロックとするシフトレ
ジスタで構成される。

遅延回路Ｚ　（Ｎ＋１）には図示しないデジタルデータ
発生部から、サンプリング時間Ｔｓ（サンプリング周波
数をｆｓとする）毎にデジタルデータが順次入力され、
また各遅延回路に記憶されたデータは１サンプリング時
間毎に次段にシフトとする。

したがって、着目するデジタルデータをＤ（０）とすれ
ば、該デジタルデータより前に発生した幾つかのデジタ
ルデータＤ（−１）〜Ｄ（−Ｍ）と、デジタルデータＤ
（０）より後に発生する幾つかのデジタルデータＤ（１
）〜Ｄ（Ｎ＋１）が各遅延回路から出力される。

２２は補間関数決定部であり、着目しているデジタルデ
ータＤ（０）及びその前後のデジタルデータ並びに１サ
ンプリング時間前の補間関数の傾きＧ（０）に基づいて
、予め定義しである関数の中から、デジタルデータＤ（
０）と１サンプリング時間後のデジタルデータＤ（１）
間を補間する補間関数Ｆ、　、　（ｔ）：Ｘ　、、　＋
ｚ　、　ｐ’　ＩＩ　＋ｚ　ｌ　＋　Ｋ　、　Ｎ、、　
、　ｔｌ　Ｎ　＊ｘ　ｌ＋　　Ｘ　Ｎｔ　”　＋　・・
・・　十　Ｋ、ｔ　　＋　　Ｄ（０）　　　　　　（Ａ
−１）を選定し、かつ各次数ｔ１４Ｎ、・・の係数算出
法を出力する。尚、選定された補間関数及び係数算出法
はラッチクロックＬＣＫＩによりＴｓ毎にリセットされ
る。

２３は係数演算部であり、指示された係数算出法に基づ
いて５着目しているデジタルデータＤ（０）とその前後
のデジタルデータと傾きＧ（０）を用いて。

補間関数Ｆ。□（１）の各次数ｔ　１．　ｔ　２　　・
・ｔ（Ｈ＋２＋の係数Ｘ□、に２．・・Ｋ１１１や２．
を決定する。尚、決定さ九た係数算出法はラッチクロッ
クＬＣＫＩによりＴｓ毎にリセットされる。

２４はラッチ部であり、係数演算部で演算された係数に
□、に２．・・Ｋ＋ｍ＋ｚｒと補間関数の定数Ｄ（０）
をラッチクロックＬＣＫ２によりＴｓ間記憶するラッチ
回路ＬＤ（０）、　ＬＫ□、　ＬＫ、、・・ＬＫ、□２
．を有している。ラッチクロックＬＣＫ２の周期はラッ
チクロックＬＣＫＩと同様にＴｓであり、補間関数決定
部２２の演算時間と係数演算部２３の演算時間と余裕時
間を加算した時間Ｔｄだけ、ランチクロックＬＣＫｌか
ら遅れて発生する。

２５は傾き演算部であり１着目しているデジタルデータ
Ｄ（０）と１サンプリング時間前のデジタルデータＤ（
−１）間を補間する補間関数の着目データ位置における
傾きＧ（０）を次式 ％式％）） により演算する。

２６はデジタルデータとアナログ信号を乗算する乗算部
であり、各係数に□、に２．・・・　ｉＮ＋２１と対・
Ｋ 応する次数ｔ１．　ｔ　Ｚ、・　　ｆｊ４２１とを乗算
する争　を 乗算型ＤＡコンバータＭＬ、□２１１　Ｍ　Ｌ　＋Ｎ＋
Ｌｌ　ｌ　ＭＬＫ、・・・ＭＬ工を有している。尚、乗
算に際しては、係数と次数の一方がアナログに変換され
る。

また、乗算出力はラッチクロックＬＣＫ２によりリセッ
トされる。

２７は補間関数Ｆ０□（１）の定数Ｄ（０）をアナログ
Ｖｄｏに変換するアナログ変換器、２８は各乗算型ＤＡ
コンバータＭＬ、Ｎ、２．、ＭＬ、□０．．ＭＬＫ、。

・・ＭＬ□の出力とアナログ変換器２７の出力Ｖｄ。

を加算する加算器、２９はラッチクロックＬＣＫ１を所
定時間Ｔｄ遅延する遅延回路である。

乗算部２６の各乗算型ＤＡコンバータに入力されるデジ
タルデータ出力をＶｄｉ、アナログ電圧をＶａｉとすれ
ば、加算器２８の高力は Ｖ０＝　ΣＶｄ１−Ｖａｉ＋　Ｖｄｏ　　　　（Ａ−３
）となり、デジタルデータに対する真のアナログ出力と
いえる。

以下、補間関数決定部２２、係数演算部２３゜乗算型Ｄ
Ａコンバータの構成について説明する。

（ａ）補間関数決定部 （ａ−１）関数決定法 デジタルデータＤ（Ｎ＋１）＝Ｄ（−Ｍ）を用いて、着
目している現デジタルデータＤ（０）と１サンプリング
時間後のデジタルデータＤ（１）間を補間する補間関数
Ｆ。１（ｔ）を以下の選定基準１）〜１２）に従って決
定する。

１）　Ｄ　Ｉ　＝Ｄ（０＝Ｄ（−１の場合（第２図（ａ
）参照）、Ｆ。、、（ｔ）＝Ｄ（０）　　（０≦ｔく１
）・°（１）２　Ｄｌ）≠Ｄ（０）＝Ｄ（−１）＝Ｄ（
−２）、　Ｄ（４）＝Ｄ（３）＝Ｄ（２）宴員査（第２
図（ｂ）参照） Ｐ、１（ｔ）は３次多項式とし、又ｔ＝ｏ、ｔ＝１での
傾きは０とする。

Ｆ０□（ｔ）　＝　２（Ｄ（０）−Ｄ（１））ｔ３＋３
（Ｄ（１）−Ｄ（０））ｔ２＋Ｄ（０）　　（０≦ｔ〈
１）・・（２）３）ＤＯ≠Ｄ（１＝Ｄ　３）＝Ｄ　２）
＝Ｄ　−１＝Ｄ−２の場ム（第２図（ｃ）参照） Ｆｏｔ（ｔ）は３次多項式とし、又ｔ＝ｏ、ｔ＝１での
傾きは０とする。

Ｆｏ、（ｔ）＝２（Ｄ（０）−Ｄ（１））ｔ３＋３（Ｄ
（１）−Ｄ（０））ｔ２＋Ｄ（０）　　（０≦ｔ〈１）
・・（２）４）　Ｄ　３　＝Ｄ　２　＝Ｄ　１≠Ｄ　Ｏ
＝Ｄ　−１＝Ｄ−２の場へ（第２図（ｄ）参照） Ｆａｘ（ｔ）は３次多項式とし、又ｔ＝ｏ、ｔ＝１での
傾きは０とする。

Ｆ、、（ｔ）＝　２（Ｄ（０）−Ｄ（１））ｔ３＋３（
Ｄ（］）−Ｄ（０）ンｔ２＋Ｄ（０）　　（０≦ｔく１
）・・（２）５）　　（Ｄ（２）−０１）　−４０（１
）−Ｄ（０））、Ｄ（０）＝Ｄ（−１）、Ｄ（−２）ｊ
査（第２図（ｅ）参照） Ｆｏｚ、（ｔ）は１次多項式とし、 Ｆ、、（ｔ）＝（Ｄ（１）−Ｄ（０））ｔ＋Ｄ（０）　
　（０≦ｔ〈１）・・（３） ６）Ｄ３．Ｄ２；Ｄ（Ｉ　　　ＤＩ−Ｄｏ　　＝ＧＯの
場ム（第２図（ｆ）参照）。ただし、Ｇ（０）は現時刻
から１サンプリング時間前のデータと現データ間を補間
する関数Ｆ−０゜（１）の着目データ位置での傾きであ
る。尚、１サンプリング時間前では、Ｆ−□。（１）は
Ｆｏｌ（ｔ）であり、従って傾きＧ（０）はＦ−１゜（
１）のｔ＝１での傾きである。

Ｆｏｌ（ｔ）は１次多項式とし、 Ｆ、、（ｔ）＝（Ｄ（１）−Ｄ（０））ｔ＋Ｄ（０）　
　（０≦ｔ〈１）・　・（３） され、Ｄ　３　＝Ｄ　２　＝Ｄ　Ｉの　ム（第２図（ｇ
）参照）ＦＯｌ（ｔ）は３次多項式とし、ｔ＝１での傾
きは０とする。

Ｆｏｔ　（ｔ）　＝　Ｋ３・ｔ３＋に２・ｔ２＋Ｇ（０
）・ｔ＋Ｄ（０）　（０≦ｔ＜　１　）・・（４） 但し、　Ｋ３・２（Ｄ（０）−Ｄ（＋））＋Ｇ（０）Ｋ
２＝３（Ｄ（１）−Ｄ（０））−２Ｇ（０）８）　Ｇ（
０）が　　され、ＤＩ＝±ＦＳフルスケールの場合Ｃ第
２図（ｈ）参照） Ｆｏｌ（ｔ）は３次多項式とし、し＝１での傾きはＯと
する。

Ｆｏｔ（ｔ）＝に３・ｔ３＋に２・ｔ”＋Ｇ（０）・ｔ
＋Ｄ（０）　（０≦ｔ〈１）・・（４） 但し、Ｋ３＝２（Ｄ（０）−Ｄ（１））＋Ｇ（０）Ｋ２
＝３（Ｄ（１）−Ｄ（０））−２Ｇ（０）９ンＤ　Ｏ＝
±ＦＳ　フルスケール Ｇ（０）＝Ｄとする。

１０）　Ｇ（０）が　　され、ＤＮ＝±ＦＳでＤ　Ｎ−
１＝Ｄ１力ツ壮旦ジ！Ａヒリ］Ｅ合一（第２図（ｉ）参
照）ＦＯＩ（ｔ）は（Ｎ＋２）次多項式とし、ｔ＝Ｎで
の傾きはＯとする。Ｎ＝２の場合のＦ。１（ｔ）を求め
るとＦ０□（ｔ）＝に４・ｔ４十に３・ｔ’＋に２・ｔ
２＋Ｇ（０）・ｔ＋Ｄ（０）（０≦ｔ〈１）　　　・　
・（５）但し、Ｋ４＝（−２・Ｄ（２）＋４・Ｄ（１）
−２・ｏ（０）−Ｇ（０））／４に３＝（７・Ｄ（２）
−１６・Ｄ（１）＋９・Ｄ（０）＋５・Ｇ（０））／４
に２＝（−５・Ｄ（２）＋１６・Ｄ（１）−１１・Ｄ（
０）−８・Ｇ（０））／４となる。また、１サンプリン
グ時間Ｔｓ後の関数Ｆ工２（ｔ）、換言すれば１サンプ
リング時間経過した後の関数Ｆａｘ　（ｔ）　（第２図
（ｊ）参照）は、８）の条件により定められ、 Ｆｏｌ（ｔ）＝に３・ｔ３＋に２−ｔ”＋Ｇ（０）・ｔ
＋Ｄ（０）（０≦ｔ〈１）・・（４） 但し、Ｋ３＝２（Ｄ（０）−Ｄ（１））＋Ｇ（０）Ｋ２
＝３（Ｄ（１）−Ｄ（０））−２Ｇ（０）となる。

尚、Ｎ＝３の場合には、Ｆａｌ（ｔ）は５次の多項式と
なり、次式 ％式％ （６）となる。但し、 Ｋ５＝（−１３・Ｄ（３）＋２７・Ｄ（２）−２７・Ｄ
（１）＋１３・Ｄ（０）＋６・Ｇ（０））／１０８に４
＝（２８・Ｄ（３）−６３・Ｄ（２）＋７２・Ｄ（１）
−３７・Ｄ（０）−１８・Ｇ（０））／３６に３＝（−
１６１・Ｄ（３）＋４０５・Ｄ（２）−５６７・Ｄ（１
）＋３２３・Ｄ（０）＋１７４・Ｇ（０））／１０８に
２＝（１０・Ｄ（３）−２７・Ｄ（２）＋５４・Ｄ（１
）−３７・Ｄ（０）−２６・Ｇ（０））／１ｚＦ０□（
１）は（Ｎ＋１）次多項式とし、Ｎ＝３の場合にはＦＯ
ｌ　（ｔ）＝ｘ４・ｔ’＋に３・ｔ”　＋Ｋ　２・ｔ”
＋Ｇ（０）・ｔ＋Ｄ（０）（０≦ｔ〈１）　　・・（７
） となる。但し、 Ｋ４＝（２・Ｄ（３）−９・Ｄ（２）＋１８・Ｄ（１）
−１１・Ｄ（０）−６・Ｇ（０））／３６に３＝（−Ｄ
（３）＋６・Ｄ（２）−１５・Ｄ（１，）＋１０・Ｄ（
０）＋６・Ｇ（０））／６に２＝（４・Ｄ（３）−２７
・Ｄ（２）＋１ｏｓ・Ｄ（１）−８５・Ｄ（０）−６６
・Ｇ（０））／３６１２）以上の関数Ｆ。□（１）の場
合、入力データ群によっては、（Ｆａ　ｘ　（ｔ））ａ
＋ａｘの絶対値がフルスケールを越え、オーバフローを
生じる場合がある。かかるオーバフローを防止するため
には、入力データ、もしくは求められた係数全てに安全
係数Ａ≦ＦＳ／　（Ｆｏｌ、　（ｔ））＋＋＋ａｘを掛
けるとよい。

（以下余白） （ａ−２）補間関数決定部の構成 第３図は関数決定部２２の構成図であり、ＳＢＣは減算
器、ＬＧは減算結果が○（零）の時、ノ）イレベル（”
１″）の信号を、その他の場合にはローレベル（”Ｏ”
）の信号を出力する論理回路、ＡＧはアンドゲート、Ｏ
ＲＧオアゲートである。

図中 出力ａがハイレベルの時は、　１）の条件を満足し、（
１）式に示す補間関数（ＦＱ、（ｔ）＝Ｄ（０））を選
定する、 力すがハイレベルの時は、５）または６）の条件を満足
し、（３）式に示す１次の補間関数Ｆ、　□（ｔ）　＝
　（Ｄ　（１）−Ｄ　（０））　ｔ＋Ｄ　（０）を選定
する、 力Ｃがハイレベルの時は、　２）　、３）　、４）、７
）　、８）のいずれかの条件を満足し、（２）式に示す
３次の補間関数を選定する、 力ｄがハイレベルの　は、　１０）の条件（但し、Ｎ＝
２）を満足し、（５）式に示す４次の補間関数を選定す
る、 力ｅがハイレベルの時は、１０）の条件（但し、Ｎ＝３
）を満足し、（６）式に示す５次の補間関数を選定し、 力ａｂｃｄｅが全てローレベルの は、１１）の条件が満足しく７）式に示す４次の関数を
選定する。

（ｂ）係数演算部 第４図乃至第８図は、補間関数決定部２２で決定された
関数の各次数ｔ１　、　ｔ２．・・における係数を決定
する係数演算部の構成図であり、補間関数の最大次数毎
に係数演算部が設けられ、後述する係数選択部で所定の
係数が選択されるようになっている。

（ｂ−１）　１次関数（（３）式）の係数演算部１次関
数の係数演算部は第４図に示すように、±１乗算器ＭＬ
Ｐと、各乗算器出力を加算して１次係数Ｋ１１（＝（Ｄ
（１）−Ｄ（０）））を出力する加算器ＡＤＤと、ａが
ローレベルで、ｂがハイレベルの時演算された１次係数
Ｋｌｌを出力するゲート回路ＧＴＣで構成される。

（ｂ−２）　３次関数（（２）又は（４）式）の係数演
算部３次関数の係数演算部は第５図に示すように、１、
±２．±３を入力信号に乗算する６個の乗算器ＭＬＰと
、乗算器出力を加算して３次係数に３２（＝２（Ｄ（０
）−Ｄ（１））＋Ｇ（０））を出力する加算器ＡＤＤ１
と、乗算器出力を加算して２次係数に２２（＝３（Ｄ（
１）−Ｄ（０））−２Ｇ（０））を出力する加算器ＡＤ
Ｄ２と、ａ。

ｂがローレベルで、Ｃがハイレベルの時演算された３次
及び２次の係数に３２．に２２を出力するゲート回路Ｇ
ＴＣＩ、ＧＴＣ２で構成される。

（ｂ−３）　４次関数（（５）式）の係数演算部４次関
数（（５）式）の係数演算部は第６図に示すように、入
力信号に所定値を乗算する１２個の乗算器ＭＬＰと、乗
算器出力を加算して４次係数に４３＝（−２・Ｄ（２）
＋４・Ｄ（１）−２・Ｄ　（０）−Ｇ　（０））／４を
出力する加算器ＡＤＤＩと、乗算器出力を加算して３次
係数 に３３＝（７・Ｄ（２）−１６・Ｄ（１）＋９・Ｄ（０
）＋５・Ｇ（０））／４を出力する加算器ＡＤＤ２と、
乗算器出力を加算して２次係数 に２３＝（−５・Ｄ（２）＋１６・Ｄ（１）−１１・Ｄ
（０）−８・Ｇ（０））／４を出力する加算器ＡＤＤ３
と、ａ、ｂ、Ｑがローレベルで、ｄがハイレベルの時演
算された４次。

３次及び２次の係数に４３．に３３．に２３をそれぞれ
出力するゲート回路ＧＴＣＩ、ＧＴＣ２，ＧＴＣ３で構
成される。

（ｂ−４）　４次関数（（７）式）の係数演算部４次関
数（（７）式）の係数演算部は第７図に示すように、入
力信号に所定値を乗算する１５個の乗算器ＭＬＰと、乗
算器出力を加算して４次係数に４４＝（２・Ｄ（３）−
９・Ｄ（２）＋１８・Ｄ（１）−１１・Ｄ（０）−６・
Ｇ（０））／３６を出力する加算器ＡＤＤ１と、乗算器
出力を加算して３次係数 に３４＝　（−Ｄ　（３）＋６・Ｄ（２）−１５・Ｄ（
１）＋１０・Ｄ（０）＋６・Ｇ（０））／６を出力する
加算器ＡＤＤ２と１乗算器出力を加算して２次係数 に２４＝（４・Ｄ（３）−２７・Ｄ（２）＋１０８・Ｄ
（１）＝８５・Ｄ（０）−６６・Ｇ（０））／３６を出
力する加算器ＡＤＤ３とＨａ　ｔ　ｂ　ｌ　Ｃ１ｄ　ｔ
ｅが全てローレベルの時、演算された４次、３次及び２
次の係数に４４．に３４．に２４をそれぞれ出力するゲ
ート回路ＧＴＣＩ、ＧＴＣ２，ＧＴＣ３で構成される。

（ｂ−５）　５次関数（（６）式）の係数演算部５次関
数（（６）式）の係数演算部は第８図に示すように、入
力信号に所定値を乗算する２０個の乗算器ＭＬＰと、乗
算器出力を加算して５次係数に５５＝（−１３・Ｄ（３
）＋２７・Ｄ（２）−２７・Ｄ（１）＋１３・Ｄ（０）
＋６・Ｇ（０））／１０８を出力する加算器ＡＤＤ１と
１乗算器出力を加算して４次係数 に４５＝（２８・Ｄ（３）−６３・Ｄ（２）＋７２・Ｄ
（１）−３７・Ｄ（０）−１８・Ｇ（０））／３６を出
力する加算器ＡＤＤ２と、乗算器出力を加算して３次係
数 に３５＝（−１６１・Ｄ（３）＋４０５・Ｄ（２）−５
６７・Ｄ（１）＋３２３・Ｄ（０）＋１７４・Ｇ（０）
）／１０８を出力する加算器ＡＤＤ３と、乗算器出力を
加算して２次係数 に２５＝（１０・Ｄ（３）−２７・Ｄ（２）＋５４・Ｄ
（１）−３７・Ｄ（０）−２６・Ｇ（０））／１２を出
力する加算器ＡＤＤ４と、ａ、ｂ、ｃ、ｄがローレベル
で、ｅがハイレベルの時、演算された５次、４次、３次
及び２次の係数に５５〜に２５をそれぞれ出力するゲー
ト回路ＧＴＣＩ、ＧＴＣ２，ＧＴＣ３，ＧＴＣ４で構成
される。

（ｂ−６）係数選択部 係数選択部２３ａは第９図に示すように各次数毎に係数
選択回路２３ａ−１，２３ａ−２，・・２３ａ−５を有
し、ａ　”−’　ｅの論理値に基づいて補間関数決定部
２２で決定した補間関数の１次、２次、３次、４次、５
次係数を選択して成膜のラッチ部２４に出方する。

（ｃ）乗算部 （ｃ−１）乗算部の実施例 第１０図は乗算部２６の構成図であり、２６ａは各次数
ｔＬＨ＊２　＋、ｔ＋ｓ＊１１　、ｔ″　・・・・ｔの
１サンプリング期間におけるアナログ信号を周期的に発
生するアナログ次数信号発生部、２６ｂはデジタルデー
タとアナログ信号を乗算する乗算型ＤＡコンバータ部で
、デジタルの各係数ＫＩＮやｚ＋＋　Ｋ、□０、。

Ｋｉｔ・・・・に□と対応する次数ｔｆ　８４２　Ｚｔ
＋　Ｉｌ＋ｆｆ　＋　、ｔＮ・・・・ｔとを乗算する乗
算型ＤＡコンバータＭ　＋Ｎ＋２１１Ｍ１□、ｌ　ｌ　
Ｍ　ＬｆＬｒ　１・・・Ｍ６ユ、を有している。尚、２
４′は各次数ｔＩ　＋’　＋　２１　、　ｔ　Ｌ　Ｎ　
＋　１°Ｉｔ”　ｌ・・・・ｔの係数ＫＩＩ＋ＺｌｆＫ
ｔ□ｉｌｌ　ＫＩ＋・・・・Ｋ、（デジタル）を保持す
るラッチ部である。

各乗算型ＤＡコンバータＭ０や２．ＩＭＩＨや１１２Ｍ
１９６．・・・Ｍｌｌ、は、デジタル入力端子とリファ
レンス入力端子を有し、デジタル入力により発生する出
力をリファレンス入力信号Ｖｒｆでコントロールし、そ
の出力ｖ１１は、Ｖｒｆ＝１の時に発生する出力をＶｄ
とすると、次式 ％式％（１） デジタル係数Ｋ　ｆ１１＋２１１　Ｋ＋ｌ＋＋１１　ｔ
　Ｋ’ＨＴ・・Ｋ１は各々対応する乗算型ＤＡコンバー
タのデジタル入力端子ニ加えられ、Ｖｒｆ＝１＋７）時
ニＶＷ、、４２．　、ＶＫ、＋１４、、　、ＶＫＨ，−
・ＶＫ、　音出力する。

アナログ次数信号発生部２６ａから出力される次数Ｃ＃
＄２１．ｆｌｌｌｌ　ｌ　　”、・・・・ｔのアナログ
信号、ｔ Ｖ　ｔ＋ｘ＋ｚ　１．　　ｖｔ’Ｎ＋１１　、’Ｖｔ″
　・・・・ＶｔはＩＪ　’７７　Ｌ／ンス入力端子に加
えられ、各乗算型ＤＡ変換器Ｍ１１４２１１　Ｍ　ｆｌ
ｌｌＬｌ　ｔ　Ｍ　ｆｌｌｌ　！　・・・Ｍｌｏ、から
Ｖ　Ｋ　、　、　、、　、　、　Ｖ　ｔＬ　Ｊｌ　＋　
２１　、　Ｖ　Ｋ　、　、１．、　、　、　Ｖ　ｔＬ　
Ｎ　＋　１°、ＶＫ、・Ｖｔ″、−−−ＶＫ、−Ｖｔ　
　　（Ｂ−２）が出力される。

（Ｃ−２）アナログ次数信号発生部の一実施例第１１図
は次数ｔ″のアナログ次数信号発生部の一実施例であり
、次数ｔ１のアナログ信号をサンプリング周期Ｔｓ毎に
周期的に発生するようになっている。尚、次数ｔ　Ｌ　
Ｎ　４２１　、　ｔ’　Ｉ　”　Ｌ　ｌ　　・・・・ｔ
についても同一構成でアナログ信号を発生できる。

カウンタ３１はサンプリング周期で発生するランチクロ
ックＬＣＫ２により計数値をクリアされると共に、周波
数ａ−ｆｓ（ｆｓはサンプリング周波数）のピットクロ
ック信号ＢＣＫを計数し、ＲＯＭ３２のアドレス信号Ａ
ｓを発生する。

ＲＯＭ３２には時間１／　（ａ−ｆｓ）の間隔でデジタ
ル化した次数ｔＮのデジタル値がａ個、アドレス順に連
続して記憶されているからカウンタ３１から出力される
アドレス信号Ａｓが指示する記憶域から順次デジタルデ
ータを読み取って出力すれば次数ｔ１１のアナログ信号
波形が得られる。

ＲＯＭ３２から出力されるデジタルデータは全出力が安
定するまで、遅延回路３３で遅延されたピットクロック
ＢＣＫ’　によりラッチ回路３４にラッチされる。しか
る後、ラッチされたデータはＤＡ変換器３５に入力され
て階段状の電圧波形に変換され、ついでローパスフィル
タ３６で滑らかな連続アナログ信号とされ、最後に送り
出し用のバッファアンプ３７を介して出力される。尚、
アナログ次数信号は結果として必要とされる波形となれ
ばよいので、ローパスフィルタ３６の位相歪は問題では
ない。換言すれば、ローパスフィルタ３６で波形が”な
まる”分ＲＯＭ３２に記憶するデジタルデータを補正す
ればよい。

（ｃ−３）アナログ次数信号発生部の他の実施例第１２
図は次数ｔＩ　＊　＊ｚ　Ｚ　ｔＩ　Ｎ　４１　＋　、
　ｔＮ、・・・・ｔのアナログ信号を発生するアナログ
次数信号発生部２６ａの他の実施例であり、（Ｎ＋２）
段の積分・増幅回路Ｉ　Ａ　（Ｎ＋２）　、　　・・、
ＩＡ２．ＩＡＩで構成され、各段の積分・増幅回路から
次数ｔ＋″＋２”ｔｌｌｌｌｌｌ　、ｔｌｌ””ｔ（７
）７す。グ信号ｖｔ””’、ｖｔＬｌｌ″″！　＋　、
　Ｖ　ｔＮ　　・・・・Ｖｔが出力されるようになって
いる６容積分・増幅回路は積分回路ＩＮＴと増幅回路Ａ
ＭＰで構成され、積分回路ＩＮＴは、オペアンプＯＰＡ
＋＋＋ｐと抵抗Ｒ工とコンデンサＣとラッチクロックＬ
ＣＫ２発生毎にコンデンサを放電するスイッチＳで構成
され、増幅回路ＡＭＰはオペアンプＯＰＡｍｐと抵抗Ｒ
２と出力調整用抵抗Ｒ３〜ＲｔＮ＊４＋で構成されてい
る。尚、Ｖｃは直流電源である。

（ｃ−４）乗算部の他の実施例 第１３図は乗算部２６の別の構成図であり、２６ｏは各
次数ＣＩ＋４２１．ｔｆ＊＊１１　、ｔＮ　Ｓｍｊｌｌ
　ｊの１サンプリング期間におけるデジタル値Ｄ　ｔＬ
　Ｎ　＋２１Ｄｔ　Ｌ　Ｎ　＋　１１　、　Ｄ　ｔｌ、
・・・・Ｄｔを周期的に発生するデジタル次数データ発
生部、２６ｄは各次数ｔ＋ｐ＊２″、ｔ＋ｍ＊ｘｌ、ｔ
ｌｌ、・・・・ｔのデジタル係数データに、。や２１１
　Ｋ（Ｗ。□１ｔＫＩ１１・・・・Ｋ□をアナログ変換
するＤＡ変換部、２６ｅは乗算型ＤＡコンバータ部で、
次数データＤｔ”・２　Ｚ　Ｄ　ｔＩ　＊◆１°、Ｄｔ
”　、・・・・Ｄｔと対応するアナログ係数信号を乗算
する乗算型ＤＡコンバータＭ　ｕｖ＊ｚ＋　ｌ　Ｍ　Ｉ
ｌｌ＋１２１Ｍ、。１．・・・Ｍ、１．を有している。

尚、２４゛は各次数の係数ＫＴＩＩや２．。

Ｋ３□ＩＩＩＫＷ＋・・・・Ｋ□を保持するラッチ部で
ある。

次数データＤｔ”’″２　ｌ、Ｄｔ＋　Ｉｌｌ　＋１．
１　、　Ｄｔ％、・・・・Ｄｔは、対応する乗算型ＤＡ
コンバータＭ　ＯＩ＋ｚｌ　、Ｍ（）＋４１１、Ｍａｙ
目＝Ｍ　、、、のデジタル入力端子しこカロえられ、Ｖ
ｒｆ＝　１　（１）時ニソれぞれｖ　ｔ　Ｌ　Ｗ　４２
１　　ｖ　ｔ”＋１’＋ｖｔ″、・・・・Ｖｔを出力す
る。

係数に３□２１１　Ｋ１１ｌ□ｌｔＫ＊ｌ・・・に、の
ＤＡ変換器出力ＶＫ、、、２．　、ＶＫ、、、、、　、
ＶＫ、ｌ、・−ＶＫｌはり７７Ｌ／ンス入力端子に加え
られ、各乗算型ＤＡコンバータから Ｖ　Ｋ　、　Ｎ、２．　＋　Ｖ　ｔ’　＊　”　２　’
　、　Ｖ　Ｋ　、　、　、、　、　・Ｖ　ｔＬ　Ｎ　＋
　１１　、　Ｖ　Ｋ、・Ｖｔ”、−−−ＶＫ、−Ｖｔ が出力される。

（ｃ−５）デジタル次数データ発生部の構成第１４図は
ｔｌのデジタル次数データ発生部の実施例であり、次数
ｔ１のデジタルデータをサンプリング周期Ｔｓ毎に周期
的に発生するようになっている。このデジタル次数デー
タ発生部の構成は、第１１図に示すアナログ次数信号発
生部のＤＡ変換部３５以降を除いた構成となっている６
尚、次数ｔ１％＋２１．ｔｆｐ＋１ゝ、・・・・ｔにつ
いても同一構成でデジタルデータを発生できる。

（ｃ−６）乗算型ＤＡコンバータの別の実施例第１５図
は乗算型ＤＡコンバータの更に別の実施例であり、２４
′は各次数ｔ′＋２１．ｔｆｌ＋＋”、ｔ”・・・・ｔ
のデジタル係数データに、７，２１１　Ｋ、□。０．。

Ｋ□・・・・Ｋ１を記憶するラッチ部、４１はデジタル
係数データＫ　ｆＮ６２１１　Ｋ１１４１１１　Ｋ□、
・・・・Ｋ□をアナログに変換するＤＡ変換部、４２は
各ＤＡ変換出力を積分する積分部、４３はレベル調整が
可能な出カバソファである。

デジタル係数データに、□２１１　Ｌ＊＊ｔ＋＋　ＫＮ
Ｉ・・・・Ｋ工のＤＡ変換器４１．。＊ｚ＋＋’４ｉ＋
９＊ｘ＋＋４Ｌ＋・・・・４１□の出力には、それぞれ
（Ｎ＋２）段、（Ｎ＋１）段、Ｎ段、・・・４段の積分
回路ＩＮＴが接続され、対応する出力バッファ４３３い
＊ｚ＋　＋　４３　ＩＮ。、１１４３１１１・・・・４
３１から ＶＫ、、、２．−Ｖｔ”″”ＺＶＫ＋＋＋＊ｘ＋’Ｖｔ
””°、ＶＫ、−■ビ、・・・ＶＫ、・Ｖｔ が出力される。尚、積分回路ＩＮＴは、オペアンプＯＰ
Ａ＋＋＋ｐと抵抗ＲユとコンデンサＣとラッチクロック
ＬＣＫ２発生毎にコンデンサを放電するスイッチＳで構
成されている。

尚、出力バッファ４３は４３１〜４３　ｆ、＋。の内、
奇数の４３は反転バッファ、偶数の４３は非反転バッフ
ァである。

〈発明の効果〉 以上本発明によれば、着目しているデジタルデータと１
サンプリング時間前のデジタルデータ間を補間する補間
関数の着目データ位置における傾きを演算し、該傾きと
着目しているデジタルデータとその前後のデジタルデー
タとに基づいて、着目しているデジタルデータと１サン
プリング時間後のデジタルデータ間を補間する補間関数
（時間を変数とする）の各次数ｔｌ、ｔ”、　　・・の
係数を決定し、乗算型ＤＡコンバータにおいて各係数と
次数ｔ１　ｔ２　・・を乗算し、各乗算型ＤＡコンバー
タ出力を加算することによりデジタルデータをアナログ
に変換するように構成したから、ローパスフィルタが不
要になり、位相歪のない、換言すれば音質劣化のない直
接補間方式のＤＡコンバータを提供できる。

【図面の簡単な説明】

第１図は本発明に係わるＤＡコンバータの構成図、 第２図（８）〜（ｋ）は補間関数決定法の説明図、第３
図は関数決定部の構成図、 第４図乃至第８図は係数演算部の構成図、第９図は係数
選択部の構成図、 第１０図は乗算型ＤＡコンバータの一実施例、第１１図
はアナログ次数信号発生部の一実施例、第１２図はアナ
ログ次数信号発生部の別の実施例、 第１３図は乗算型ＤＡコンバータの別の実施例、第１４
図はデジタル次数データ発生部の実施例、第１５図は乗
算型ＤＡコンバータの更に別の実施例、 第１６図乃至第１８図は従来方式における補間関数を示
す波形図。 第１９図は従来方式説明用の波形図、 第２０図乃至第２２図は従来方式の欠点説明図、第２３
図は提案されている直接補間方式のＤＡコンバータの構
成図である。 ２１・・デジタルデータ出力部 ２２・・補間関数決定部 ２３・・係数演算部、　２４・・ラッチ部２５・・傾き
検算部 ２６・・乗算型ＤＡコンバータ構成の乗算部２８・・加
算器 特許出願人　　　　　　　　アルパイン株式会社代理人
　　　　　　　　　　弁理士　　齋藤千幹第２図 第 図 第２ 図 ｌ 第４ 図 第 図 第 図 第 図 第１４図 第１６図 第１７図 １．０ −０．５ −１．０ 第１８図 第ｔｑ図 第２１図 第２２図

Claims (3)

【特許請求の範囲】
1. （１）所定のサンプリング時間間隔で発生するデジタル
   データ間を補間関数で補間してデジタルデータをアナロ
   グ信号に変換するＤＡコンバータにおいて、 着目しているデジタルデータより前に発生した幾つかの
   デジタルデータと、着目しているデジタルデータより後
   に発生する幾つかのデジタルデータを出力するデジタル
   データ出力部と、 着目しているデジタルデータと１サンプリング時間前の
   デジタルデータ間を補間する補間関数の着目データ位置
   における傾きを演算する演算部と、着目しているデジタ
   ルデータ及びその前後のデジタルデータ並びに前記演算
   した傾きに基づいて着目しているデジタルデータと１サ
   ンプリング時間後のデジタルデータ間を補間する補間関
   数（時間を変数とする）の各次数ｔ＾１、ｔ＾２、・・
   の係数を決定する補間関数決定部と、 各係数と対応する次数を乗算する乗算型ＤＡコンバータ
   と、 各乗算型ＤＡコンバータ出力と補間関数の定数をアナロ
   グに変換したものを加算する加算器を有することを特徴
   とするＤＡコンバータ。
2. （２）ＤＡコンバータは各次数ｔ＾１、ｔ＾２、・・の
   １サンプリング期間におけるアナログ信号を発生するア
   ナログ次数信号発生部を有し、前記各乗算型ＤＡコンバ
   ータはデジタルの係数とアナログ次数信号を乗算するこ
   とを特徴とする特許請求の範囲第１項記載のＤＡコンバ
   ータ。
3. （３）ＤＡコンバータは各係数をアナログに変換するア
   ナログ変換部と、各次数ｔ＾１、ｔ＾２、・・の１サン
   プリング期間における値をデジタルでｎ個発生するデジ
   タル次数発生部を有し、前記各乗算型ＤＡコンバータは
   アナログの係数とデジタルの次数を乗算することを特徴
   とする特許請求の範囲第１項記載のＤＡコンバータ。