KR101615400B1 - 선택 장치 - Google Patents

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준-이치 오카무라
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트라이젠스 세미컨덕터 가부시키가이샤
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Abstract

디지털 선택 신호를 취득하는 취득부와, 0가의 출력이 명령되는 것이 가능한 복수의 단위 셀 각각 선택 신호를 출력하는 출력부를 구비하고, 상기 선택 신호는 상기 단위 셀에 상기 선택 신호에 대응하는 값의 출력을 명령하고, 상기 복수의 단위 셀에 출력되는 선택 신호가 명령하는 출력의 값의 합계는 상기 디지털 선택 신호에 대응하여 정해지는 값이며, 상기 디지털 선택 신호에 대응하는 출력이 0가이면, 0이 아닌 N가의 출력을 명령하는 선택 신호가 출력되는 단위 셀이 존재하는 것을 특징으로 하는 선택 장치를 제공한다.

Description

선택 장치{SELECTION DEVICE}
본 발명은, 디지털/아날로그(D/A) 변환기에서의 복수의 전류원이나 전압원의 출력을 선택하는 선택 장치와 관련된다. 본 발명은, 특히, 복수의 디지털 신호에 의해 구동되는 복수의 코일(유니트)을 이용하여 디지털 신호를 아날로그 음성으로 변환하는 디지털 스피커 시스템에 이용되는 선택 장치에 관한 것이다.
일반적으로 D/A 변환기를 구성하는 경우, D/A 변환기로부터의 디지털 출력 신호에 대응하는 전류 출력을 얻기 위해서 n개의 단위 셀(U)이 선택된다. 이에 따라, 출력(Y)은 Y=U*n이 되는 디지털 아날로그 변환이 수행된다. 단위 셀을 전류원(IU)으로 하는 경우에는, 출력전류 Y=IU*n이고, 단위 셀을 전압원(VU)으로 하는 경우에는, 출력전압 Y=VU*n이 된다.
하지만, 일반적으로는 단위 셀을 구성하고 있는 전류원이나 전압원은 제조의 격차 등에 의한 영향 등을 원인으로서, 출력의 값(전류치나 전압치 등)에는 오차를 가지고 있다. 단위 셀이 가지는 각각의 오차를 εi 라 하면 출력 Y는 다음의 식으로서 표현할 수 있다.
Figure 112010081871381-pct00001
즉, 출력 Y를 표현하는 식에는 오차항이 포함된다. 이 오차를 위한 D/A 변환기의 성능의 기준인 미분 직선 오차(DNL)는 DNL=εi 가 된다. 따라서, 단위 셀의 제조 어긋남 등의 정도가 D/A변환의 변환 정밀도를 결정하게 되는 문제가 있었다.
이러한 문제를 극복하기 위해, 단위 셀을 입력에 의존하지 않고 선택하는 다이나믹 엘리먼트 매칭법(이하 「오차 확산 기술」이라 칭한다)이 제안되고 있다. 예컨대, "Delta-Sigma Data Converters" IEEE Press 1997 ISBN 0-7803-1045-4의 8. 8. 3절에 오차 확산 회로의 동작 원리가 기술되어 있다.
단위 셀에 오차가 있으면, 값으로서 0의 출력(0가의 출력)을 수행할 시에 가산기에서 오차가 상쇄되지 않고 남는다. 이 오차는 상술한 것처럼 DNL를 악화시킨다. 이 때문에, 오차 확산 기술에서는 D/A 변환기와 단위 셀 사이에 삽입한 선택 장치가 이용된다. 선택 장치에 의해, 선택 장치로의 입력이 같아도, 단위 셀의 선택 방법을 변경 함으로써 오차를 평활화한다. 여기에 「선택」은 단위 셀에 대해서, 소정 값에서의 출력을 명령하는 신호를 출력하는 것이다. 또한, 단위 셀에 대해서 0가의 출력을 수행하도록 명령하는 신호를 출력하는 것을, 「그 단위 셀을 선택하지 않는다」라고 하는 경우가 있다. 또한, 선택 신호에 의해 0 이외의 값의 출력이 명령되는 단위 셀을 「선택된 단위 셀」이라고 하는 경우가 있다.
선택 장치는 단위 셀을 선택하는 알고리즘으로서 랜덤으로 선택을 변경하는 방법이나, 선택되지 않은 셀을 차례로 선택하는 방법 등이 제안되고 있다. 오버 샘플링 기술을 이용하여, D/A변환으로 필요한 주파수(밴드폭) 보다 빨리 오차를 평활화 할 수 있으면, 오차를 D/A 변환기의 출력에 필요한 주파수 영역 보다 높은 주파수 영역으로 이동할 수 있다.
일본 특허공개공보 평9-186601호에는 복수의 단위 셀을 구동하는 신호를 선택 장치로 입력하고, 단위 셀의 사용 유무를 1회 이상 적분하는 회로로부터의 출력에 의해 제어 함으로써, 단위 셀의 사용 빈도를 적분하여 그 적분 결과를 일정하게 유지하도록 선택 장치를 제어하는 방법이 제안되고 있다.
예컨대 3가의 선택 신호 (-1, 0, 1)를 사용하여 단위 셀을 선택하는 회로에 종래의 선택 장치를 이용한 오차 확산 기술의 동작을 이하에 설명한다. 아울러, 선택 신호는, 선택 신호가 출력되는 단위 셀에, 그 출력을 명령하는 신호이다. 또한, 「선택 신호 (-1, 0, 1)」 등이라고 기술하는 경우, 단위 셀에는 선택 신호에 의해, 음의 값인 -1의 값에 대응하는 출력, 0가의 출력, 양의 값인 1의 값에 대응하는 출력 중 어느 하나가 명령된다. 또한, 이 경우, -1, 0, 1중 어느 하나의 값에 대응하는 출력이 명령되기 때문에, 3가의 선택 신호라고 하는 경우가 있다. 또한 단위 셀에 0가의 출력이 명령되는 경우에는, 단위 셀이 동작하지 않고, 신호 등의 출력이 되지 않는 경우에도 포함된다.
도 1을 사용하여 3가의 선택 신호 (-1, 0, 1)를 사용한 오차 확산법의 동작을 간단하게 설명한다. 오차 확산을 실시하는 D/A 변환기는, 디지털 신호 X(301)와 D/A 변환기(302)와 D/A 변환기(302)로부터의 복수의 디지털 선택 신호 Dn(303)와 선택 장치(304)와 선택 장치(304)로부터의 선택 신호 Sn(305)와 복수의 단위 셀(306)과 단위 셀로부터의 복수의 출력 Ym(307)와 Ym을 가산하는 가산기(308)로 구성된다. 디지털 선택 신호 Dn은, 단위 셀(306)의 출력의 값을 가산기(308)에 의해 합계한 결과를 도시한다.
표 1에, D/A 변환기(302)로부터의 디지털 선택 신호 Dn(303)의 진리값 표(표 1의 좌측)와, 단위 셀의 출력 신호 Ym(307)의 진리값 표(표 1의 우측)를 도시한다. D/A 변환기의 출력은 2가의 온도계 코드이고, 단위 셀에서는 2가의 온도계 코드의 2 비트분을 사용하여 3가의 선택 신호에 대응하는 이하와 같은 가중치 부여하고 있다.
Figure 112010081871381-pct00002
여기서 i=(1~n/2), j=(n/2+1~n)이다.
도 1, 표 1에 도시한 바와 같이 4개(m=4)의 단위 셀이 있는 경우, 출력 Y는 -4, -3, -2, -1, 0, 1, 2, 3, 4의(2 m+1=9) 값을 취하는 것이 가능하게 된다. 예컨대 0을 출력하는 경우에는 8개의 단위 셀 중 4개를 0으로 선택하면 0을 출력하는 것이 가능하게 된다.
이러한 도 1, 표 1에 도시한 것처럼 3가 등의 다수 값의 선택 신호를 이용한 D/A 변환기는, 단위 셀의 수를, 출력 Y가 취할 수 있는 값의 수보다 줄이는 것이 가능하다. 따라서 D/A 변환기를 구성하기 위해 필요한 단위 유니트 수가 줄어들어, 필요한 회로 규모나 부품 개수나 실장에 필요한 면적 등을 감소시킬 수 있으므로 소비 전력의 삭감이 가능해진다.
특허 문헌 1 : 일본특허공개 평 9-186601호 공보 특허 문헌 2 : WO2007/135928A1
비특허 문헌 1 : "Delta-Sigma Data Converters" IEEE Press 1997 ISBN 0-7803-1045-4
하지만, 3가 등의 다수 값의 선택 신호 (-1, 0, 1)를 사용한 종래의 선택 장치에는 이하와 같은 문제가 있다.
예컨대, 가산기에 의한 단위 셀의 출력 합계가 0이 되어야 할 때에, 3가의 선택 신호 (-1, 0, 1)가 이용되는 경우에는, 8개의 단위 셀에는, 0가의 출력이 명령된다. 바꾸어 말하면, 8개의 단위 셀을 1개도 선택하지 않음으로써, 합계로서 0을 출력한다. 오버 샘플링 D/A 변환기에서는 0 근방의 값을 출력하는 경우에는, 8개의 단위 셀 중 1개를 선택하는 상태와, 8개의 단위 셀 중 어느 것도 선택하지 않는 상태와의 시간 평균에 의해, 0 근방의 값을 출력한다. 즉, 선택 신호 가운데, -1, 1이 출력되는 빈도가 작아진다. 바꾸어 말하면, 3가의 선택 신호 (-1, 0, 1)의 경우, Y=0 근방의 값의 출력을 수행하려면, 0이 아닌 선택 신호의 출력의 빈도가 작아진다. 이에 따라, 단위 셀을 선택하는 개수가 적게 된다.
도 2에는, 3가의 선택 신호 (-1, 0, 1)가 이용되는 경우에, 시간 방향으로 단위 셀 Ym가 선택되는 모습을, 선택 장치가 이용되지 않는 경우(a)와, 이용되는 경우(b)를 비교하여 도시한다.
도 2의 예시에서는 D/A 변환기는 0 근방의 신호, 즉 4개 중에서 0개 또는 1개를 교대로 선택하도록 선택 신호를 출력하고 있다. 도면에 도시한 바와 같이 선택 장치로부터의 선택 신호도 동일하게 4개 중에서 0개 또는 1개를 교대로 선택하도록 선택 신호를 출력하고 있다. 양쪽의 경우에 있어, 동일 개수의 단위 셀이 선택되고, 선택 장치가 이용되지 않는 경우에는, D/A 변환기로부터의 선택 신호가 항상 동일 단위 셀을 선택하는 데에 대해, 선택 장치가 이용되는 경우에는, 선택 장치로부터의 선택 신호는 선택하는 단위 셀이 시간과 함께 변화한다. 도 2에서, 선택 장치가 이용되는 경우, 선택되지 않은 셀을 차례로 선택하는 알고리즘을 이용하고 있다. 이 때문에, 최초에는 입력과 동일한 (0001)이 선택되고, 다음의 시간에서는 (0000)이 선택되며, 그 다음의 시간에서도 (0000)가 선택되므로, 모든 단위 셀이 균등하게 출력하게 되려면 시간이 걸린다.
상술한 바와 같이, 오차 확산 기술에서는 매번 단위 셀의 선택의 방법을 변경 함으로써 모든 단위 셀을 균등하게 이용하여 오차를 평활화하고 있다. 따라서, 단위 셀을 균등하게 사용하는 데에 필요한 시간이 길어지면, 오차 확산의 효과가 약해지고 단위 셀의 오차의 영향을 배제 할 수 없게 된다.
이상 설명한 것처럼, 3가의 선택 신호 (-1, 0, 1)를 사용하여 단위 셀을 선택하는 선택 장치에 오차 확산 기술을 이용한 경우에는, 단위 셀의 수를, 출력이 취할 수 있는 값의 수보다 적게 하는 것이 가능하기 때문에, D/A 변환기를 구성하기 위해 필요한 단위 유니트수가 줄어들고, 필요한 회로 규모나 부품 점수, 반도체로 실현되는 경우의 필요 면적 등을 감소시킬 수 있음과 동시에 소비 전력도 삭감할 수 있다. 그러나, D/A 변환기로부터의 선택 신호에 의해, 단위 셀의 출력 합계를 0 근방의 값으로 하려고 하면, 선택 장치로부터의 선택 신호에 의해 선택되는 단위 셀의 수가 작아진다. 이 때문에 오차를 평활화하는 시간이 길어지고 오차 확산의 효과가 약해진다고 하는 문제가 있었다.
특히, WO2007/135928a1에는, 디지털 음성신호를 입력하여 복수의 디지털 신호를 출력하는 회로와, 상기 복수의 디지털 신호에 의해 구동되는 복수의 코일(유니트)을 이용하여, 디지털 신호를 아날로그 음성으로 직접 변환하는 디지털 스피커 시스템이 제안되고 있다. 이 디지털 스피커 시스템을 실현하기 위해서는, 가능한 적은 코일로 필요한 SNR을 확보하기 위해 3가의 선택 신호 (-1, 0, 1)를 사용하여 단위 셀을 선택하는 것이 바람직하다. 또한, 기구 부품인 코일의 제조 오차는, 반도체 등의 전자 부품에 비해 크고 어긋남 오차를 무시할 수 없는 충분한 오차 확산의 효과를 얻는 선택 장치가 디지털 스피커 시스템의 실현에 필요하다.
본 발명은, 3가의 선택 신호 (-1, 0, 1)를 이용하는 경우에, 단위 셀을 선택하는 선택 장치에 오차 확산 기술을 이용할 때, 특히 D/A 변환기로부터의 선택 신호에 의해 선택되는 단위 셀의 출력 합계가 0 근방으로 하려고 하면, 선택 장치로부터의 선택 신호에 의해 선택되는 단위 셀의 수가 작아지게 되는 것을 해결하는 것을 목적 중 하나로 한다. 또한, 선택 신호에 의해 선택되는 단위 셀의 수가 작아지는 것에 의해, 오차를 평활화하는 시간이 길어지고, 오차 확산의 효과가 약해지게 되는 문제를 해결하는 것을 목적 중 하나로 한다.
본 발명의 일 실시형태로서 디지털 선택 신호를 취득하는 취득부와, 0가의 출력이 명령되는 것이 가능한 복수의 단위 셀 각각에 선택 신호를 출력하는 출력부를 구비하고, 상기 선택 신호는 상기 단위 셀에 상기 선택 신호에 대응하는 값의 출력을 명령하며, 상기 복수의 단위 셀에 출력되는 선택 신호가 명령하는 출력의 값의 합계는 상기 디지털 선택 신호에 대응하여 결정되는 값이며, 상기 디지털 선택 신호에 대응하는 출력이 0가 이면, 0이 아닌 N가의 출력을 명령하는 선택 신호가 출력되는 단위 셀이 존재하는 것을 특징으로 하는 선택 장치를 제공한다. 여기서 「0가의 출력」은, 값이 0이 되는 출력을 지칭한다. 또한, 「0이 아닌 N가의 출력」은, 값이 0이 아닌 출력을 지칭하며, 출력을 측정한 결과가 N라고 하는 수치로서 표현되는 것을 지칭한다.
본 발명에 의하면, 3가의 선택 신호 (-1, 0, 1)를 이용하여 단위 셀을 선택하는 선택 장치에 오차 확산 기술을 이용하는 경우에, 0의 값 또는 0의 값 근방을 출력할 때에, 오차 확산의 효과가 약해지는 것을 방지할 수 있다. 또한 본 발명에서는, 3가의 선택 신호 (-1, 0, 1)를 이용하여 단위 셀 수가 2가의 출력을 하는 경우에 비해, 단위 셀의 수를 반감할 수 있다.
도 1은 3가의 선택 장치를 이용한 종래 예의 D/A 변환기의 구성도이다.
도 2는 3가의 선택 신호를 이용한 종래 예의 D/A 변환기로 사용되는 선택 장치의 동작 원리를 설명하는 도이다.
도 3은 3가의 선택 신호를 이용한 본 발명의 일 실시형태와 관련되는 D/A 변환기로 사용되는 선택 장치의 동작 원리를 설명하는 도이다.
도 4는 종래예에서의 3가의 선택 신호로 0을 선택하는 선택 장치의 동작과, 본 발명에서의 3가의 선택 신호로 0을 선택하는 선택 장치의 동작과의 비교도이다.
도 5는 본 발명의 제1 실시예와 관련되는 선택 장치를 이용하는 D/A 변환 장치의 구성도이다.
도 6은 본 발명의 제2 실시예와 관련되는 선택 장치를 이용하는 D/A 변환 장치의 구성도이다.
도 7은 본 발명의 실시예와 관련되는 선택 장치에 사용되는 변환 테이블 회로도이다.
도 8은 본 발명의 제3 실시예의 선택 장치의 구성도이다.
도 9는 본 발명의 제4 실시예와 관련되는 선택 장치를 이용하는 디지털 스피커 장치의 구성도이다.
도 10은 본 발명의 실시예와 관련되는 3가의 선택 신호로 0을 선택하는 선택 장치의 동작 원리를 설명하는 도이다.
도 11은 본 발명의 실시예와 관련되는 3가의 선택 신호로 0을 선택하는 선택 장치의 동작 원리를 설명하는 도이다.
도 12는 본 발명의 제5 실시예와 관련되는 선택 장치를 사용한 디지털 스피커 장치의 구성도이다.
도 13은 본 발명의 제6 실시예와 관련되는 선택 장치의 구성도이다.
도 14는 본 발명의 일 실시형태와 관련되는 2가의 선택 장치를 이용한 D/A 변환기의 구성도이다.
도 15는 본 발명의 일 실시형태와 관련되는 2가의 선택 장치를 이용한 D/A 변환기로 사용되는 선택 장치의 동작 원리를 설명하는 도이다.
도 16은 본 발명의 제7 실시예와 관련되는 선택 장치의 구성도이다.
도 17은 본 발명의 일 실시형태와 관련되는 선택 장치의 선택 회로의 구성도이다.
도 18은 본 발명의 일 실시형태와 관련되는 선택 장치의 선택 회로의 구성도이다.
도 19는 본 발명의 일 실시형태와 관련되는 선택 장치의 선택 회로의 구성도이다.
도 20은 본 발명의 일 실시형태와 관련되는 선택 장치의 선택 회로의 구성도이다.
도 21은 본 발명의 일 실시형태와 관련되는 선택 장치의 선택 회로의 구성도이다.
이하, 도면을 참조하면서 본 발명의 동작 원리를 실시형태로서 설명한다. 아울러, 본 발명은 이하에 설명되는 실시형태로 한정되는 것은 아니다. 본 발명은, 그 요지를 일탈하지 않는 범위에서, 여러 가지의 변형을 더해 실시하는 것이 가능하다. 예컨대, 이하의 설명에서는, 주로 3가의 선택 신호가 이용되는 경우에 대해 설명하고 있지만, 본 발명은 3가의 선택 신호에 한정되지 않고, 일반의 다수 값의 선택 신호를 이용하는 경우에도 실시할 수 있다.
도 3은, 본 발명에 의한 실시형태의 하나로서, 3가의 선택 신호 (-1, 0, 1)를 사용한 경우에서의 단위 셀 Ym의 선택 중 시간 방향의 선택의 양태와, 본 발명의 선택 장치가 이용되지 않는 경우(a)와 본 발명의 선택 장치가 이용되는 경우(b)에서의 단위 셀 Ym의 선택 중 시간 방향의 선택의 양태를 비교하는 도이다.
이 예시에서는 D/A 변환기는 0 근방의 신호, 즉 4개 중에서 0개 또는 1개를 교대로 선택하도록 선택 신호를 출력하고 있다. 선택되지 않는 선택 셀에는, 0의 값을 출력하도록 선택 신호가 출력된다. 한편, 본 발명의 선택 장치로부터의 선택 신호는, 단위 셀의 출력의 합계가 0이 될 때에, 4개 중에서 0개의 단위 셀을 선택하는(어느 단위 셀도 선택되지 않는다) 것은 아니기 때문에, 2개의 단위 셀에, +1과 -1을 출력하는 명령을 수행하는 선택 신호를 출력하고 있다. 2개의 단위 셀이 각각 +1과 -1에 대응하는 출력을 수행하면, 이러한 출력은, 가산 회로에서 상쇄되므로 0에 상당하는 값이 출력된다. 아울러 +1을 출력하는 명령을 수행하는 선택 신호를 「+1가의 출력을 명령하는 선택 신호」라고 한다. 유사하게 -1을 출력하는 명령을 수행하는 선택 신호를 「-1가의 출력을 명령하는 선택 신호」라고 한다.
이와 같이 단위 셀의 출력의 합계가 0이 될 때, 4개 중에서 0개를 선택하는(어느 단위 셀도 선택되지 않는다) 것은 아니기 때문에 2개의 단위 셀에 +1과 -1을 출력하는 명령을 수행하는 선택 신호를 선택 장치가 출력한다. 이와 같이 함으로써, 오차를 평활화하는 시간이 길어지지 않고 오차 확산의 효과를 해치지 않는다.
종래 예의 선택 장치에서는, 선택 신호에 입력되는 신호(예컨대, 디지털 선택 신호라고 한다)에 의해, 단위 셀의 출력 합계가 0이 되도록 명령되었을 경우에는, 4개 중에서 0개를 선택 할 수 밖에 없다. 바꾸어 말하면, 모든 단위 셀이 0의 값을 출력하도록 선택 신호가 출력된다. 그러나, 본 발명의 선택 장치에서는 +1과 -1에 상당하는 출력을 수행하도록 단위 셀에 명령을 수행 함으로써, 가산의 결과 0의 값이 출력되도록 하는 것에 특징 중 하나가 있다. 또한, 각각의 단위 셀에 +2와 -2 각각 상당하는 출력을 수행하도록 명령을 수행할 수도 있다. 게다가 2개의 단위 셀에 +1에 상당하는 출력을 수행하도록 명령을 실시하고, 1개의 단위 셀에 -2에 상당하는 출력을 수행하도록 명령을 수행할 수도 있다. 일반적으로는, 양의 값에 상당하는 출력을 수행하도록 명령된 단위 셀의 출력 합계치와, 음의 값에 상당하는 출력을 수행하도록 명령된 단위 셀의 출력 합계치의 합이 0이 되도록 하는 것이 본 발명의 특징 중 하나가 있다.
도 4에는, 단위 셀의 출력 합계가 0이 되는 경우에, 선택 장치가 출력하는 신호의 조합에 대해, 종래예를 (a)로서 도시하고, 본 발명의 일 실시형태에 의한 예를 (b)로서 도시하여, 비교하고 있다. 본 발명의 일 실시형태와 관련되는 선택 장치에 의하면, 선택 신호에 의해 0이 되는 출력이 명령되는 단위 셀의 수가 증가하고 있는 것이 알려져 있다. 또한, 상술의 설명에서는 단위 셀의 출력 합계가 0이 되는 경우에 대해서만 설명하고 있지만, 0 이외의 합계의 출력, 즉 m개의 단위 셀 중m-2개 이하를 선택하여 출력이 수행되는 경우에 대해서도 본 발명의 일 실시형태는 유효하다. m-2개 이상을 선택하여 출력이 수행되는 경우에는, 선택되는 단위 셀의 수가 많아, 3가의 선택 신호 (-1, 0, 1)를 사용하여 단위 셀을 선택하는 경우에서도 오차 확산의 효과를 해치지 않기 때문에 문제가 되지 않는다.
도 5에 본 발명의 선택 장치(700)를 이용한 D/A 변환기의 제1 실시예를 도시한다. 디지털 신호 X(701)를 D/A 변환기(702)에 입력하여 얻을 수 있는 복수의 제1 디지털 선택 신호 Dn(703)를 변환 테이블 회로(710)에 입력하여 복수의 제2 디지털 선택 신호 Fn(711)를 얻는다. 제2 디지털 신호를 선택 장치(704)에 입력하여 선택 장치(704)로부터의 복수의 선택 신호 Sn(705)를 얻는다. 복수의 선택 신호 Sn(705)은 복수의 단위 셀(706)을 선택하고, 단위 셀의 복수의 출력 Ym(707)를 가산기(708)에서 합산하여 출력 신호 Y를 얻는다.
표 2에, D/A 변환기로부터의 복수의 제1 디지털 선택 신호 Dn과, 변환 테이블 회로로부터의 복수의 제2 디지털 선택 신호 Fn과, 단위 셀의 출력 신호 Ym의 진리값 표를 도시한다. 제1 디지털 선택 신호 Dn의 진리값 표는 표 2의 왼쪽에, 제2 디지털 선택 신호 Fn의 진리값 표는 표 2의 중앙에, 단위 셀의 출력 신호 Ym의 진리값 표는 표 2의 오른쪽에 도시한다.
Figure 112010081871381-pct00003
변환 테이블 회로에 Dn=(00000000)이 입력되는 경우에 Fn=(00011000)를 출력 함으로써, 단위 셀의 출력 합계가 0이 될 때, 4개의 단위 셀 중에서 0개를 선택하지 않고 2개의 단위 셀이 +1과 -1에 상당하는 출력을 하도록 명령하게 하는 선택 신호를 출력할 수 있다.
본 발명의 선택 장치(700)에 도시한 바와 같이 종래의 선택 장치의 전단에 임의의 변환 테이블 회로를 마련 함으로써 본 발명의 효과 중 하나를 얻을 수 있다.
도 6에 본 발명의 일 실시형태와 관련되는 선택 장치(800)를 이용한 D/A 변환기의 제2 실시예를 도시한다. 디지털 신호 X(801)를 D/A 변환기(802)에 입력하여 얻을 수 있는 복수의 제1 디지털 선택 신호 Dn(803)를 변환 테이블 회로(810)에 입력하여 복수의 제2 디지털 선택 신호 Fn(811)를 얻는다. 제2 디지털 신호를 선택 장치(804)에 입력하여 선택 장치(804)로부터의 복수의 선택 신호 Sn(805)을 얻는다. 복수의 선택 신호 Sn(805)이 복수의 단위 셀(806)을 선택하고, 단위 셀의 복수의 출력 Ym(807)를 가산기(808)로 합산하여 출력 신호 Y를 얻는다. 변환 테이블 회로(810)에는 순서 제어 회로(820)로부터의 제어 신호(821)가 입력되고 있다.
제2 실시예의 변환 테이블 회로(810)에는 복수의 변환표가 삽입되어 있고, 순서 제어 회로(820)로부터의 제어 신호(821)에 의해 복수의 변환표 중 하나가 선택된다. 순서 제어 회로를 카운터 회로로 구성하면, 복수의 변환표로부터 순서대로 임의의 변환표를 선택하도록 구성 할 수 있다. 순서 제어 회로는 랜덤 신호 발생 회로 등의 임의의 순서 회로로 구성할 수 있다.
표 3에, 제2 실시예의 D/A 변환기에서의, 제1 디지털 선택 신호 Dn와 변환 테이블 회로로부터의 제2 디지털 선택 신호 Fn과, 단위 셀의 출력 신호 Ym의 진리값 표를 도시한다. 제1 디지털 선택 신호 Dn의 진리값 표는 표 3의 왼쪽에, 제2 디지털 선택 신호 Fn의 진리값 표는 표 3의 중앙에, 단위 셀의 출력 신호 Ym의 진리값 표는 표 3의 오른쪽에 도시한다. 변환 테이블 회로는 Dn=(00000000)이 입력되었을 경우에 Fn=(00011000)과 Fn=(00111100)의 2 종류의 신호를 선택 할 수 있다. 선택 장치가 0을 출력하는 경우에, 4개 중에서 0개를 선택하지 않고 2개의 단위 셀이 +1과 -1이 되도록 선택 신호를 출력하거나, 4개의 단위 셀이 +1+1과 -1-1이 되도록 선택 신호를 출력하는가를 순서 제어 회로로부터의 제어 신호에 의해 선택한다.
Figure 112010081871381-pct00004
표 3에서는, 변환 테이블 회로는 Dn=(00000000)에 대해서 복수 종류, 예컨대 2 종류의 출력 Fn=(00011000)와 Fn=(00111100)를 가지는 예를 도시하고 있지만, 임의의 Dn에 대해서 복수의 Fn를 대응시켜도 무방하다. 또한, 종래 예의 Dn=(00000000)에 대해서 출력 Fn=(00000000)를 대응시켜도 무방하다. 출력 Fn=(00000000)에서는 선택되는 단위 셀이 없기 때문에, 선택 셀에서 소비되는 전력이 작아지는 특징이 있다. 종래 예의 Dn=(00000000)에 대해서 적당한 빈도로 출력 Fn=(00000000)를 출력 함으로써 선택 셀에서의 소비 전력과 오차 확산 효과를 최적화하는 것이 가능하게 된다.
도 7에 본 발명의 변환 테이블 회로(900)의 실시예를 도시한다. 본 실시예의 변환 테이블 회로는 Dn=(00000000)에 대해서 출력 Fn=(00011000)을 출력한다. Dn이 (00000000)인 것을 검출하는 회로(901)와, 검출 회로로부터의 신호를 받아 Fn=(00011000)를 출력하는 세트 회로(902)로 구성된다. 본 실시예 이외에도 임의의 논리 회로나, 메모리 회로, 또는 가감산회로가 변환 테이블 회로로 이용 할 수 있다.
도 8에 본 발명의 제3 실시예를 도시한다. 제1 디지털 선택 신호 Dn(1001)과 변환 테이블 회로(1002)로부터의 복수의 제2 디지털 선택 신호 Fn(1003)이 있고, 제2 디지털 선택 신호 Fn이 선택 회로(1004)에 입력된다. 선택 회로로부터의 3가의 선택 신호 Sn(1005)은, 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(1010a, 1010b)에 의해, 선택 신호에 의한 단위 셀의 사용 빈도를 계산하고, 선택의 빈도가 작은 순서로 단위 셀을 선택하도록 선택 회로를 동작시킨다. 변환 테이블 회로(1002)에는 순서 제어 회로(1020)로부터의 제어 신호(1021)가 입력되고 있다.
본 발명의 실시예는, 제1~3의 실시예로 한정되지 않는다. 예컨대, D/A 변환기와 오차 확산용의 선택 회로 사이에 임의의 변환 테이블 회로를 배치하고, 0을 출력하는 대신에 짝수 개의 단위 셀이 +1과 -1을 출력하도록, 선택 신호를 출력하는 선택 장치를 구성할 수도 있다. 이 때, +1을 출력하는 단위 셀의 수와, -1을 출력하는 단위 셀의 수와는 동일하게 된다.
본 발명의 실시예로서 도시한 제1~3의 실시예에서는, 일반적인 D/A 변환기의 예를 이용하고 있지만, D/A 변환기의 구체적인 예로서 디지털 스피커 시스템을 채용할 수 있다. 예컨대, WO2007/135928a1에 제안되고 있듯이, 디지털 음성신호를 입력하여 복수의 디지털 신호를 출력하는 회로와, 상기 복수의 디지털 신호에 의해 구동되는 복수의 코일(유니트)을 이용하여 디지털 신호를 아날로그 음성으로 직접 변환하는 디지털 스피커 시스템 용의 선택 장치에서도 본 발명의 일 실시형태를 응용할 수 있다. 작은 코일로 필요한 SNR를 확보하기 위해서, 3가의 선택 신호를 사용하여 코일을 구동하는 디지털 스피커 시스템 용의 선택 장치에서도 본 발명을 이용할 수 있다.
도 9에 본 발명의 선택 장치(1100)를 이용한 디지털 스피커 시스템의 제4 실시예를 도시한다. 디지털 신호 X(1101)를 D/A 변환기(1102)에 입력하여 얻을 수 있는 복수의 제1 디지털 선택 신호 Dn(1103)를 변환 테이블 회로(1110)에 입력하여 복수의 제2 디지털 선택 신호 Fn(1111)를 얻는다. 제2 디지털 신호를 선택 장치(1104)에 입력하여 선택 장치(1104)로부터의 복수의 선택 신호 Sn(1105)를 얻는다. 복수의 선택 신호 Sn(1105)이 복수의 단위 셀(1106)을 선택하고, 단위 셀의 복수의 출력 Ym(1107)를 복수의 코일(유니트)로 구성되는 스피커 장치(1108)에서 합산하여 출력 신호 Y를 얻는다. 변환 테이블 회로(1110)에는 순서 제어 회로(1120)로부터의 제어 신호(1111)가 입력되고 있다.
도 10에 본 발명의 선택 장치의 제2 동작예를 도시한다. 도 10은 3가의 선택 신호 (-1, 0, 1)를 사용했을 경우의 단위 셀 Ym의 선택 중 시간 방향의 선택의 양태를, 본 발명의 일 실시형태와 관련되는 선택 장치가 이용되지 않는 경우(a)와 이용되는 경우(b)를 비교한 것이다.
상술한 설명과 같이, 도 10에 도시하는 본 발명의 일 실시형태와 관련되는 선택 장치가 이용되지 않는 경우와, 이용되는 경우와는, 단위 셀의 출력 합계에 의해 0 근방의 신호가 출력되고 있다. 즉, 4개의 단위 셀 중에서 0개 또는 1개를 교대로 선택하는 선택 신호를 출력하고 있다. 본 발명의 일 실시형태와 관련되는 선택 장치의 제2 동작예에서는, 선택 신호는, 단위 셀의 출력 합계가 0이 될 때, 4개의 단위 셀 중에서 0개를 선택하는 것이 아니라, 한 번 +1을 출력하도록 명령한 후에, 한번 더 0을 출력할 경우에 -1을 출력하게 명령하는 선택 신호를 출력하도록 동작한다. 본 발명의 일 실시형태와 관련되는 선택 장치의 제1 동작예에서는, 한 번에 +1과 -1이 출력되도록 하는 선택 신호를 출력하고 있는 데에 반해, 본 발명의 선택 장치의 제2 동작예에서는, 시계열로 +1과 -1을 출력하도록 단위 셀에 명령이 됨으로써 0을 출력한다. +1과 -1은 가산 회로에서 시계열적으로 상쇄되므로 0이 출력된다. 즉, 시간 평균을 취함으로써, 단위 셀의 출력 합계가 0이 된다.
본 발명의 일 실시형태와 관련되는 선택 장치의 제1 동작예와 같이, 0을 출력할 경우에 4개의 단위 셀 중에서 0개를 선택하지 않고 시계열로 1개의 단위 셀이 +1과 -1이 되도록 선택 장치가 선택 신호를 출력하면, 오차를 평활화하는 시간이 길지 않게 되어 오차 확산의 효과를 헤치지 않는다.
도 11에 본 발명의 일 실시형태와 관련되는 선택 장치의 제3 동작예를 도시한다. 도 11은 3가의 선택 신호 (-1, 0, 1)를 사용했을 경우의 단위 셀 Ym의 선택 중 시간 방향의 선택의 양태를, 본 발명의 일 실시형태와 관련되는 선택 장치가 이용되지 않는 경우(a)와, 이용되는 경우(b)를 비교한 것이다.
상술한 설명과 같이, 도 11에서도 D/A 변환기는 0 근방의 신호, 즉 4개의 단위 셀 중에서 0개 또는 1개를 교대로 선택하도록 선택 신호를 출력하고 있다. 본 발명의 일 실시형태와 관련되는 선택 장치의 제3 동작예에서는, 선택 신호는 0을 출력할 경우에 4개의 단위 셀 중에서 0개를 선택하지 않고, 한 번 +1(-1)을 출력하도록 단위 셀에 명령한 후에 한번 더 0을 출력하는 경우에 -2(+2)를 출력하도록 단위 셀에 명령하고, 나아가 한번 더 0을 출력하는 경우에 +1(-1)을 출력하도록 단위 셀에 명령하도록 동작한다. 본 발명의 일 실시형태와 관련되는 선택 장치의 제1 동작예에서는, 예컨대 한 번에 +1과 -1 각각이 짝수 개의 단위 셀에 의해 출력되도록 하는 것 같은 선택 신호를 출력하고 있는데 반해, 본 발명의 일 실시형태와 관련되는 선택 장치의 제2 동작예에서는, 1 또는 복수의 단위 셀이 시계열로 +1과 -2와 +1을 출력 함으로써 0을 출력한다. +1과 -2와 +1은 가산 회로에서 시계열적으로 상쇄되기 때문에 0이 출력된다. 이 경우에도 단위 셀의 출력 합계의 시간 평균을 계산하면 0이 된다.
본 발명의 일 실시형태와 관련되는 선택 장치의 제1 동작예와 같이, 0을 출력할 경우에 4개의 단위 셀 중에서 0개를 선택하지 않고 시계열로 단위 셀의 출력이 +1과 -2와 +1이 되도록 선택 장치가 선택 신호를 출력하면, 오차를 평활화하는 시간이 길지 않게 되어 오차 확산의 효과를 해치지 않는다.
도 12에 본 발명의 일 실시형태와 관련되는 선택 장치(1400)를 이용한 디지털 스피커 시스템의 제5 실시예를 도시한다. 디지털 신호 X(1401)를 D/A 변환기(1402)에 입력하여 얻을 수 있는 복수의 제1 디지털 선택 신호 Dn(1403)를 변환 테이블 회로(1410)에 입력하여 복수의 제2 디지털 선택 신호 Fn(1411)를 얻는다. 제2 디지털 신호를 선택 장치(1404)에 입력하여 선택 장치(1404)로부터의 복수의 선택 신호 Sn(1405)를 얻는다. 복수의 선택 신호 Sn(1405)이 복수의 단위 셀(1406)을 선택하여, 단위 셀의 복수의 출력 Ym(1407)를 복수의 코일(유니트)로 구성되는 스피커 장치(1408)로 합산하여 출력 신호 Y를 얻는다. 변환 테이블 회로(1410)에는 순서 제어 회로(1420)로부터의 제어 신호 (1421)가 입력되고 있다. 상기 제어 신호(1411)는 적어도 하나 이상의 지연 소자(1430)를 포함한 회로에 입력되고, 그 출력 신호(1431)에 의해 순서 제어 회로(1420)로 귀환이 이루어지게 된다.
도 12에 도시한 것처럼 MAP 회로(1410)의 제어 정보를, 지연 장치를 통해 순서 제어 회로에 귀환 함으로써, 상술한 선택 장치의 제2나 제3 동작예에서와 같은 시계열로 출력치를 상쇄하는 회로를 실현할 수 있다.
도 13에 본 발명의 일 실시형태와 관련되는 선택 장치의 제6 실시예를 도시한다. 제1 디지털 선택 신호 Dn(1501)와, 변환 테이블 회로(1502)로부터의 복수의 제2 디지털 선택 신호 Fn(1503)이 있고, 제2 디지털 선택 신호 Fn이 선택 회로(1504)로 입력된다. 선택 회로로부터의 3가의 선택 신호 Sn(1505)은, 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(1510a, 1510b)에 의해, 선택 신호에 의한 단위 셀의 선택 빈도를 계산하고, 선택 빈도가 작은 순서로 단위 셀을 선택하도록 선택 회로를 동작시킨다. 변환 테이블 회로(1502)에는 순서 제어 회로(1520)로부터의 제어 신호(1521)가 입력되고, 상기 적분 회로의 내부 상태값(1521)도 순서 제어 회로(1520)에 입력되고 있다.
이와 같이 적분 회로의 내부 상태값을 순서 제어 회로에 입력 함으로써, 선택 회로의 내부 상태에 따라 순서 제어 회로의 동작을 적응적으로 제어하는 것이 가능하게 된다. 즉, 선택 회로를 제어하고 있는 적분기의 내부 상태가 불안정(오차를 평활화하는 시간이 길어진다)이 되는 경우에 적응적으로 MAP 회로(1502)를 동작시켜 선택 회로를 안정하게 동작시키는 것이 가능하게 된다. 이에 의해, 오차를 평활화하는 시간과, 소비 전력의 관계를 최적화하는 것이 가능하다.
도 14는, 본 발명의 상이한 실시형태와 관련되는 선택 장치에 이용되는 오차 확산 회로의 동작을 간단하게 설명한다. 오차 확산을 수행하는 D/A 변환기는, 디지털 신호 X(101)와, D/A 변환기(102)와, D/A 변환기로부터의 복수의 디지털 선택 신호 Dn(103)와, 선택 장치(104)와, 선택 장치로부터의 선택 신호 Sn(105)과 복수의 단위 셀(106)과, 단위 셀로부터의 복수의 출력 Yn(107)과, Yn를 가산하는 가산기(108)로 구성된다.
표 4에, D/A 변환기로부터의 디지털 선택 신호 Dn(103)의 진리값 표(표 4의 좌측)와, 단위 셀의 출력 신호 Yn(107)의 진리값 표(표 4의 우측)를 도시한다. 표 4에 도시한 바와 같이 D/A 변환기의 출력은 온도계 코드이다. 또한, 단위 셀은 2가의 선택 신호에 대해서는, 표 5와 같은 가중치를 기재하고 있다.
Figure 112010081871381-pct00005
Figure 112010081871381-pct00006
도 14, 표 4에 도시한 바와 같이 8개(n=8)의 단위 셀이 있는 경우, 출력 Y는 -4, -3, -2, -1, 0, 1, 2, 3, 4의 (n+1=9) 값을 취하는 것이 가능하게 된다. 예컨대 0을 출력하는 경우는 8개의 단위 셀 중 4개에 +0.5를 출력하도록 명령하고, 나머지의 4개의 단위 셀 -0.5를 출력하도록 명령하면 가산기에서 -2와 +2가 상쇄되어 0을 출력하는 것이 가능하게 된다.
도 15에는, 단위 셀 Yn의 선택 중 시간 방향의 선택의 양태를, 오차 확산용의 선택 장치를 넣지 않는 경우와, 넣었을 경우로 비교하고 있다. 도 15의 예에서는 D/A 변환기는 0 근방의 신호가 출력되도록, 즉 8개 중에서 4개 또는 5개를 교대로 선택하도록 선택 신호를 출력하고 있다. 도면에 도시한 바와 같이 선택 장치로부터의 선택 신호도 동일하게 8개 중에서 4개 또는 5개를 교대로 선택하는 것 같은 선택 신호를 출력하고 있다. 양자 모두 같은 개수의 단위 셀을 선택하는 신호이지만, D/A 변환기로부터의 선택 신호가 항상 같은 단위 셀을 선택하는데 대해, 선택 장치로부터의 선택 신호는 선택하는 단위 셀이 시간과 함께 변화한다. 도 15(b)에서는 선택되지 않은 셀을 차례로 선택하는 알고리즘을 이용하고 있으므로, 처음에는 입력과 같은 (00011111)이 선택된 다음의 시간에서는 (11100001), 그 다음의 시간에서는 (00011110)과 같이 선택되는 셀이 바뀌어, 짧은 시간 사이에 모든 단위 셀이 균등하게 사용되므로 오차가 평활화된다.
이상, 단위 셀이 2가의 선택 신호에 대해서 (-0.5, +0.5)의 가중치를 하는 예로 동작을 설명했지만, 그 이외의 가중치를 하는 경우에서도 같은 효과를 얻을 수 있는 것은 물론이다. 예컨대 (0, 1)의 가중치를 하는 경우는 Y=0, 1, 2, 3, 4, 5, 6, 7, 8의 (n+1=9) 값을 취하는 것이 가능하게 되므로, 예컨대 4를 출력하는 경우는 8개의 단위 셀 중 4개를 1로 선택하고, 나머지의 4개의 단위 셀을 0으로 선택하면 4를 출력할 수 있다. (-0.5, +0.5)의 경우와 같이 4를 출력할 때마다 8개의 단위 셀 중 4개를 선택하는 방법을 순차적으로 바꾸어 감으로써 오차 확산 기술을 이용 할 수 있다.
도 16에 본 발명의 일 실시형태와 관련되는 선택 장치의 제7 실시예를 도시한다. 제1 디지털 선택 신호 Dn(1603)과 변환 테이블 회로(1610)로부터의 복수의 제2 디지털 선택 신호 Fn(1611)이 있다. 복수의 제2 디지털 선택 신호 Fn(1611)은, 플러스 측의 선택 회로(1604a)와 마이너스 측의 선택 회로(1604b)에 입력된다. 여기서, 「플러스 측의 선택 회로」란, 플러스 값의 출력을 실시하게 하는 단위 셀을 선택하는 회로이다. 예컨대, 플러스 측의 선택 회로(1604a)는, 선택 신호로서 0 또는 1을 출력한다. 동일하게, 「마이너스 측의 선택 회로」란, 마이너스 값의 출력을 실시하게 하는 단위 셀을 선택하는 회로이다. 예컨대, 마이너스 측의 선택 회로(1604a)는, 선택 신호로서 0 또는 -1을 출력한다. 또한, 플러스 측의 선택 회로에 입력되는 제2 디지털 선택 신호를, 「플러스 측의 제2 디지털 선택 신호」라고 하고, 마이너스 측의 선택 회로에 입력되는 제2 디지털 선택 신호를, 「마이너스 측의 제2 디지털 선택 신호」라고 한다. 또한, 플러스 측의 선택 회로가 출력하는 신호를 「플러스 측의 선택 신호」라고 하고, 마이너스 측의 선택 회로가 출력하는 신호를 「마이너스 측의 선택 신호」라고 한다.
또한, 이하의 설명에서, 변환 테이블 회로(1610)가 사용하는 진리값 표(디지털 신호 X(1610)와 제2 디지털 선택 신호(1611)의 값과의 관계를 정하는 데이터)는, 상술의 제1 실시예로부터 제6 실시예에서 사용되는 것에도 한정되지 않는다. 임의의 진리값 표를 사용할 수 있다.
2개의 선택 회로(1604a, 1604b)가 전체적으로 출력하는 3가의 선택 신호 Sn(1605a, 1605b)은, 선택 신호에 의한 단위 셀의 선택의 빈도를 계산하여 출력된다. 이 때, 플러스 측의 선택기(1604a), 마이너스 측의 선택기(1604b) 각각은, 선택 빈도가 작은 순서대로 단위 셀을 선택하도록 동작한다. 또한, 변환 테이블 회로(1602)에는 순서 제어 회로(1620)로부터의 제어 신호 (1621)가 입력되고 있다.
이와 같이 제2 디지털 선택 신호 Fn의 플러스 측과 마이너스 측을 개별의 선택 회로에 입력 함으로써, 플러스 측의 셀을 선택하는 경우의 오차를 평활화하는 동작과, 마이너스 측의 셀을 선택하는 경우의 오차를 평활화하는 동작을, 독립적으로 안정화하여 동작시키는 것이 가능하게 된다. 이에 의해, 오차를 평활화하는 시간과, 소비 전력의 관계를 최적화하는 것이 가능하게 된다.
도 17에 본 발명의 일 실시형태에서 이용되는 선택 회로(1700)의 실시예를 도시한다. 변환 테이블 회로로부터의 복수의 제2 디지털 선택 신호 Fn(1701)이 있고, 제2 디지털 선택 신호 Fn이 선택 회로(1702)에 입력된다. 선택 회로가 출력하는 3가의 선택 신호 Sn(1705)은, 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로를 가지는 회로에 입력된다. 제1 적분 회로(1705)로부터의 출력 신호(1707)를 제2 적분 회로(1706)에 입력하여 선택 신호 Sn(1705)을 적산한다. 이 적산의 결과에 의해 단위 셀의 사용 빈도가 표현된다. 제2 적분 회로(1706)로부터의 출력 신호(1708)를 소트 회로(1710)에 입력 함으로써 선택 빈도가 작은 순서대로 단위 셀을 선택하는 신호(1703)를 생성하여 선택 회로를 제어하고 있다.
도 18에 본 발명의 일 실시형태에서 이용되는 선택 회로(1800)의 다른 실시예를 도시한다. 변환 테이블 회로로부터의 복수의 제2 디지털 선택 신호 Fn은 플러스 측(1801a)과 마이너스 측(1801b)으로 구분할 수 있고, 플러스 측의 제2 디지털 선택 신호(1801a)는 선택 회로(1802a)에 입력되고 선택 신호 Sn(1804a)가 출력된다. 선택 신호 Sn은 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(1805a, 1806a)에 순서대로 입력되어 적분 회로(1806a)의 출력은 소트 회로(1810a)에 입력된다. 소트 회로(1810a)는, 선택 빈도가 작은 순서대로 플러스 값을 출력하는 단위 셀을 선택하는 신호(1803a)를 발생하고 선택 회로(1802a)를 제어하고 있다. 또한 마이너스 측의 제2 디지털 선택 신호(1801b)는 선택 회로(1802b)에 입력되고 선택 신호 Sn(1804b)은 출력된다. 선택 신호 Sn은 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(1805b, 1806b)에 순서대로 입력되어 적분 회로(1806b)의 출력은 소트 회로(1810b)에 입력된다. 소트 회로(1810 b)는, 선택 빈도가 작은 순서대로 마이너스 값을 출력하는 단위 셀을 선택하는 신호(1803b)를 발생하여 선택 회로를 제어하고 있다. 플러스 측 제 2 디지털 선택 신호와, 마이너스 측 제 2 디지털 선택 신호를 개별 선택 회로에 넣음으로써, 플러스 값을 출력하는 단위 셀을 선택하는 경우의 오차를 평활화하는 동작과, 마이너스 값을 출력하는 단위 셀을 선택하는 경우의 오차를 평활화하는 동작을 독립하여 안정적으로 동작시키는 것이 가능하게 되어, 오차를 평활화하는 시간과 소비 전력의 관계를 최적화하는 것이 가능하다.
도 19에 본 발명의 일 실시형태에서 이용되는 선택 회로(1900)의 다른 실시예를 도시한다. 변환 테이블 회로로부터의 복수의 제2 디지털 선택 신호 Fn은 플러스 측의 제2 선택 신호(1901a)와 마이너스 측의 선택 신호(1901b)로 구분할 수 있고, 플러스 측의 제2 디지털 선택 신호(1901a)는 선택 회로(1902a)에 입력되어 선택 신호 Sn(1905a)이 출력된다. 마이너스 측의 제2 디지털 선택 신호(1901b)는 선택 회로(1902b)에 입력되어 선택 신호 Sn(1905b)이 출력된다. 플러스 측의 선택 회로(1902a)와 마이너스 측의 선택 회로(1902b)가 출력하는 선택 신호 Sn은 가산기(1905)에 의해 가산된 후에, 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(1906,1907)에 순서대로 입력된다. 적분 회로(1907)의 출력은 소트 회로(1908)에 입력된다. 소트 회로(1908)는, 선택 빈도가 작은 순서대로 플러스 측의 단위 셀을 선택하는 신호(1903a)와 마이너스 측의 단위 셀을 선택하는 신호(1903b)를 발생하여 각각의 선택 회로를 제어하고 있다. 본 실시예에서는, 플러스 측의 선택 회로로부터의 신호와 마이너스 측의 선택 회로로부터의 신호를 가산기로 가산 함으로써, 필요한 적분 회로의 수를 줄일 수 있는 것이 가능하게 된다. 또한 개별의 선택 회로가 있기 때문에, 플러스 측의 단위 셀을 선택하는 경우의 오차를 평활화하는 동작과, 마이너스 측의 단위 셀을 선택하는 경우의 오차를 평활화하는 동작을 독립하여 안정적으로 동작시키는 것이 가능하게 되어, 오차를 평활화하는 시간과 소비 전력의 관계를 최적화하는 것이 가능하다.
도 20에 본 발명의 일 실시형태에서 이용되는 선택 회로(2000)의 다른 실시예를 도시한다. 변환 테이블 회로로부터의 복수의 제2 디지털 선택 신호 Fn은 플러스 측의 디지털 선택 신호(2001a)와, 마이너스 측의 디지털 선택 신호(2001b)로 구분될 수 있어 각각 선택 회로에 입력된다. 플러스 측의 제2 디지털 선택 신호(2001a)는 선택 회로(2002a)에 입력되고 선택 신호 Sn(2005a)이 출력된다. 마이너스 측의 제2 디지털 선택 신호(2001b)는 선택 회로(2002b)에 입력되고 선택 신호 Sn(2005b)이 출력된다. 플러스 측과 마이너스 측과의 선택 신호 Sn은 가산기(2005a)에 의해 가산된 후에, 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(2006a, 2007a)에 순서대로 입력된다. 적분 회로(2007a)의 출력은 소트 회로(2008a)에 입력된다. 소트 회로(2008a)는, 선택 빈도가 작은 순서대로 플러스 측의 단위 셀을 선택하는 신호(2003a)를 발생하여 선택 회로(2002a)를 제어한다. 동일하게 플러스 측과 마이너스 측과의 선택 신호 Sn은 가산기(2005b)에 의해 가산된 후에, 지연 소자와 가산기로 구성된 적어도 2개 이상의 적분 회로(2006b, 2007b)에 순서대로 입력된다. 적분 회로(2007b)의 출력은 소트 회로(2008b)에 입력된다. 소트 회로(2008b)는, 선택 빈도가 작은 순서대로 마이너스 측의 단위 셀을 선택하는 신호(2003b)를 발생하여 선택 회로(2002b)를 제어한다. 플러스 측과 마이너스 측과의 선택 회로로부터의 신호를 가산기로 가산을 할 때에 가산 계수를 독립으로 선택하고, 가산 계수에 의한 가중치를 수행하여 가산을 함으로써, 오차 확산의 동작의 최적화를 하는 것이 가능하게 된다. 또한 개별 선택 회로가 있기 때문에, 플러스 측의 단위 셀을 선택하는 경우의 오차를 평활화하는 동작과, 마이너스 측의 단위 셀을 선택하는 경우의 오차를 평활화하는 동작을 독립으로 안정적으로 동작시키는 것이 가능하게 되어, 오차를 평활화하는 시간과 소비 전력의 관계를 최적화하는 것이 가능하다.
본 발명의 일 실시형태에서는, 이상의 실시예에서와 같이, 소트 회로를 이용하여 선택 빈도가 작은 순서대로 단위 셀을 선택하는 신호를 발생하여 선택 회로가 제어된다. 다만, 본 발명의 일 실시형태에서는, 소트 회로를 이용하는 것에 한정되지 않고, 소트 회로를 대신하여 임의의 알고리즘에 따른 논리 회로도 이용하는 것이 가능하다.
도 21에 본 발명의 일 실시형태에서 이용되는 선택 회로(2100)의 다른 실시예를 도시한다. 변환 테이블 회로로부터의 복수의 제2 디지털 선택 신호 Fn은 플러스 측의 제2 디지털 선택 신호(2101a)와 마이너스 측의 제2 디지털 선택 신호(2101b)로 구분될 수 있고 플러스 측의 제2 디지털 선택 신호(2101a)는 선택 회로(2102a)에 입력되어 선택 신호 Sn(2105a)이 출력된다. 마이너스 측의 제2 디지털 선택 신호(2101b)는 선택 회로(2102b)에 입력되어 선택 신호 Sn(2105b)이 출력된다. 플러스 측과 마이너스 측과의 선택 신호 Sn은 가산기(2105)에 의해 가산된 후에, 지연 소자와 가산기로 구성된 적어도 3개 이상의 적분 회로(2106, 2107, 2108)에 순서대로 입력된다. 적분 회로(2108)의 출력은 논리 회로(2109)에 입력되어 논리 회로의 알고리즘에 따라 플러스 측의 단위 셀을 선택하는 신호(2103a)와 마이너스 측의 단위 셀을 선택하는 신호(2103b)가 발생된다. 신호(2103a)와 신호(2103b)에 의해 각각의 선택 회로가 제어된다. 본 실시예에서는, 적어도 3개 이상의 적분 회로를 이용하여 선택 정보를 필터 계산하고 있다. 3개 이상의 적분 회로를 이용 함으로써, 시간당 소자의 선택 개수에 관계없이 안정된 오차 확산의 효과를 얻는 것이 가능하게 되므로, 본 발명을, 멀티 유니트를 사용한 디지털 스피커 장치에 응용하는 것이 가능하게 된다.
이상의 설명에서는, 디지털 선택 신호를 취득하는 취득부(예컨대, 변환 테이블 회로(710))와 0가의 출력이 명령되는 것이 가능한 복수의 단위 셀 각각 선택 신호를 출력하는 출력부(예컨대, 선택 회로(704))를 구비하고, 디지털 선택 신호는, 단위 셀에 선택 신호에 대응하는 값의 출력을 명령하는 신호이며, 복수의 단위 셀에 출력되는 선택 신호의 값의 합계는 디지털 선택 신호에 대응하여 정해지는 값이며, 디지털 선택 신호에 대응하는 출력이 0가이면, 0이 아닌 N가의 출력을 명령하는 선택 신호가 출력되는 단위 셀이 존재하는 선택 장치가 개시된다. 여기에서, 선택 신호는, 3가 신호 (1, 0,-1), 5가 신호 (2, 1, 0, -1, -2) 등의 다수 값 신호이어도 무방하다.
또한, 단위 셀의 출력에 오차가 없다고 가정한 경우에, 플러스 값의 출력을 명령하는 선택 신호가 출력되는 단위 셀의 출력의 합계치와, 마이너스 값의 출력을 명령하는 선택 신호가 출력되는 단위 셀의 출력의 합계치와의 가산(「가산」에는, 시간 평균을 요구하는 것도 포함할 수 있다)의 결과가 0가가 되도록 할 수 있다.
또한, 디지털 선택 신호에 대응하는 출력이 0가가 아니면, 플러스 값의 출력을 명령하는 선택 신호가 출력되는 단위 셀과, 마이너스 값의 출력을 명령하는 선택 신호가 출력되는 단위 셀이 존재하고, 플러스 값의 출력을 명령하는 선택 신호가 출력되는 단위 셀의 출력의 합계치와, 마이너스 값의 출력을 명령하는 선택 신호가 출력되는 단위 셀의 출력의 합계치가, 디지털 선택 신호에 대응하는 출력의 값이 되도록 할 수도 있다.
또한, 디지털 선택 신호를 취득하는 취득부(예컨대, 변환 테이블 회로(1610))와 복수의 단위 셀 각각 선택 신호를 출력하는 출력부(예컨대, 선택 회로(1604a, 1604b))를 구비하고, 출력부는, 플러스 값을 출력하는 제1 선택 회로(예컨대, 선택 회로(1604a))와 마이너스 값을 출력하는 제2 선택 회로(예컨대, 선택 회로(1604b))를 구비하는 선택 장치가 개시된다.
또한, 그 선택 장치는, 제1 선택 회로가 출력하는 선택 신호를 적산하는 제1 적분부(예컨대, 적분 회로(1805a, 1806a))와 제2 선택 회로가 출력하는 선택 신호를 적산하는 제2 적분부(예컨대, 적분 회로(1805b, 1806b))를 구비하여도 무방하다. 이 경우, 제1 선택 회로는, 제1 적분부에 의한 적산의 결과가 나타내는 선택 빈도가 작은 순서대로 단위 셀을 선택하고, 제2 선택 회로는 제2 적분부에 의한 적산의 결과가 나타내는 선택 빈도가 작은 순서대로 단위 셀을 선택할 수 있다.
또한, 제1 적분부는, 제1 선택 회로가 출력하는 선택 신호와, 제2 선택 회로가 출력하는 선택 신호를 가산 계수에 의해 가중치를 수행한 합을 적산하게 되어 있어도 무방하다. 또한, 제2 적분부도, 제2 선택 회로가 출력하는 선택 신호와, 제1 선택 회로가 출력하는 선택 신호를 가산 계수에 의해 가중치를 수행한 합을 적산하게 되어 있어도 무방하다. 이 때, 제1 적분부가 이용하는 가산 계수와 제2 적분부가 이용하는 가산 계수와는 동일할 필요는 없다.
또한, 선택 장치는, 2개의 적분부를 구비할 필요는 없고, 1개의 적분부(제3 적분부)를 구비하고 있어도 무방하다. 이 경우, 제3 적분부는, 제1 선택 회로가 출력하는 선택 신호와, 제2 선택 회로가 출력하는 선택 신호와의 합을 적산한다. 그리고, 제1 선택 회로와 제2 선택 회로 각각은, 제3 적분부에 의한 적산의 결과가 나타내는 선택 빈도가 작은 순서대로 단위 셀을 선택한다.
아울러, 제1 적분부, 제2 적분부, 제3 적분부는, 적분 회로를 1개, 2개, 또는 3개 이상 구비할 수 있다. 적분 회로가 2개 이상 구비되는 경우에는, 도 17, 도 21에 도시한 바와 같이, 적분 회로가 직렬로 접속 할 수 있다.

Claims (13)

  1. 디지털 선택 신호를 취득하는 취득부와,
    0가의 출력이 명령되는 것이 가능한 복수의 단위 셀 각각에 선택 신호를 출력하는 출력부를 구비하고,
    상기 선택 신호는 상기 단위 셀에 상기 선택 신호에 대응하는 값의 출력을 명령하며,
    상기 복수의 단위 셀에 출력되는 선택 신호가 명령하는 출력의 값의 합계는 상기 디지털 선택 신호에 대응하여 정해지는 값이고,
    상기 디지털 선택 신호에 대응하는 출력이 0가이면, 0이 아닌 N가의 출력을 명령하는 선택 신호가 출력되는 단위 셀이 존재하고,
    상기 복수의 단위 셀에 출력되는 선택 신호가 상기 복수의 단위 셀에 동작시키는 출력의 값의 시간 평균이 상기 디지털 선택 신호에 대응하여 정해지는 값인 것을 특징으로 하는 선택 장치.
  2. 제1항에 있어서,
    상기 디지털 선택 신호에 대응하는 출력이 0가이면, 0이 아닌 임의의 N가의 출력을 명령하는 선택 신호가 출력되는 단위 셀의 수와, -N가의 출력을 명령하는 선택 신호가 출력되는 단위 셀이 동수가 되는 것을 특징으로 하는 선택 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 출력부는,
    상기 디지털 선택 신호에 따라 0가 이외의 출력을 명령하는 단위 셀의 수를 출력하는 변환부와,
    상기 변환부에 의해 출력된 단위 셀의 수에 따라 선택 신호를 출력하는 선택부를 구비하고,
    상기 디지털 선택 신호에 대응하는 출력이 0가이면, 상기 변환부에 의해 출력된 단위 셀의 수는 2 이상인 것을 특징으로 하는 선택 장치.
  5. 제4항에 있어서,
    상기 변환부는, 0가에 대응하는 디지털 선택 신호에 대해서 2종 이상의 단위 셀의 수로부터 선택을 수행하는 것을 특징으로 하는 선택 장치.
  6. 제4항에 있어서,
    상기 선택부는, 상기 선택 신호에 의한 상기 단위 셀의 선택의 빈도를 요구하고, 선택의 빈도가 작은 순서대로, 0이 아닌 N가의 출력을 명령하는 선택 신호를 출력하는 단위 셀을 결정하는 것을 특징으로 하는 선택 장치.
  7. 제1항에 있어서,
    상기 선택 신호는, 상기 단위 셀에 1, 0 또는 -1 중 어느 하나의 값의 출력을 명령하는 것을 특징으로 하는 선택 장치.
  8. 제1항에 있어서,
    상기 디지털 선택 신호는 디지털 음성신호이고, 상기 단위 셀은 보이스 코일을 구동하는 구동 회로이며, 상기 선택 신호는, 상기 단위 셀에 의해 구동되는 보이스 코일에 흐르는 전류의 유무 및 극성을 나타내는 것을 특징으로 하는 선택 장치.
  9. 제1항에 있어서,
    상기 출력부는, 플러스 값을 출력하는 단위 셀의 선택 신호를 출력하는 제1 선택 회로와, 마이너스 값을 출력하는 단위 셀의 선택 신호를 출력하는 제2 선택 회로를 구비하는 선택 장치.
  10. 제9항에 있어서,
    상기 제 1 선택 회로가 출력하는 선택 신호를 적산하는 제1 적분부와,
    상기 제 2 선택 회로가 출력하는 선택 신호를 적산하는 제2 적분부를 구비하고,
    상기 제 1 선택 회로는 상기 제 1 적분부에 의한 적산의 결과가 나타내는 선택 빈도가 작은 순서대로 단위 셀을 선택하고, 상기 제 2 선택 회로는 상기 제 2 적분부에 의한 적산의 결과가 나타내는 선택 빈도가 작은 순서대로 단위 셀을 선택하는 것을 특징으로 하는 선택 장치.
  11. 제10항에 있어서,
    상기 제 1 적분부와, 상기 제 2 적분부 각각은, 제1 선택 회로가 출력하는 선택 신호와, 상기 제 2 선택 회로가 출력하는 선택 신호를 가산 계수에 의해 가중치를 수행한 합을 적산하는 선택 장치.
  12. 제9항에 있어서,
    상기 제 1 선택 회로가 출력하는 선택 신호와, 상기 제 2 선택 회로가 출력하는 선택 신호와의 합을 적산하는 제3 적분부를 구비하고,
    상기 제 1 선택 회로와 상기 제 2 선택 회로는, 상기 제 3 적분부에 의한 적산의 결과가 나타내는 선택 빈도가 작은 순서대로 단위 셀을 선택하는 것을 특징으로 하는 선택 장치.
  13. 제12항에 있어서,
    상기 제 3 적분부는, 3개 이상의 적분 회로를 구비하는 선택 장치.
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