TWI302059B - Multi-thread parallel processing sigma-delta adc - Google Patents
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Description
'1302059 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種類比數位轉換器，且特別是有關於一 種三角積分（Sigma-delta)類比數位轉換器。 【先前技術】 三角積分ADC係使用便宜且較低解析度之ADC來數位化 具有較高解析度之類比信號。第1圖是習知三角積分ADC之方 塊示思圖。二角積分ADC 1係用以產生代表類比輸入信號Vin 之數位輸出序列sk。ADC 1包括取樣保持（S/Η)電路2、三角積 分調變器3以及刪減器(；Decimator)4。S/Η電路2係根據時脈信 號CLK1對VIN信號進行取樣，以產生類比離散取樣之序列χη。 CLK1信號頻率係遠大於類比信號之頻寬，因此νίΝ實質上會有 過取樣（Over Sampling)現象。三角積分調變器3係根據CLK1 信號之時序，將類比取樣序列Xn轉換為數位資料序列yn。而刪 減器4則濾波並删減序列yn以產生數位輸出序列Sk。 三角積分調變器3包括類比加法器5、數位類比轉換器 (DCA)6、慮波器7以及ADC 8。類比力口法器5係以DCA 6之輸 出來補償序列xn，進而對遽波器7提供類比輸入。而濾波器7 具有離散轉換函數H(z)，用以產生輸出類比序列Zn。ADC 8以 低解析度數位化序列Zn並產生調變器之輸出序列},η，同時輸入 至解析度與ADC 8相同之DAC 6。刪減器4包括數位濾波器9 以及下取樣器（Down Sampler)10。數位濾波器9產生輸出序列 sn，其中每一個元素（Element)係為序列yn中多個最接近元素值 之加權總和。下取樣器10對序列sn進行下取樣，以低於CLK1 信號之頻率產生輸出序列sk之元素。輸出序列Sk則以遠高於 TW2202PA 5 '1302059 ADC 8之解析度來描繪出VIN之連續振幅。因此，三角積分ADC 1得以使用具較低解析度之ADC 8來產生較高解析度之輸出資 料sk。 ADC 8之量化誤差（Quantization Error)會影響ADC 1之解 析度。第2圖係使用附加雜訊en來模擬低解析度ADC之量化 誤差。三角積分調變器3之輸出yn係輸入值xn與附加雜訊en 之線性組合如下： r(z)= ⑻ +⑻ 1 + Η(ζ) 1 + Η(ζ) 由輸入序列xn所看到此調變器之轉換函數為 一 Η⑸ ()Ζ⑺ Ε(ς)=0 一 l + /f〇) F(z) 而由附加雜訊en所看到此調變器之轉換函數為 作） X(z) Χ(ζ)=0 1 + H(z) 其中，S/H電路2係以取樣速率遠大於輸入信號VIN頻寬來產生 輸入序列xn。輸入序列xn係由此離散時間系統中僅相對低頻率 元件所組成。然而，附加雜訊en係「白雜訊（White Noise)」，均 勻分佈於整個頻率範圍。選擇H(z)值使得F(z)係為一種在低頻 可降低雜訊而在高頻會加強雜訊之高通反應量。我們也可以選 擇H(z)使得輸入序列xn看到饋通（Feed-through)，例如是使用第 一階迴路，其中 H (z) = 1 經推導可得轉換函數G(z)以及F(z)如下： G〇) = z_1 以及 F(z) = 1 - z一1 TW2202PA 6 1302059 因此，輸入序列Xn僅看到延遲（z-1),而附加雜訊序列％ 則看到第一階高通反應量（1_z-1)。這種對H(z)之「雜訊整型 (N〇lse Shaping)」選擇降低頻内雜訊，因而增加頻内訊號對雜 訊比（SNR)。這種對H(z)之選擇方式增加頻外（〇m_〇f_b妨句雜 訊。數位濾波器9可使用適當調整之加權係數以產生低通濾波 作用，來移除此頻外雜訊。因此，藉由重新分配量化誤差，可 移除來自ADC低解析度並位於取樣信號頻帶外之大部份附加 雜訊。因此，三角積分調變器3可降低由ADC 8產生之附加雜 訊對系統解析度之影響。 第3圖繪示習知第二階三角積分ADC之方塊圖。三角積 分ADC 11包括s/h電路12、三角積分調變器13以及刪減器 14。S/Η電路12係利用CLK1信號所控制之取樣速率來對類比 信號vIN進行取樣，以產生類比樣本Χη之序列，作為第二階單 線型二角積分調變器13之輸入信號。調變器13係依照cLKi 乜號之日可序產生輸出數位序列％，並經由與第丨圖刪減器$相 似之刪減器14加以濾波及刪減，以產生數位輸出序列％。調變 器13包括加法器15以及濾波器。濾波器16係以 DAC 17之輸出來補償Χη並將結果加以濾波產生類比序列π。。 加法厂18則以DAC 17之輸出來補償Wn並經由濾波器（ζ-ι * (1-z ) yi9之濾波而產生類比序列&。低解析度之ADC 2〇數 位化zn以產生輸出數位序列％，並輸入至dac 17。第3圖中 習知第二階三角積分調變器13之遞迴公式如下： 為了以咼解析度數位化vin，必須以較高取樣頻率來操作 二角積分ADC或者是使用較高階之三角積分ADc。傳統上，
TW2202PA 7 \1302059 ?成ADC二角積分調變器之元件最大操作頻率會限制ADc之 最大取松頻率’因此必須使用較高階之ADC來達到較高之解析 ，。而由於夕回饋迴路導致不穩定性，使得要設計穩定之 高階三角積分ADC相當困難。實際上，濾、波之階數很少超過5, 且保持在4以下較佳。由於濾、波之限制以及形成三角積分轉換 $之兀件取大操作頻率限制，三角積分ADC很少用來數位化具 有大於幾百萬赫茲頻寬之信號。因此，實有必要設計出一種可 以數位化高頻寬信號之三角積分轉換器。 【發明内容】 、有釔於此，本發明的目的就是在提供一種數位類比轉換方 法或裝置。根據本發明，類比輸入信號之數位化係先對類比信 號取樣以產生代表連續振幅之第—序列類比樣本，然後反插入 (De interleave)第一序列’以形成一組個第二序列。各第 j個第二序列包括第-序列之第』個樣本以及其後各第』樣本。 根據本發明的目的，提出-種類比數位轉換方法，包括取 樣:員比輸入信號，以產生第一序列；反插入第一序列以形幻 個第-序列’其中j為大於i之整數；處理』個第二序列，以產 生j個第三序列之數位資料元素；插入化(Inted_M個第三序 列之數位f料元素，以產生第四序狀數位資料元素；以及刪 減第四序列，以產生代表類比輪入信號連續振幅之第五序列數 位資料元素。 根據本發明的目的，提出一種類比數位轉換裝置，包括第 一電路、第二電路以及第三電路。第一電路用以取樣類比信號， 以產生代表類比信號連續振幅之第一序列類比樣本。第二電路 用以反插入第一序列以形成j個第二序列，其中】為大於丨之整
TW2202PA 8 .1302059 激，用以處理些j個第二序列，以產生j個第三序列之數位資料 元素，且插入化j個第三序列之數位資料元素，以產生第四序 列數位資料元素。第三電路用以數位式濾波及刪減第四序列， 以產生代表類比輸入信號連續振幅之第五序列數位資料元素。 根據本發明的目的，提出一種三角積分調變器，用以調變 輸入偵號，其包括第一電路、第二電路以及第三電路。第一電 路用以反插入輸入信號以形成j個第二序列，其中』為大於j 之整數。第二電路用以處理j個第二序列，以產生』個第三序列 數位資料元素。第三電路用以插入化」個第三序列之數位資料 元素，以產生第四序列之數位資料元素。 為讓本發明之上述目的、特徵、和優點能更明顯易懂，下 文特舉一較佳實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 說明書詳細内容係舉本發明最佳模式之—種實施例作說明，然 本發明並不限制於下述之實例或其操作方式。 一第4圖繪示依照本發明一較佳實施例的三角積分A%方塊 圖。二角積分ADC 30係用以產生代表類比輸入信號AN之時間 變化行為之數位輸出序列Sk。ADC 3G包括，電路31，根據 取樣時脈信號CLK1之時脈邊緣’並以遠高於ViN頻寬之取樣 =率周期性地對輸人信號VlN進行取樣，以產生離散類比樣本 序列xn。串列/平行（Serial/paralleh s/p)轉換器Μ係反插入樣 ::列xn(n’，2，...，})’以形成兩個類比樣本序列—及^， 八中x2m+1係由序歹Χη中η為奇數之所有元素組成，而^序列 =序列〜中η為偶數之所有元素組成。序列〜之元素係以時 脈域CLK1之取樣頻率輸入至s/p轉_ 32，而各序列&…
TW2202PA 1302059 及xim之元素係根據時脈信號CLK2之時序，以上述取樣頻率 之一半為取樣速率自S/P轉換器32輸出。 雙線型平行處理三角積分調變器34根據CLK2之時序對 類比樣本序列\化及XhH進行處理，以產生一對數位資料序列 y2m及y2m+i。平行/串列（Parallel/Serial，P/S)轉換器36用以插 入化（Interleave)序列7^及y2m+1之數位資料元素，以產生數位 資料序列yn，並輸入至删減器38。刪減器38與第1圖之刪減 器4相似，係用以濾波及刪減序列yn，以產生數位輸出序列 序列yzm及y2m+l之元素係依照時脈信號CLK2之時序，並以_ 半之CLK1信號取樣頻率輸入至P/S轉換器36,而序列yn係根 據時脈信號CLK3，以相同於取樣頻率之速率自P/S轉換器36 輸出至刪減器38。 第1圖所示之習知三角積分ADC 1所能操作之時脈信號 CLK1最大頻率通常受限於形成三角積分調變器之元件之最大 操作頻率。然而，在第4圖之ADC 30中，三角積分調變器34 係根據時脈信號CLK2為時序且取樣速率僅CLK1取樣頻率之 一半。因此，若第4圖之三角積分調變器34所使用之元件係具 有和第1圖中三角積分調變器3之元件相同之最大操作頻率， 三角積分ADC 30便可操作於較高之頻率（達到三角積分ADC 1 取樣頻率之二倍）。這也使得當三角積分調變器3及34由具有 相似最大操作頻率之元件組成時，三角積分ADC 30可違到三 角積分ADC 1解析度之二倍。 第1圖中習知第一階（First-order)三角積分調變器所依循 之推導公式係為： 第4圖中雙線型（Dual-tread)平行處理三角積分調變器34 TW2202PA 10 1302059 適合使用下列推導公式： Z2m = Z2m-\ + X2m-\ ~ ^w-l Z2m+\ ~ Z2m + X2m ~ 第5圖繪示三角積分調變器34之實施例。調變器34包括 加法放大器（Summing Amplifier)40及42、單位延遲（Z-1)電路 44、低解析度（例如：一位元）ADC 46及48、以及低解析度DAC 50及52。加法器40對x2m+1與加法器42之輸出進行加法操作， 並以DAC 52之輸出來補償加法操作結果，以產生序列y2m。加 法器42對x2m與單位延遲電路44進行加法操作，並以DAC 50 之輸出補償加法操作結果，以產生序列y2m+i。 根據本發明，第4圖之三角積分ADC 30使用了第5圖所 示之雙線型多處理（Multi-processing)三角積分調變器，可以操 作之取樣頻率達到第1圖之習知三角積分八〇01使用僅單線型 (Single-tread)三角積分調變器之取樣頻率的二倍。由於自延遲 電路 44、經由 ADC 46、DAC 對 50、加法器 42、ADC 48、DAC 52、加法器40，再回到延遲電路44之輸入點所形對成迴路之 臨界路徑延遲（Critical Path Delay)關係，實際上所能增加之取 樣頻率達不到兩倍。然而，當需要進一步增加取樣頻率時，利 用下述之「向前看（Look Ahead)」架構可以縮短臨界路徑延遲， 因此可以較高速度取樣使得ADC 30可數位化較高頻寬信號及/ 或以較高解析度進行數位化。 也可以使用j線型平行處理三角積分調變器來增加三角積 分ADC之最大取樣頻率，其中j係為大於2之整數。例如，第 6圖繪示根據本發明三線型（Triple-tread)三角積分ADC之方塊 圖。ADC 60係用以產生代表類比輸入信號VIN時間變化行為之 數位輸出序列sk。ADC 60包括S/Η電路61、S/P轉換器62、 TW2202PA 11 1302059 三線型平行處理三角積分調變器64、ρ/S轉換器66以及刪減器 68 “Η電路61係用以根據取樣時脈信號CLK1之時脈邊緣來 周期性地取樣輸入信號Vin，以產生離散類比樣本序列〜。s/p 轉換器62對樣本序列^進行反插入動作以形成三個類比樣本 類比樣本以及其後每第三個類比樣本。而序列包括序列 Xn之第三類比樣本以及其後每第三個類比樣本。
序列xn之元素係根據時脈信號CLK1之時序並以一取樣頻 率輸入S/P轉換器62，而各序列 7 ^ 分外X3m+2 X3m+1及X3m係根據時脈 信號CLK2之時序並以此取樣頻率之三分之一為取樣速率自 S/P轉換器62輸出。 三線型平行處理三角積分調變器64，以CLK2 $時序處理 序列X3m+2、X3m+1及X&，以產生一組三個數位資料序列丫3瓜、 y3m+ i及y3m+2。Ρ/S轉換器66對序列y3m、y一及乃㈣之元 素進行插人操作’以產生數位序列yn並輸人至職器Μ。刪減 器68與第1圖之刪減器4相似，用以濾波及刪減、
序列X3m+2、X3m+1以及Xh。序列包括序列Χη之第一類比樣 本以及其後每第三個類比樣本。序列包括序列χ之 位輸出序列sk。 序列y3m、y3m+1及y3m+2之元素以時脈信號CLK2為時序並 以三分之—CLKΗ言號取樣頻率輸人p/s轉換器66，而序 之元素以時脈信號CLK3為時序並以相同於取樣頻率 n Ρ/S轉換器66輸入至刪減器68。 因此，當第6圖之三角積分調變器64使用之元件 同於第i圖三角積分調變器3之元件最大操作頻率時，第 之三角積分ADC 60可操作之最大取樣頻率可達到第 積分ADC 1最大取樣頻率之三倍大。這 圖一角 A便传當二角積分調變
TW2202PA 12 1302059 器3及64由具有相似最大操作頻率之元件組成時，三角積分 ADC 60可以三倍於三角積分ADC 1取樣頻率數位化輸入信號 VIN。可以較高速率作取樣使得ADC 60可數位化較高頻寬信號 及/或以較高解析度進行數位化。 第6圖中第一階三線型平行處理三角積分調變器64係依 照下列之推導公式： ^3/w — Z37M-I + 尤3/«-1 Z3m+1 = Z3m + X3m ~~ ^3/w Z3m+2 ~ Z3m+\ + X3m+\ ~ ^m+l 第7圖繪示第6圖中三線型三角積分調變器64之實施例。 三角積分調變器64包括三個加法放大器70-72、單位延遲電路 73、三個低解析度ADC 74_76以及三個低解析度DAC 77-79。 加法器70以DAC 79之輸出來補償x3m+2及z3m+2之和，且電路 73以一單位延遲來延遲此補償結果以產生z3m。ADC 74數位化 Z3m以產生y3m。加法器71以DAC 77之輸出來補償x3m與z3m 的和，且ADC 75數位化z3m以產生y3m+1。加法器72以DAC 78 之輸出補償X3m+1及z3m+1的和，且ADC 76數位化z3m+2以產生 Υ3πι+2 0 根據本發明之三角積分ADC可使用第i階j線型平行處理 三角積分調變器來操作，其中i為大於〇之整數且j為大於1 之整數。例如，第8圖繪示第二階（Second-order)雙線型（i=2且 j=2)三角積分ADC方塊圖。三角積分ADC 90係用以產主代表 類比輸入信號VIN時間變化行為之數位輸出序列sk。ADC 90包 括S/Η電路91、S/P轉換器92、雙線型第二階平行處理三角積 分調變器93、P/S轉換器94以及刪減器95。S/Η電路91係用 以根據取樣時脈信號CLK1之時脈邊緣並以遠大於VIN頻寬之 TW2202PA 13 1302059 取樣速率周期性地取樣輸入信號vIN，以產生離散類比樣本序 列x^S/Ρ轉換器92將樣本序列χη分成二個類比樣本序列X2m+1 及X2m。序列根據時脈信號CLK1之時序並以時脈信號CLK1 之取樣頻率輸入至S/P轉換器92，而各序列x2m+1及x2m之元素 係依照時脈信號CLK2之時序並以二分之一取樣頻率之速率自 S/P轉換器92輸出。 雙線型第二階（j=2且i=2)平行處理三角積分調變器93根 據CLK2之時序處理序列x2m& x2m+1，以產生一對數位資料序 列y2m及y2m+1°P/S轉換器94對序列y2m及y2m+1之元素進行插 入操作，以產生數位序列yn輸入至刪減器95。刪減器95例如 是與第1圖之刪減器4相似，用以濾波及刪減yn以產生代表 VIN時間變化行為之數位輸出序列sk。序列y2m及y2m+1之元素 係依照時脈信號CLK2之時序並以一半之CLK1信號取樣頻率 輸入至P/S轉換器94，而序列yn之元素係依照時脈信號CLK3 之時序並以相同於取樣頻率之速率自P/S轉換器94輸出至刪減 器95。 第3圖中習知第二階三角積分調變器13所依循之推導公 式為：
Wi+n—】 第9圖中雙線型第二階平行處理三角積分調變器93係依 循下列之推導公式： Z2m = Z2m-\ + W2m-\ 一少 2m-l - -yim Z2m+\ : =Z2m + W2m ~~ yi, ^2W+1 =W2m + X2w+1 —)；2m+\ TW2202PA 14 1302059 調變器93包括四個加法器ι〇〇-1〇3、二個單位延遲電路 104及105、二個低解析度ADC 1〇6及1〇7，以及二個低解析度 DAC 108及109。加法器以DAC 1〇9之輸出來補償 及w2m之和’以產生類比序列W2m+1。加法器1〇1以dac 109
之輸出來補償W2m+1及加法1〇3輸出Am+i之和，且延遲電路1〇4 延遲加法器1〇1之輸出以產生Zk。ADC 106數位化類比序列 Z2m以產生輸出序列並輸入至DAC 108。延遲電路1〇5延遲 W2m+1，且加法器ι〇2將延遲結果與相法，並以1⑽之 輸出來補^其加法結果，以產生類比序列。加法器1〇3以 DAC 108之輸出來補償W2m與z2m的和，以產生類比序列Z2m+1。 ADC m數位化Z2m+1以產生輸出序列y2州並輸入至DAC 109。 第^3圖所示之習知三角積分ADC 11所能操作之時脈信號 CLK1最大頻率通常受限於形成三角積分調變器之元件之最大 知作頻率。然而，在第8圖之第二階三角積分ADC 9G中，三 角積分料H 93係以時脈信號CLK2為時序絲樣速率僅 CLK1取樣頻率之_半。因此，若三角積分調變器％所使用之 疋件係具有和第3圖中三角積分調變器13之元件相同之最大操 t頻率’三角積分ADC9G便可操作於比三角積分ADC 11還要 同之最大取樣頻率。可以較高速率取樣使得A% % 較高頻寬輸人信號及/或讀高解析度進行數位化。 )第會示第8两中雙線型㈣）第二階（卜2)平行處理三角 積刀93之方塊圖。當然本發明也可適用於具有其它 i值之-角積分調攀哭。Ι5Ϊ 仏山 文态因此，只要提供具有單一輸入Xn、單 一輸出yn及i個内部眘u ^ 卞 所依循之推導公式，任μ Ί弟1階j線型三角積分調變器 線型三角積分調變器。 1
TW2202PA 15 l3〇2〇59 積分藝者會知道如何產生一組描述第"皆】線型三角 二/二。二1個内部序列之i個方程式。例如，如上所述，在第 ()系統中，Zn係唯一内部資料序列，而在第二階㈣）系 接中/:及Wn係内部資料序列。為了特徵化第丨階』線型三角 次^周、U，百先寫下帛i階單線型三角積分調變器中每一個 1;斗序列之方耘式。為了特徵化第丨階』線型三角積分調變器， ^是提供規範1個内部資料序列中每-個序狀j個推導方程 式。然後由給定之第i階單線型三角積分調變器之丨個方程式，
藉由將η分別以忭^^小忖㈣…及^如㈣取代 而將每個方程式轉換成一組j個方程式。因此，可得到一組i *j個方程式，用以提供熟習此技藝者建構一個第丨階】線型三 角積分調變器。 本發明上述之實施例包括使用第一階及第二階、雙線型及 三線型之平行處理三角積分轉換器之ADC。然而，熟習知此技 藝者必能將本發明之原理適當地推廣以提供使用三線型以上並 連接第二階以上濾波器之平行處理三角積分轉換器之ADC。 如上所述，三角積分調變器之臨界路徑延遲會限制操作頻 率，但是使用「向前看」架構可降低臨界路徑延遲，因而增加 三角積分調變器之最大操作頻率。 第10圖繪示另一種調變器方塊圖。調變器12〇係第5圖 中使用向前看架構降低臨界路徑延遲之調變器34之修飾結 構。調變器120接收來自第4圖中S/Ρ轉換器32之反插人序列 Χ2πι·η及x2m，並提供序列x2m+1輸入至加法器4〇a及4〇b，同時 提供序列輸入至加法器42。DAC 52A轉換硬導線 (Hard-wired)數字“ 1 ”以提供另一類比信號於加法器4〇a之轉換 輸入端。另一 DAC 52B轉換硬導線數字“〇”以提供一類比信號 TW2202PA 16 1302059 至加法器40B之轉換輸入端。加法器42之輸出則用以驅動加法 器40A及40B之另一輸入端。多工器122選擇加法器40A及 40B之輸出端其中之一作為單位延遲電路44之輸入端。延遲電 路44之輸出z2m係輸入至加法器42及ADC 46。加法器42之 輸出提供ADC 48之輸入z2m+1。ADC 46及48產生調變器之反 插入輸出序列y2m& y2m+1，並由第4圖之P/S轉換器36進行插 入操作，以產生輸出序列yn。ADC 48之輸出用以控制多工器 122。 比較第10圖及第5圖，可看出第10圖中DAC 52A及52B 之輸出描繪第5圖中DAC 52之輸出並對應ADC 48之輸出。因 此，當ADC 48之輸出處於穩定狀態時，此輸出可選擇加法器 40A及40B其中一個正確之輸出。由於DAC 52與第5圖之加 法器40只能等到ADC 48輸出穩定後才能進一步處理ADC 48 之輸出，這些延遲時間便增加了調變器3 4之臨界路徑延遲。由 於DAC 52A及52B與第10圖之加法器40A及40B係與ADC 48 同步操作，因此其延遲時間係不會增加調變器之臨界路徑延 遲，除非這些延遲時間已超過ADC 48之延遲時間。雖然多工 器122會稍微增加調變器120之臨界路徑延遲，然調變器120 之整個臨界路徑延遲將遠小於調變器34，且調變器120可以操 作於更高之頻率。 綜上所述，雖然本發明已以一較佳實施例揭露如上，然其 並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 TW2202PA 17 .1302059 【圖式簡單說明】 第1圖是習知三角積分ADC之方塊示意圖。 第2圖係使用附加雜訊來模擬低解析度adc之量化誤 示意圖。 ”、 第3圖繪示習知第二階三角積分ADC之方塊圖。 第4圖繪示依照本發明一較佳實施例的一種三角積分 ADC方塊圖。 、 第5圖繪示第4圖中三角積分調變器之方塊圖。 第6圖繪示根據本發明三線型三角積分adc之方塊圖。 第7圖繪示第6圖中三線型三角積分調變器之方塊圖。 第8圖繪示第二階雙線型三角積分ADC方塊圖。 第9圖繪示第8圖中雙線型第二階平行處理三角積分調變 器之方塊圖。 第10圖繪示依照本發明較佳實施例之另一種調變哭方塊 圖。 " 【主要元件符號說明】
1、 11、30、60、90 :三角積分 ADC 2、 12、31、61、91: S/Η 轉換器 3、 13 ··三角積分調變器 4、14、38、68、95 :冊J 減器 100、101、102、 5、15、40、40A、40B、42、70、71、72 103 :加法器
6、 DAC 17、18、50、52、52A、52B、77、 78、79、108、 109 ： 7、16、19 :濾波器 TW2202PA 18 ^1302059
8、20、46、48、74、75、76、106、107 : ADC 9:數位濾波器 10 :下取樣器 32、62、92 : S/P 轉換器 34、120 :雙線型平行處理三角積分調變器 36、66、94 : P/S 轉換器 44、73、104、105 :單位延遲電路 ' 64 ··三線型平行處理三角積分調變器 93 ··雙線型第二階平行處理三角積分調變器 •
19
TW2202PA
Claims (1)
1^02059
十、申請專利範圍： 1 · 一種類比數位轉換方法，包括： 取樣一類比輸入信號，以產生一第一序列資料·， 反插入（de-interleaving)該第一序列資料以形成』個第二平 行資料，其中j為大於1之整數； 依據j個同相位之時脈信號，處理該些】個第二平行資料， 以產生j個第三平行之數位資料元素；
插入化（interleaving)該些j個第三平行之數位資料元素， 以產生一第四序列之數位資料元素；以及 删減（^decimating )該第四序列，以產生代表該類比輸入信號 連續振幅之一第五序列之數位資料元素； 其中，處理該些j個第二平行資料，以產生』個第三平行之 數位資料元素之步驟更包括： 電壓信號進行運算，以產 將一個第二平行資料與至少一第一 生一第一運算信號； 一第二電壓信號進行運算，以產 將該個第二平行資料與至 生一第二運算信號； 平行之數位資料元 依據：選擇信號，選擇性地輸出該第一電壓信號或該第二電 壓“號，以產生一輸出運算信號；以及 數位化該輸出運算信號，以產生一個第 素0 2·如申請專利範圍第1項 列步驟還包括·· η之方法，其中，該刪減該第四 數位濾除（digitally filtering)該第四序列。 3.如申請專·項所述之方法，其中該第— 有—第一頻率，該些j個第三平行之數位資料元素具有」第 TW2202(070830)CRF 20 ’1302059 頻广且該第-頻率係大於該第二頻率。 料包申括^項所述之方法，其中第j個第二平行資 類比樣本。 1貝料之弟」個類比樣本以及之後的各個第j 平行資祀圍第4項所述之方法，其中處理該個第二 '產生該些]個第三平行之數位資料元素之該步驟 ^由…線型平行處理三健分調變器來執行，其中 為大於0之整數。 •如申請專利範圍第5項所述之方法，其中卜2、Μ，該些』 弟二平行資料包括一序歹)^及一序列x2m+1，該些j個第三 千仃之數位資料元素包括一序列〜及一序列，其中處 理該些j個第二平行資料以產生該些』個第三平行之數位資料 兀素之該步騍包括： 數位化黄士類比序列z2m及Z2m+1以分別產生序列^及y2m+i; 其中，序列Udin!及Z2w+i = ‘+n ;其中序列 hm-i y2m]以及Z2m]係分別為序列及Z2m之延遲 形態。
’如申睛專利範圍第5項所述之方法，其中卜3、丨=1，該些j 個第一平行資料包括序列X3m、X3m+1及X3m+2，該些j個第三 平行之數位資料元素包括序列、y3m+i及y3m+2，其中處理 忒些j個弟二平行資料以產生該些j個第三平行之數位資料元 素之該步驟包括： 數位化類比序列Z3m及Z：3m+1及Z3m+2，以分別產生序列y3m、 y3m+l 及 y3m+2 ; 其中，序列 & =一少H、Ζ3_ = Z3m + X3m -少3/«、及 Z3w+2—Z3w+i+X3/w+n;其中序列 ζ^·ι、χ^·ι 以及 係分別 TW2202(070830)CRF 21 1302059 為序列Z3m、Xh及之延遲形態。 8.如> 申請專利範圍第5項所述之方法，其中j=2、i=2,該些j 個第二平行資料包括一序列x2m及一序列x2m+1，該些j個第三 平行之數位資料元素包括—序列N及—序列細，其中處 理"亥些j個第二平行資料以產生該些j個第三平行之數位資料 元素之該步驟包括： 數位化一對類比序列^及Z2m+i ’以分別產生序列y2m及 y2m+l ,· 其中序列& 、 Z2m+1=Z2；+W^^ ' ^ t^^-J Z2m,. Mm]以及係分別為序列z〗m、W2m及y2m之延遲形態。 9· 一種類比數位轉換裝置，包括： 第電路，用以取樣該類比信號，以產生代表該類比信號 連續振幅之一第一序列資料之類比樣本； 第一電路，用以反插入該第一序列資料以形成』個第二平 仃責料，其中j為大於]之整數，用以依據」·個同相位之 時脈信號，處理該些j個第二平行資料，以產生』個第三 平行之數位資料元素，且插入化該些〗個第三平行之數位 資料元素，以產生一第四序列之數位資料元素；以及 一第二電路，用以數位式濾波及刪減該第四序列，以產生代 表该類比輸入仏號連續振幅之一第五序列之數位資料元 素； 、’ 其中，該第二電路更包括： -第-運异電路’用以將一個第二平行資料與至少一第一電 壓信號進行運算，以產生一第一運算信號； 一第二運算電路，用以將該個第二平行資料與至少一第二電 TW2202(070830)CRF 22 ί3〇2〇59 f信號進行運算，以產生—第二運算信號； 一選擇電路，用以依據一撰摆 擇“號，選擇性地輸出該第一電 “號或該第二電壓信號’以產生—輸出運算信號；以及 -類比數位轉換電路’用以數位化該輸出運算信號，以產生 一個第三平行之數位資料元素。 10·如申請專利範圍第9項所述之裝 行資料包括該第一序列資料之該第 個類比樣本。 置’其中各第j個第二平 j類比樣本以及之後各第j
一如申請專利範圍第1G項所述之裝置，其中該第二電路包括 -第！階』·線型平行處理三角積分調變器，其中i係為大於〇 之整數。 12.如申請專利範圍第丨丨項所述之裝置，其中j=2、i=l，該些 j個第二平行資料包括一序歹,JX2j_序列x2m+i，該些」個第 二平行之數位資料元素包括一序列及一序列y2m+i，其中 該第二電路數位化一對類比序列Z2m&Z2m+i以分別產生^列 y2m及y2m+1 ;其中，序列〜—广少—、〜+1=〜+、一4 ; 其中序列Χ2ΠΜ、y2m-i以及係分別為序列X2m、y2m及Z2m 之延遲形態。 13·如申請專利範圍第11項所述之裝置，其中j=3、卜1，該些 j個第二平行資料包括序列X3m、X3m+1& X3m+2,該些j個第三平 行之數位資料元素包括序列yh、y3m+1及y3m+2 ;其中，序列 & U 、、+1 = ‘ + ‘ - &、及 1+2 = q一 力―；其中 序列Z3W、X3M以及係分別為序列z3m、x3m及y3m之延遲 形態。 I4·如申請專利範圍第11項所述之裝置，其中j=2、i=2，該此 j個第二平行資料包括一序列X2m及一序列X2m+1，該些j個第 TW2202(070830)CRF 23 Ϊ302059 三平行之數位資料元素包括一序列y2m及一序列y2m+1;其中， 序歹= + 、 W2w = + 气历一乃讲、Z2w+1 = + W2w -少2讲、 及2w+1〜W2m+x2m+1 —^+1 ;其中序列z^-i、以及係分別 為序列Z2m、W2m及y2m之延遲形態。 15·如申請專利範圍第9項所述之裝置，其中該選擇信號係由 一第二類比數位轉轉換電路所輸出。 16·如申請專利範圍第9項所述之裝置，其中該第一序列資料 具有一第一頻率，該些j個第三平行之數位資料元素具有一第 二頻率，且該第一頻率係高於該第二頻率。 17· —種二角積分調變器，用以調變一輸入信號，該調變器包 4τ · 枯· 第二平行資 一第一電路，用以反插入該輸入信號以形成j個 料，其中j為大於1之整數； 第二電路，用以依據j個同相位之時脈信號，處理該些 個第二平行資料，以產生j個第三平行之數位資料元素 以及 μ
一第三電路，用以插入化該些j個第三平行之數位資料元素， 以產生一第四序列之數位資料元素； 其中，該第二電路更包括： 1一運算電路，用以將-個第一α貝竹興 壓信號進行運算，以產生一第一運算信號； ‘第二運算電路，用以將該個第二平行資料與至少一# 壓信號進行運算，以產生一第二運算信號；、 弟 •選擇電路，用以依據-選擇信號，選擇性地輸出 壓信號或該第二電壓信號，以產生-輸出運算 類比數位轉換電路，用以數位化該輪出運算信號^ TW2202(070830)CRF 24 *1302059 * 一個第三平行之數位資料元素。 1如中請專利_第17項所狀三角積分調㈣，其中該第 一電路包括一三角積分調變器。 19·=中4專利粑圍第17項所述之三角積分調變器，其中該輸 入信，具有ϋ率，該些平行之數位#料元素具 有一第二頻率，且該第一頻率係高於該第二頻率。 20· —種類比數位轉換裝置，包括·· -取樣保持電路，用以取樣—類比信號，以產生—第一序列 資料之類比樣本； 平订處理二角積分調變器，用以反插入該第一序列資料以 形成複數個第二平行資料，用以依據」個同相位之時脈信 號，處理邊些第二平行資料，以產生複數個第三平行之數 位資料元素，且插入化該些第三平行之數位資料元素，以 產生一弟四序列之數位資料元素；以及 一删減器（decimator)，用以刪減該第四序列，以產生代表 該類比輸入信號之一第五序列之數位資料元素； 其中，該平行處理三角積分調變器更包括： 丨一第一運异電路，用以將一個第二平行資料與至少一第— 壓h號進行運算，以產生一第一運算信號； “ 一第二運算電路，用以將該個第二平行資料與至少一# 一“ 壓信號進行運算，以產生一第二運算信號； 弟—電 一選擇電路，用以依據一選擇信號，選擇性地輸出該^一“ 壓k號或该第二電壓信號，以產生一輸出運算信號·、電 一類比數位轉換電路，用以數位化該輸出運算信號^ 、及 一個第三平行之數位資料元素。 U 以產生 TW2202(070830)CRF 25
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