JP4076547B2

JP4076547B2 - 量子化装置用ディザ回路

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Publication number: JP4076547B2
Application number: JP2005099842A
Authority: JP
Inventors: ケイス・アール・スラビン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2004-04-02
Filing date: 2005-03-30
Publication date: 2008-04-16
Anticipated expiration: 2025-03-30
Also published as: JP2005295556A; US20050219095A1; CN1677868B; US6950048B1; CN1677868A

Description

本発明は、一般に、量子化装置用のディザに関し、特に、アナログ・デジタル変換器（ＡＤＣ）の如き、より特定的には多段ＡＤＣの如き電子装置又は電子システムにおける量子化エラーを補正する量子化装置用ディザ回路に関する。

フーリエ理論には、次の条件が必要である。
（ａ）周期Ｔの総ての繰り返し信号が、直流オフセットと、周期Ｔの基本正弦波と、基本波の高調波との和で表すことができる。
（ｂ）基本波及び高調波の各々が、繰り返し信号の形状により独自に決まる振幅及び位相を有する。
正弦波周波数は、その周期、即ち、サイクル時間と相互関係があるので、その基本波周波数は、１秒当たり１／Ｔサイクル、即ち、１／Ｔヘルツである。周期Ｔの正弦波の高調波の周波数は、基本波周波数の整数倍であるので、ｎ次の高調波は、周波数がｎ／Ｔであり、周期がＴ／ｎである。

数学での表現では、周波数ｆで繰り返す実信号Y(t)は、次のようになる。
Y(t)=DC+Σ_n=1-M(A(n,f)sin(2πnft+P(n,f)))
A(n,f)は、基本波周波数のｎ次高調波の振幅であり、P(n,f)は、対応する位相である。角周波数の単位であるラジアン／秒において2πf=ωであるので、一周、即ち、１サイクルは、2πラジアンである。実現可能なシステムにおいて、高周波数の経路が制限されるので、高い高調波も制限される。例えば、アナログ・システムは、最大駆動電流能力や、容量性付加により制限されるので、実際には、Mが無限にまで広がることはない。よって、繰り返し信号は、Ｔと、Ｍ個の振幅｛Ａ｝及び位相｛Ｐ｝の有限の２組とにより決まる。

基本波周波数が量子化装置などの非線形装置の入力端に供給されるならば、その出力信号は、基本波自体と、その種々の高調波とから構成される。入力信号には高調波がないので、基本波の振幅に関連したこのシステムの出力信号の各高調波の振幅は、その高調波歪の尺度となる。スプリアス・フリー・ダイナミック・レンジ（ＳＦＤＲ:Spurious Free Dynamic Range）は、純粋な正弦波入力周波数の所定範囲における基本波に対する最大高調波の相対的な大きさの尺度である。ＡＤＣの測定したＳＦＤＲは、通常、さらに多くの周波数成分を有する入力信号に対して一層良好となる。

ＡＤＣ量子化歪のエネルギーは、量子化電圧ステップに関連したある量である。フーリエ理論は、高調波歪がその入力に関連した周波数にて存在することを意味する。一層多くの周波数成分を有する入力信号は、量子化ノイズ・エネルギーを多くの相互変調及び高調波歪の成分に拡散させて、通常は各高調波成分の振幅を小さくする。逆に言えば、ＡＤＣ内の高調波歪は、単一の正弦波入力信号に対して最も明瞭となる。この場合、相互変調メカニズムが存在しないので、量子化高調波を厳密に判断できるため、ノイズでない量子化エネルギーは、それ自体が高調波歪として表われる。さらに、入力信号内のわずかな変化により高調波特性に大きな変化が生じるので、いかなる歪キャンセル・メカニズムも量子化高調波歪をキャンセルできない。最終的には、高次の高調波でも無視できないエネルギーを有するが、このエネルギーはＡＤＣの帯域幅のみによって制限される。

量子化歪の特徴（フィンガープリント）は、次のようなものである。
（ａ）入力信号にわずかな変化があっても、高調波特性に急激な変化が生じる。
（ｂ）入力正弦波が滑らかに変化するならば、高調波は、互いに相対的に変化するが、類似した振幅範囲となる。
（ｃ）高調波特性は、アナログ・システムが可能とする最大帯域幅にまで広がる。
ディザをＡＤＣの入力信号に付加することにより、量子化歪を減らすことができる。歪メカニズムは、周期的を基本とする複数の電圧レベルの間における遷移の自然な結果なので、ディザの効果は、ＡＤＣへの小さな入力信号によっても量子化歪が生じるという事実に基づく。実際に、量子化歪は、実行するＡＤＣ量子化ステップのサイズに密接に関連する。

ノイズ状態であるディザをＡＤＣの入力信号に付加すると、量子化ノイズのエネルギーが拡散しやすくなるので、最早問題がなくなる。しかし、残念なことに、いくつかの多段ＡＤＣは、ＡＤＣパイプライン内の初めの方の段にて量子化歪を発生するので、信号に付加されたディザにより、量子化効果が大幅に低下するかもしれない。多段パイプラインＡＤＣにおける量子化ノイズを減らすために、ＡＤＣの最上位段の最下位ビット（ＬＳＢ）でディザを引き起こすにこれらＡＤＣ用に大振幅が必要なので、大振幅のディザが必要となる。この最上位段はわずか数ビットなので、総合入力レンジの１／１６付近のディザが必要となる。大振幅の信号をＡＤＣの入力信号に付加すると、これら大振幅信号をＡＤＣデジタル出力から正確に差し引かなければならない。

比較的大きなディザ信号を付加しキャンセルするアプローチは、大きくて正確なデジタル・サンプルの正弦波を発生し、このデジタル・サンプルをアナログ信号に変換し、このアナログ信号をＡＤＣの入力信号に付加し、ＡＤＣの出力信号からアナログ信号相当分をデジタル的に引き算する。かかるディザ回路はアナログ・デジタル変換及びデジタル・アナログ変換での量子化歪を改善するものであり、例えば、米国特許第４８１２８４６号公報（特開昭６２−１５９９１８号公報に相当）に示されている。かかる米国特許では、サンプリング周波数の２分の１の周波数であるディザを変換器の入力信号に付加し、この変換器の出力信号から引き算する。ディザ信号の周波数がｆ_s／２であるので、ディザ信号を容易に発生できるため、クロックのデジタル２分周（デジタル的な２分周）により、ｆ_s／２の高調波又は直流である必要な総ての周波数を発生できる。この従来技術の欠点は、各サンプリング時点にて、ディザが２つの異なる付加電圧レベルのみとなり、量子化エネルギーの拡散の効果が制限されることである。

特開昭６２−１５９９１８号公報

そこで、量子化装置、特に、多段アナログ・デジタル変換器（ＡＤＣ）で、一層効率的に量子化ノイズを低減できるディザ回路が望まれている。

本発明は、量子化装置（１６）用のディザ回路であって：サンプリング周波数のクロック信号から、サンプリング周波数の３分の１の周波数のディザ信号を得る第１手段（１２、１４、１８）と：デジタル化されるアナログ信号とディザ信号とを量子化装置の入力にて組み合わせる第２手段（２０）と：第１手段からのディザ信号のデジタル形式（デジタル・バージョン）信号からキャンセル信号を発生する第３手段（２２、２４、２６、２８、３０）と：キャンセル信号を量子化装置からのデジタル出力信号と組み合わせて、量子化歪が減少した補正済のデジタル出力信号を発生する第４手段（３２）とを具えている。なお、括弧内の参照符号は、実施例との対応関係を単に示すものである。

本発明は、多段パイプラインのアナログ・デジタル変換器（ＡＤＣ）などの量子化装置用のディザ回路を提供するものであり、サンプリング周波数のクロック信号からディザ信号を導出している。このディザ信号の周波数は、サンプリング周波数の３分の１である。ディザ信号をアナログに容易に変換し、量子化装置の入力端で、デジタル化すべきアナログ信号に付加する。キャンセル信号回路は、ディザ信号のデジタル形式信号から余弦波信号を発生する。余弦波信号を量子化装置からのデジタル出力信号と組み合わせて、ディザ信号をキャンセルし、量子化ノイズが低減した補正済のデジタル出力信号を発生する。

本発明の目的、利点及び新規な特徴は、添付図を参照した以下の詳細な説明から明らかになろう。

図１は、本発明による量子化装置用ディザ回路のブロック図である。なお、図において、細い実線で示す接続線は単一の信号線であり、二重の実線で示す接続線は複数の線が集まった複数ビットのデジタル信号用の信号線である。サンプリング周波数がｆ_sのクロック信号を３分周回路１２に供給して、次のシーケンス
W(t)=(1,0,0,1,0,0,1,0,0,1,・・・)
を発生するか、又は、シーケンス
W(t)=(1,1,0,1,1,0,1,1,0,1,・・・)
を発生するか、又は、ｆ_s/３の繰り返し周期の任意の他のシーケンスを発生する。クロック信号は、１及び０のデジタル信号でもあるので、これらシーケンスの信号は、ディザ信号を表す単一ビットのデジタル形式信号、即ち、ディザ信号のデジタル形式信号であり、その高調波を（2f_s/3, 3f_s/3, 4 f_s/3, 5 f_s/3, 6 f_s/3,・・・）とする。これら周波数は、サンプリング周波数のエリアシング（f_s/3, DC, f_s/3, f_s/3, DC,・・・）を生じる。なお、エリアシングとは、本来ならば通過しない周波数帯域幅よりも上の周波数の高調波の一部のエネルギーが折りたたまれて、この周波数帯域幅内の低い周波数として信号出力に現れ、この信号出力の歪の源となることをいう。このデジタル・シーケンスに作用する簡単なバンドパス又はロウパスのアナログ・フィルタ１４は、多段ＡＤＣ（量子化装置）１６に供給する前に、直流（ＤＣ）及び大部分の高調波を除去する。なお、総ての非直流高調波がf_s/3となるので、フィルタ１４の性能はそれほど重要ではない。より重要なことは、フィルタ１４の出力信号がＡＤＣ１６によりサンプリングされるので、位相ノイズが小さい低ジッタのレジスタ回路１８により直列デジタル・ストリームを再クロックする、即ち、クロックに再び同期させる。（なお、これらブロック１２、１４及び１８は、第１手段を構成する。）アナログ・フィルタ１４は、レジスタ回路１８からのタイミング調整された直列デジタル・ストリーム（ディザ信号のデジタル形式信号）をフィルタ処理するので、このアナログ・フィルタ１４からの結果出力は、ｆ_s/３の疑似正弦波（アナログ信号）であり、加算器（第２手段）２０に供給される。この加算器２０には、デジタル化されるアナログ信号も入力する。加算器２０の出力信号がＡＤＣ１６の入力となる。上述の米国特許第４８１２８４６号と同様に、アナログ正弦波ディザ入力を発生するこの方法の重要な利点は、高精度のデジタル・アナログ変換器（ＤＡＣ）が必要ないことである。しかし、各サンプリング時点にて、典型的な３つの異なる加算された電圧レベルが存在し、ディザ効果を高める。

ＡＤＣ１６の出力にてf_s/3を正確にキャンセルする回路は、以下の関係を用いる。
所望位相がｐで、２つの値がｑ＝±１及びｒ＝±１ならば、２つの変数S及びCは次のように決まる。
S=rsin(p)
C=qcos(p)
となり、
g(t)=A((S/SQRT(3))-C)cos(2πt/3)+(2AS/SQRT(3))cos(2π(t+1)/3)
となる。なお、SQRTは平方根を意味する。基本的な三角関数の特性を用いて、
g(t)=-qAcos((2πt/3)-qrp)
となる。q=-1及びr=1に対して、
g(t)=Acos((2πt/3)+p)
となる。これは、振幅がAで位相がpのf_s/3の余弦波である。よって、
g(t)=Xcos(2πt/3)+Ycos(2π(t+1)/3)
となる。ここで、{X,Y}は次式から得られる。
X=A(cos(p)+sin(p)/SQRT(3))
Y=2Asin(p)/SQRT(3)

これら値を特定の振幅及び位相に対して計算し、キャンセル余弦波を実時間で発生するためにレジスタ（図示せず）にプログラムできる。t={0, 1, 2, 3, 4, 5, ・・・}に対して、最初の余弦式が次の値を担当する。
{1, -1/2, -1/2, 1, -1/2, -1/2,・・・}
このシーケンスを対比すると、１−＞１及び０−＞-1/2のマッピングであるので、値変換器２２により、３分周回路１２の出力信号（デジタル信号のデジタル形式信号）から余弦値を表すデジタル信号（直接デジタル形式信号）を容易に発生できる。限定された１組の値が、掛け算ハードウェア２４及び２６に必要となる。第２の余弦式を表すデジタル信号は、レジスタ２８により１サンプリング・クロック分だけ遅延された単なる上述のシーケンスであり、このシーケンスは、レジスタ２８の入力と位相が９０度（直角位相）ずれた場合に直角位相デジタル形式信号となる。デジタル的な掛け算ハードウェア２４，２６からの出力信号は、互いに直角位相（９０度）だけずれており、直角位相デジタル成果信号となる。これら出力信号は、デジタル加算器３０に供給され、キャンセル信号である余弦波（キャンセル余弦波を表すデジタル信号）を発生する。（これらブロック２２、２４、２６、２８及び３０が第３手段を構成する。）このキャンセル余弦波をデジタル加算回路（第４手段）３２に供給し、ＡＤＣ１６のデジタル出力信号から入力ディザ信号を引き算（負の加算）して、デジタル出力信号における量子化の影響を望ましく低減する。

Ａ及びｐの値を可変させ、加算回路３２の出力であるＡＤＣ１６からの補正されたデジタル出力信号をディザ信号について観察することにより、掛け算ハードウェア２４及び２６に入力する係数を簡単に校正できる。校正においては、使用するサンプルの数は、速度と精度とのトレードオフである。すなわち、多くのサンプルで精度が上がり、少ないサンプルで速度が上がる。初期値がＡ及びｐの初期キャンセル信号から開始し、ディザ信号のデジタル形式信号を同じ初期振幅／位相の値に設定し、補正されたデジタル出力信号を取込む。この補正されたデジタル出力信号と、f_s/3信号の振幅及び位相を計算する。本質的にゼロの出力信号を生じる振幅及び位相の値を計算することにより、X及びYの式を求めて、上述のg(t)の式に応じて、適切なキャンセル信号を発生する。

よって、本発明は、比較的高振幅の正弦波をディザ信号として発生するが、このディザ信号の周波数はサンプリング・クロックの周波数の３分の１である。また、このディザ信号をアナログ信号に変換し、ＡＤＣの入力端でアナログ信号と加算する。そして、余弦波キャンセル信号を発生して、ＡＤＣの出力端にてディザ信号を減算するので、デジタル出力から量子化歪を減少できる。

本発明による量子化装置用ディザ回路のブロック図である。

符号の説明

１２３分周回路
１４アナログ・フィルタ
１６アナログ・デジタル変換器（量子化装置）
１８レジスタ装置
２０加算器
２２値変換回路
２４、２６掛け算回路
２８レジスタ
３０加算器
３２加算回路

Claims

量子化装置用のディザ回路であって、
サンプリング周波数のクロック信号から、上記サンプリング周波数の３分の１の周波数のディザ信号を得る第１手段と、
デジタル化されるアナログ信号と上記ディザ信号とを上記量子化装置の入力にて組み合わせる第２手段と、
上記第１手段からの上記ディザ信号のデジタル形式信号からキャンセル信号を発生する第３手段と、
上記キャンセル信号を上記量子化装置からのデジタル出力信号と組み合わせて、量子化歪が減少した補正済のデジタル出力信号を発生する第４手段と
を具えた量子化装置用ディザ回路。
上記第１手段は、
入力として上記クロック信号を受け、出力として上記ディザ信号のデジタル形式信号を発生する３分周回路と、
上記ディザ信号のデジタル形式信号をフィルタ処理して、上記第２手段用の入力用に上記ディザ信号を出力するフィルタ手段と
を具えたことを特徴とする請求項１の量子化装置用ディザ回路。
上記第１手段は、
上記ディザ信号のデジタル形式信号を入力信号として受け、上記フィルタ手段の入力用に上記ディザ信号のタイミングが変更されたデジタル形式信号を出力する低ジッタ再タイミング用レジスタ
を更に具えたことを特徴とする請求項２の量子化装置用ディザ回路。
上記第４手段は、
上記ディザ信号のデジタル形式信号を直接デジタル形式信号に変換する手段と、
上記直接デジタル形式信号を上記クロック信号の１サイクル分だけ遅延させて、直角位相デジタル形式信号を発生する手段と、
上記直接デジタル形式信号及び上記直角位相デジタル形式信号を各々のプログラマブル係数と乗算して、複数の直角位相デジタル成果信号を発生する手段と、
上記複数の直角デジタル成果信号を組み合わせて、上記キャンセル信号を発生する手段と
を具えた請求項１〜３の量子化装置用ディザ回路。