JP2006129483A - シングルビットディザを使用したａｄｃの線形化 - Google Patents

Abstract

【課題】 マルチビットディジタルアナログ変換器を不要にするディザ処理技術が必要である。
【解決手段】 シングルビットディザを使用したアナログディジタル変換器（ＡＤＣ）の性能の線形化を行う。連続擬似ランダムビットストリームをアナログフィルタに通すことによって、ディザがＡＤＣへの入力信号と加算される。ディザは、ＡＤＣディジタル出力へのディジタルフィルタリングと相関の適用を通じて除去される。
【選択図】 図３

Description

本発明による実施形態は、一般にアナログディジタル変換に関し、より詳細にはディザ処理（ｄｉｔｈｅｒｉｎｇ）を使用したアナログディジタル変換器（ＡＤＣ）の性能の線形化に関する。

アナログディジタル変換器（ＡＤＣ）は、最新の電子システムの重要な構成要素であり、アナログ領域とディジタル領域を結ぶものである。理想的なアナログディジタル変換器は、完全に線形で完全に再現可能であり、アパーチャ時間（ａｐｅｒｔｕｒｅ ｔｉｍｅ）がゼロであり、ノイズがなく、変換がきわめて高速で、当然ながら電力をほとんど消費しない。そのようなＡＤＣは見つけることが難しい。

ＡＤＣに関係する問題の１つである線形性は、ディザ処理技術を使用して対処されてきた。ディザ処理では、アナログ領域において、ディジタル化される信号に既知のアナログ信号が追加される。このアナログ信号は、一般に、ディジタルアナログ変換器（ＤＡＣ）と支援回路を使用してディジタルソースから生成される。

ディザを導入すると入力信号が損なわれる。数学的には、入力信号に印加されるディザ信号が分かっている場合は、ＡＤＣディジタル出力からディザ信号を除去することができ、その結果ディザ部分による入力信号の表現が削除される。

そのようなディザ処理技術は、ディザ信号をディジタル形式からアナログ形式に変換するために使用されるマルチビットディジタルアナログ変換器（ＤＡＣ）の精度に依存する。ＤＡＣとその支援回路は、高速で、線形で、ノイズがなく、正確でなければならない。ＤＡＣとその支援回路に誤差があると、ディザ除去プロセスが困難または不可能になる。

マルチビットディジタルアナログ変換器を不要にするディザ処理技術が必要である。

本発明によれば、連続擬似ランダムビットシーケンスをアナログフィルタに通すことによってアナログディジタル変換器のアナログディザを生成する。得られた信号をアナログドメインのＡＤＣ入力に追加する。相関および適応フィルタリング技術によってディザ信号をＡＤＣのディジタル出力から除去する。

本発明は、本発明による実施形態の以下の詳細な説明を参照し添付図面と関連して読むときに最もよく理解される。

本発明は、アナログディジタル変換器（ＡＤＣ）におけるディザ処理に関する。以下の説明は、当業者が本発明を作成し使用できるように提供され、特許出願およびその要件に即して提供される。開示された実施形態に対する様々な変更は、当業者に容易に明らかであり、本明細書における一般的な原理は他の実施形態に適用することができる。したがって、本発明は、示した実施形態に限定されるように意図されておらず、添付の特許請求の範囲と本明細書に示した原理および特徴と一致する最も広い範囲が与えられる。

アナログディジタル変換器（ＡＤＣ）の応答を線形化するディザの使用は、当技術分野で知られている。図１は、当技術分野で知られているようなディザ処理ＡＤＣのブロック図を示す。アナログ入力１００がディジタル出力１４０に変換される。アナログ入力１００は、アナログ加算結合点１１０に進む。アナログ加算結合点１１０の出力は、アナログディジタル変換器（ＡＤＣ）１２０のアナログ入力に送られる。ＡＤＣ１２０のディジタル出力はディジタル出力１４０を生成する。ＡＤＣ１２０のディジタル出力であるディジタル出力１４０は、ビットシリアル形式でもビットパラレル形式でもよい。明瞭にするためにクロック信号が省略されていることに注意されたい。

ディザジェネレータ１５０によってマルチビットディジタル信号としてディザが生成される。ディザ信号を表すこのマルチビットディジタル信号は、アナログディザ信号１７０を生成するディジタルアナログ変換器（ＤＡＣ）１６０に渡される。このアナログディザ信号１７０は、アナログ加算結合点１１０で、アナログ入力１００に、この場合もアナログ形式で加算され、ＡＤＣ１２０へのアナログ入力を形成する。

当技術分野に既知の第１の技術において、ディザ信号１７０は、ディジタル化する対象となる信号の周波数範囲外の周波数帯に限定され、その結果ディザ信号は対象となる信号と干渉しない。この技術は、ディザ信号１７０の複雑な生成またはフィルタリングを必要とし、あるいはディザ信号の準最適波形の使用を必要とする。

当技術分野で既知の第２の技術において、広帯域のディザが、対象となる信号と激しく干渉しないきわめて低い振幅で生成されるが、線形化の利点は、低いディザ振幅によって限定され、この技術は、ノイズレベルが高くなるため対象とするすべての信号に有効というわけではない。そのような実施形態において、導入されるディザは、単位帯域幅当たりのエネルギーがきわめて小さい広帯域の信号である。

図２は、当技術分野で既知の第２のディザ処理ＡＤＣのブロック図を示す。アナログ入力１００がディジタル出力１４０に変換される。アナログ入力１００はアナログ加算結合点１１０に進む。アナログ加算結合点１１０の出力は、アナログディジタル変換器（ＡＤＣ）１２０のアナログ入力に送られる。ＡＤＣ１２０のディジタル出力は、ディジタル出力１４０を生成するディジタル加算器１３０に進む。ＡＤＣ１２０、加算器１３０および、ディジタル出力１４０のディジタル出力は、ビットシリアル形式でもよくビットパラレル形式でもよい。分かりやすくするためにクロック信号が省略されていることに注意されたい。

ディザジェネレータ１５０によってマルチビットディジタル信号としてディザが生成される。ディザ信号を表すこのマルチビットディジタル信号はディジタルアナログ変換器（ＤＡＣ）１６０に渡され、ディジタルアナログ変換器（ＤＡＣ）１６０はアナログディザ信号１７０を生成する。このアナログディザ信号１７０は、アナログ加算結合点１１０で、アナログ入力１００にやはりアナログ形式で加えられ、ＡＤＣ１２０へのアナログ入力が形成される。ディザジェネレータ１５０のマルチビットディジタル出力は、ディジタル適応フィルタ１８０にも渡され、ディジタル適応フィルタ１８０はディジタル補正値１９０を生成し、ディジタル補正値１９０はＡＤＣ１２０のディジタル出力に加算される１３０。最新のディザ処理システムにおいて、相関器２００が、やはりディザジェネレータ１５０によって駆動され、ディジタル出力１４０をサンプリングしてディジタル適応フィルタ１８０への補正信号を生成する。ディジタルフィルタ１８０と相関器２００の設計は、当技術分野で知られており、例えばＨｉｌｔｏｎによる米国特許第４，９９６，５３０号に教示されており、この特許は、引用により本本明細書に組み込まれる。

この技法において、高振幅広帯域のディザがＡＤＣ１２０のアナログ入力に印加され、印加されるディザ値が分かっており、このディザは、ディジタルフィルタリング１８０と相関２００を使用してディジタル的に除去される。

示した３つの手法は、マルチビットディジタルアナログ変換器（ＤＡＣ）１６０に依存し、またそのＤＡＣとその周辺回路の精度と線形性に依存する。これらの手法は、ディザジェネレータ１５０によって生成されたマルチビットディザ値をアナログ値に変換する精度に依存する。マルチビットディザ値１５０とそのアナログ表現１７０の違いは、アナログディジタル変換器のディジタル出力１４０における追加されたノイズと誤差として反映される。

図３に本発明の実施形態をブロック形式で示す。アナログ入力１００は、アナログ加算結合点１１０に進む。加算結合点１１０の出力は、アナログディジタル変換器１２０のアナログ入力に送られる。ＡＤＣ１２０のディジタル出力は、ディジタル出力１４０を生成するディジタル加算器１３０に進む。

本発明のこの実施形態において、連続する偽似ランダムビットストリームジェネレータ（ＰＲＢＧ）１５０によってディザ信号が提供される。ＰＲＧＢは、各クロック周期の擬似ランダムで相関のないシングルビットを生成する。この用途では、個々の擬似ランダムビットは、擬似ランダムビットストリーム内の他のビットと相関せず、入力信号１００にも相関しない。

擬似乱数と擬似ランダムビットシーケンスの生成は、当技術分野において周知である。擬似乱数の生成と試験は、周知の参考資料「Ｔｈｅ Ａｒｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ， Ｓｅｍｉｎｕｍｅｒｉｃａｌ Ａｌｇｏｒｉｔｈｍｓ ｂｙ Ｄｏｎａｌｄ Ｋｎｕｔｈ」ｐｐ１〜３４のＣｈａｐｔｅｒ ３−Ｒａｎｄｏｍ Ｎｕｍｂｅｒｓに詳しく考察されている。

本発明に使用する擬似乱数を生成する１つの手法は、線形合同ジェネレータの使用によるものである。当技術分野で周知のように、Ｒ_nが現行サンプルの場合、次のサンプルＲ_n+1は以下のように生成される。

Ｒ_n+1＝（ａＲ_n＋ｃ）ｍｏｄ ｍ

この手法は、ＤＳＰベースの実施形態のように、並列演算が利用可能な実施形態で有効である。そのような実施形態において、擬似ランダム値が計算され、その値の１つまたは複数のビットがビットシリアル(bit-serial fashion)にシフトされて必要な連続擬似ランダムビットシーケンスが提供される。

線形フィードバックシフトレジスタ（ＬＦＳＲ）ジェネレータなどの技法を使用して、必要な連続擬似ランダムビットシーケンスを生成することもできる。ｎビットＬＦＳＲは、（２ⁿ−１）の最大シーケンス長を有することができる。そのようなジェネレータは、２進シフトレジスタの特定の段からタップ(tap)された排他的論理和（ＸＯＲまたはＸＮＯＲ）フィードバック経路を有するクロックトｎビット２進シフトレジスタから構成される。２進シフトレジスタを使用する実施形態が一般的であるが、（０，１）状態だけの２進シフトレジスタではなく、それぞれｍ個の可能な状態を有する段のシフトレジスタを使用し、またいくつかの段のｍを法とする加算を使用して擬似ランダム結果を生成することもできる。Ｘｉｌｉｎｘ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ ＸＡＰＰ ０５２， Ｊｕｌｙ ７， １９９６は、ＬＦＳＲジェネレータと最大１６８ビットのシーケンスの最大長タップについて述べている。きわめて高速でクロックされるときでも、シーケンス（２¹⁶⁸−１）クロックサイクル長を繰り返すにはしばらく時間がかかる。

多くの試験機器は、測定する際に使用される内蔵ノイズ源を有する。そのようなディジタルノイズ源は、ノイズ源の連続ビットが相関されない間はジェネレータ１５０に使用されることがあり、ノイズ源は入力信号と相関されない。

本発明において、偽似ランダムビットストリームジェネレータ１５０は、クロックサイクルＫごとに１つの新しい無相関ビットを出力する。ＰＲＢＧ１５０からのディジタルビットストリームは、例えば単極フィルタを構成する抵抗器１６４とキャパシタ１６２を含むアナログフィルタ１６０に送られる。本発明は、単極アナログフィルタを使用して示されているが、高次アナログフィルタを使用することもできる。このアナログフィルタは、アナログメモリと見なすことができる。示した実施形態において、単極アナログフィルタ１６０は、すべての前の入力によるフィルタ出力が、１つのクロック周期でのその値を半分にするように減衰するように設計される。ＰＲＢＧ出力が時間ｎでｒ（ｎ）であると仮定する。その場合、時間ｎの単極アナログフィルタ１６０のアナログ出力１７０は、

に比例する。各ビットｒ（ｎ）が他のビットと相関しないので、擬似ランダムシーケンスの定義通り、単極アナログフィルタ１６０のアナログ出力１７０は均一な振幅分布を有する。

アナログフィルタ出力１７０は、アナログ入力信号１００と加算され１１０、アナログ加算が、ＡＤＣ１２０の入力に送られる。

ＰＲＢＧ１５０からのこのディザ信号は、ディジタルフィルタ１８０にも送られる。ディジタルフィルタ１８０は、ＰＲＢＧ１５０から単極アナログフィルタ１６０、加算ノード１１０およびアナログディジタル変換器１２０を通るディザ信号の経路をディジタル式にエミュレートし、それにより、フィルタ１８０の出力がＡＤＣ１２０の出力から減算されたときに１３０、ディザのない出力１４０が作成される。ＡＤＣ１２０のディジタル出力からフィルタ１８０のディジタル出力を減算することは、ノード１３０に加算器を使用してフィルタ１８０に適切な符号を有する値を生成させることによって実行することもでき、ノード１３０に減算器を使用することもできる。ディジタルフィルタ１８０は、ＡＤＣ１２０の出力までの信号経路に存在する追加の利得、周波数整形、および遅延をも含むアナログフィルタ１６０のディジタル等価物として働く。特定の実施形態を満たすようにアナログフィルタ１６０の次数または形状が変更されたときは、それに従ってディジタルフィルタ１８０が変更される。

フィルタ１８０には、例えばアナログフィルタ１６０、加算ノード１１０、およびＡＤＣ１２０で温度によって生じる変化を追跡する適応フィルタが使用されることがある。相関器２００は、残りのディザの出力１４０を監視し、フィルタ１８０にフィードバックを提供する。

本発明の以上の詳細な説明は、例示のために提供されており、網羅的なものでもなく本発明を開示した厳密な形態に限定するものでもない。したがって、本発明の範囲は添付の特許請求の範囲によって定義される。

当技術分野で既知のディザ処理ＡＤＣの第１のブロック図である。 当技術分野で既知のディザ処理ＡＤＣの第２のブロック図である。 本発明を実施するディザ処理ＡＤＣの第２のブロック図である。

符号の説明

１００ アナログ入力
１１０ アナログ加算結合点
１２０ アナログディジタル変換器
１３０ ディジタル加算器
１４０ ディジタル出力
１５０ 連続偽似ランダムビットストリームジェネレータ（ＰＲＢＧ）
１６２ キャパシタ
１６４ 抵抗器
１８０ ディジタルフィルタ
１９０ ディジタル補正値
２００ 相関器

Claims (10)

1. アナログ信号を補正ディジタル出力に変換するための改善されたアナログディジタル変換器であって、
   第１のアナログ入力、第２のアナログ入力、およびアナログ出力を有するアナログ加算ノードであって、アナログ信号が前記アナログ加算ノードの前記第１のアナログ入力に接続されたアナログ加算ノードとを含み、
   前記アナログ加算ノードの前記出力が、アナログディジタル変換器の前記アナログ入力に接続されており、
   第１のディジタル入力、第２のディジタル入力、およびディジタル出力を有するディジタル加算ノードであって、前記アナログディジタル変換器の前記ディジタル出力がディジタル加算ノードの前記第１のディジタル入力に接続されたディジタル加算ノードと、
   連続ディジタルビットストリームを生成する擬似ランダムビットストリームジェネレータとを含み、
   前記連続ディジタルビットストリームはアナログフィルタに送られ、
   前記アナログフィルタの前記出力が前記アナログ加算ノードの前記第２のアナログ入力に接続され、
   前記連続ビットストリームがディジタルフィルタに供給され、
   前記ディジタルフィルタの前記出力が前記ディジタル加算ノードの前記第２のディジタル入力に供給され、
   前記ディジタル加算ノードの前記出力が前記補正ディジタル出力を提供する、改善されたアナログディジタル変換器。
2. 前記アナログフィルタが、単極アナログフィルタである、請求項１に記載の改善されたアナログディジタル変換器。
3. 前記アナログフィルタが、複数極アナログフィルタである、請求項１に記載の改善されたアナログディジタル変換器。
4. 前記ディジタルフィルタが、固定フィルタである、請求項１に記載の改善されたアナログディジタル変換器。
5. 前記ディジタルフィルタが、適応フィルタである、請求項１に記載の改善されたアナログディジタル変換器。
6. 前記ディジタルフィルタが、相関器を含む適応フィルタである、請求項１に記載の改善されたアナログディジタル変換器。
7. 前記擬似ランダムビットストリームジェネレータが、連続ビットが相関されていない連続ディジタルビットストリームを生成する、請求項１に記載の改善されたアナログディジタル変換器。
8. 前記擬似ランダムビットストリームジェネレータが、前記入力信号と相関されていない連続ディジタルビットストリームを生成する、請求項１に記載の改善されたアナログディジタル変換器。
9. 前記擬似ランダムビットストリームジェネレータが、線形合同ジェネレータである、請求項１に記載の改善されたアナログディジタル変換器。
10. 前記擬似ランダムビットストリームジェネレータが、線形フィードバックシフトレジスタジェネレータである、請求項１に記載の改善されたアナログディジタル変換器。

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