JP2004280486A - 乱数生成装置および情報処理装置 - Google Patents
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Abstract
【解決手段】雑音発生源A201のグループの出力の総和と、雑音発生源B202のグループの出力の総和を比較して乱数列を生成する。雑音発生源A201と雑音発生源B202を偏りなく配置することにより、局所的な外乱の影響を受ける雑音発生源A201と雑音発生源B202の個数を同程度にし、総和に与える影響が雑音発生源A201のグループと雑音発生源B202のグループで偏りがないようにする。
【効果】本発明によれば、外部からの熱や電磁気による影響が少ない乱数生成装置を提供する。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は、外乱に強い乱数生成装置に関し、特に半導体デバイス内部で外乱に強い乱数生成装置に関する。
【0002】
【従来の技術】
乱数はその生成方法で擬似乱数と真性乱数に分けることができる。擬似乱数は数学的なアルゴリズムにより生成される数列であり、相互に無関係であるかのような値からなる数列である。ただし、擬似乱数は計算により求められるため初期値が同じであれば同じ数列となる。このため、擬似乱数は再現性を必要とする計算機シミュレーションなどでは有効であるが、暗号鍵を生成する場合のように履歴から予測が困難な数を必要とする場合には初期値を知られると暗号鍵を知られる危険性があり好ましくない。一方、真性乱数は熱雑音などの物理現象を利用して生成できる数列であり、履歴から次の値が予測が困難な数列である。暗号鍵などの生成に利用する場合は擬似乱数より真性乱数のほうが望ましい。
【0003】
実際に乱数を利用する場合、その乱数の分布の性質がわかっていたほうが利用しやすい。取り得るすべての値が等確率で現れるような性質を持つ乱数を一様乱数と呼ぶ。物理現象から一様乱数を生成する従来技術として特許文献1がある。
【0004】
【特許文献1】
特開2000−083019号公報
【0005】
【発明が解決しようとする課題】
従来技術では雑音発生源からの信号により乱数を生成する場合、雑音発生源個体の性質により装置全体の影響を受け、熱・電磁波などの外乱により雑音発生源の動作が左右され、生成する乱数を外部より意図的に操作される可能性があった。
【0006】
そこで、本発明は、外乱による影響が少ない乱数生成装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記の課題を解決するために、本発明の乱数生成装置は、差動増幅回路に信号を出力する2つの雑音発生源と、2つの雑音発生源から信号の強度の値の差に比例する信号を出力する差動増幅回路と、からなることを特徴とする。
【0008】
さらに、本発明の乱数生成装置は、加算回路に信号を出力する複数の雑音発生源と、複数の雑音発生源からの信号の強度の値の和に比例する信号を出力する加算回路と、からなることを特徴とする。
【0009】
さらに、本発明の乱数生成装置は、差動増幅回路に信号を出力する2つの雑音発生源と、2つの雑音発生源から信号の強度の値の差に比例する信号を比較器に出力する差動増幅回路と、差動増幅回路が出力した信号を二値信号に変換しサンプリング機構に出力する比較器と、比較器が出力した二値信号を一定間隔で取り込み二値の乱数列として出力するサンプリング機構からなることを特徴とする。
【0010】
さらに、本発明の乱数生成装置は、加算回路に信号を出力する複数の雑音発生源と、複数の雑音発生源からの信号の強度の値の和に比例する信号を比較器に出力する加算回路と、加算回路が出力した信号を二値信号に変換しサンプリング機構に出力する比較器と、比較器が出力した二値信号を一定間隔で取り込み二値の乱数列として出力するサンプリング機構からなることを特徴とする。
【0011】
さらに、本発明の乱数生成装置は、加算回路に信号を出力する複数の雑音発生源と、複数の雑音発生源からの信号の強度の値の和に比例する信号を差動増幅回路に出力する2つの加算回路と、2つの加算回路から信号の強度の値の差に比例する信号を比較器に出力する差動増幅回路と、差動増幅回路が出力した信号を二値信号に変換しサンプリング機構に出力する比較器と、比較器が出力した二値信号を一定間隔で取り込み二値の乱数列として出力するサンプリング機構からなることを特徴とする。
【0012】
さらに、本発明の乱数生成装置は、外乱の影響を少なくするために複数の雑音発生源を空間的に偏りなく配置することを特徴とする。
【0013】
さらに、本発明の情報処理装置は、乱数列を生成し暗号処理機構に乱数列を出力する乱数生成装置と、内部バスと、内部バスと乱数生成装置に接続し、内部バスを介してデータを入力し乱数生成装置が出力した乱数を利用して暗号処理を行い、内部バスを介してデータを出力する暗号処理機構と、内部バスに接続したCPUと、内部バスに接続したハードディスクと、内部バスに接続したメモリーと、内部バスに接続し入出力デバイスとのインターフェースおよび汎用インターフェースで構成される外部インターフェースと、からなることを特徴とする。
【0014】
【発明の実施の形態】
図1、2、3、5、6、7、8は、本発明の乱数生成装置の構成例を説明するための図である。図4は、本発明の乱数生成装置における雑音発生源の物理的配置を説明するための図である。図9は、本発明の情報処理装置の構成例を説明するための図である。
【0015】
以下、本発明の第1の実施の形態を図1、5を用いて説明する。図1に示す乱数生成装置100は、2つの雑音発生源200と、差動増幅回路110で構成される。2つの雑音発生源200はそれぞれ信号101、102を差動増幅回路110に出力する。差動増幅回路110は信号101、102の強度にそれぞれ異なるあるいは同じ係数を乗じた値の差に比例する信号111を出力する。乱数生成装置100は差動増幅回路110の出力111を出力する。
【0016】
図5に示す乱数生成装置100は、雑音発生源200と比較器510とサンプリング機構520で構成される。雑音発生源200は信号501を比較器510に出力する。比較器510は信号501が正の場合“1”を、負の場合“0”を信号502としてサンプリング機構520に出力する。サンプリング機構520が出力する“0”、“1”からなる二値信号は電位などで表現する。サンプリング機構520は一定間隔で信号502の値を取り込み、取り込んだ値を信号503として出力する。信号502は二値信号であり、信号503は二値からなる乱数列である。
【0017】
図1の構成における乱数生成装置100は、乱数生成装置100を構成する2つの雑音発生源200が同じ出力特性持つ場合、差動増幅回路110は2つの雑音発生源200からの入力に等しい係数を乗ずることにより、強度の平均が0である特性を持つ信号111を出力する。さらに乱数生成装置100を図5の雑音発生源200として使用することで、信号111から0と1の割合が平均的に等しい二値信号を生成し、さらに雑音発生源200が出力する信号が含む主要な周波数成分より長い周期でサンプリングすることにより、二値からなる乱数列を生成する。
【0018】
次に、本発明の第2の実施の形態を図5、7を用いて説明する。図7に示す乱数生成装置100は、雑音発生源200と差動増幅回路110と遅延素子720で構成される。雑音発生源200は信号701を差動増幅回路110と遅延素子720に出力する。遅延素子720は信号701を一定時間遅らせて信号702として差動増幅回路110に出力する。差動増幅回路110は信号701、702の強度にそれぞれ異なるあるいは同じ係数を乗じた値の差に比例する信号703を出力する。乱数生成装置100は差動増幅回路110の出力703を出力する。
【0019】
図7の構成における乱数生成装置100は、雑音発生源200の出力信号701と、その出力信号を一定時間遅らせた信号702を差動増幅回路110に入力する。したがって、雑音発生源200の出力特性が時間的変化しないのであれば、図1の乱数生成装置100を同じ出力特性を持つ2つの雑音発生源200で構成する場合と同様に、差動増幅回路110の2つの入力に等しい係数を乗ずることにより、図7の構成の乱数生成装置100は強度の平均が0である特性を持つ信号703を出力する。さらに乱数生成装置100を図5の雑音発生源200として使用することで、信号703から0と1の割合が平均的に等しい二値信号を生成し、さらに雑音発生源200が出力する信号が含む主要な周波数成分より長い周期でサンプリングすることにより、二値からなる乱数列を生成する。
【0020】
次に、本発明の第3の実施の形態を図5、8を用いて説明する。図8に示す乱数生成装置100は、雑音発生源200と差動増幅回路110と入力バッファ810と出力バッファ820で構成される。雑音発生源200は信号801を差動増幅回路110と入力バッファ810に出力する。入力バッファ810はクロック信号805に同期して信号801の強度を保持し、保持した強度に比例する強度を持つ信号802を差動増幅回路110に出力する。差動増幅回路110は信号801、802の強度にそれぞれ異なるあるいは同じ係数を乗じた値の差に比例する信号803を出力バッファ820に出力する。出力バッファ820はクロック信号805に同期して信号803の強度を保持し、保持した強度に比例する強度を持つ信号804を出力する。具体的にクロック信号805に同期するとは、クロック信号805の立ち上がりにおける入力信号の強度を保持し、次のクロック信号805の立ち上がりまで出力し続けることである。
【0021】
図8の構成における乱数生成装置100は、雑音発生源200の出力信号801と、その出力信号を1クロック分遅らせた信号802を差動増幅回路110に入力する。したがって、雑音発生源200の出力特性が時間的変化しないのであれば、図1の乱数生成装置100を同じ出力特性を持つ2つの雑音発生源200で構成する場合と同様に、差動増幅回路110の2つの入力に等しい係数を乗じ、差動増幅回路110の出力を出力バッファ820に格納した信号804を出力する。信号804は強度の平均が0である特性を持つ信号である。さらに乱数生成装置100を図5の雑音発生源200として使用することで、信号804から0と1の割合が平均的に等しい二値信号を生成し、さらに雑音発生源200が出力する信号が含む主要な周波数成分より長い周期でサンプリングすることにより、二値からなる乱数列を生成する。
【0022】
次に、本発明の第4の実施の形態を図1、3、4、5を用いて説明する。図3に示す乱数生成装置100は、2つの雑音発生源200と加算回路310で構成される。2つの雑音発生源200はそれぞれ信号301、302を加算回路310に出力する。加算回路310は信号301、302の強度にそれぞれ異なるあるいは同じ係数を乗じた値の和に比例する信号311を出力する。乱数生成装置100は加算回路311の出力311を出力する。ただし、図3に示す乱数生成装置100を構成する雑音発生源200は2つ以上であってもよく、加算回路310は2つ以上の雑音発生源200が出力する信号の強度にそれぞれ異なるあるいは同じ係数を乗じた値の和に比例する信号を出力してもよい。
【0023】
図3の構成における乱数生成装置100は、構成する雑音発生源200、それぞれの出力特性、加算回路が雑音発生源200の出力に乗ずる係数の組み合わせが等しければ、すべて同様の出力特性を持つ。さらに乱数生成装置100は、雑音発生源200にはぞれぞれ個体差があるが、同じ種類の雑音発生源の出力を複数加算することにより、乱数生成装置100の出力への雑音発生源200の個体差の影響を少なくすることができる。したがって、図3の構成による乱数生成装置100を図1の構成における雑音発生源200として適用することにより、雑音発生源の個体差による影響が少ない乱数生成装置100を構成する。
【0024】
本発明の乱数生成装置を半導体デバイスや情報装置として実現する場合、雑音発生源をデバイス上に偏って配置すると、デバイスの特定の部分に対して加えた熱や電磁気などの外乱がデバイスの動作に影響を与える可能性がある。これを避けるために、本発明の乱数生成装置100は図4に示すように雑音発生源200を配置する。図4の雑音発生源A201と雑音発生源B202は、図3の乱数生成装置100を構成する雑音発生源200であり、雑音発生源A201のグループにより図3の乱数生成装置100を1つ構成し、雑音発生源B202のグループにより図3の乱数生成装置100を1つ構成する。さらに、これらの2つの乱数生成装置100を図1の2つの雑音発生源200として適用することにより、図1の乱数生成装置100を構成する。これにより、雑音発生源A201のグループの出力の総和と、雑音発生源B202のグループの出力の総和を比較して乱数列を生成する。雑音発生源A201と雑音発生源B202を偏りなく配置することにより、局所的な外乱の影響を受ける雑音発生源A201と雑音発生源B202の個数を同程度にし、総和に与える影響が雑音発生源A201のグループと雑音発生源B202のグループで偏りがないようにする。3つ以上の雑音発生源のグループで乱数生成装置100が構成される場合も同様に、各グループの雑音発生源を空間的に偏りなく分散配置することにより、乱数生成装置100が出力する乱数列に対して外乱の影響を少なくする。
【0025】
次に、本発明の第5の実施の形態を図2を用いて説明する。図2に示す乱数生成装置100は熱雑音による微弱な電位変化を出力する熱雑音素子210で構成される。熱雑音素子210は熱雑音による微弱な電位変化の信号211を出力する。乱数生成装置100は熱雑音素子210が出力する信号211を出力する。熱雑音素子210は定電圧ダイオードなどを用いて構成する。これにより、乱数生成装置100は熱雑音により不規則で微弱な電位変化を出力する。
【0026】
次に、本発明の第6の実施の形態を図6を用いて説明する。図6に示す乱数生成装置100は雑音発生源200とA/Dコンバータ610で構成される。雑音発生源200は信号601をA/Dコンバータ610に出力する。A/Dコンバータ610は信号601をディジタル信号611に変換し出力する。乱数生成装置100は信号601とディジタル信号611を出力する。これにより、乱数生成装置100はアナログ信号とディジタル信号を出力する。
【0027】
第1、2、3、4、6の実施の形態における雑音発生源200は、第1、2、3、4、5、6の実施の形態の乱数生成装置100で構成することができる。つまり、第1、2、3、4、6の実施の形態の雑音発生源200は、入れ子構造を持つ異なる種類の複数の雑音発生源200の組み合わせで構成することができる。
【0028】
次に、本発明の第7の実施の形態を図9を用いて説明する。図9に示す情報処理装置900は、乱数生成装置100と、暗号処理機構910と、CPU920と、ハードディスク930と、メモリー940と、外部インターフェース950と、内部バス960で構成される。暗号処理機構910とCPU920とハードディスク930とメモリー940と外部インターフェース950は、それぞれ内部バス960に接続したブロックである。
【0029】
乱数生成装置100は、暗号処理機構910と接続しデータの入出力を行う。乱数生成装置100は内部バス960に直接接続していないため、内部バス960に接続したブロックは乱数生成装置100から直接データを読み出すことはできない。乱数生成装置100は暗号処理機構に乱数値を出力する。暗号処理機構910は、乱数生成装置100から乱数値を入力し、乱数値を利用して暗号処理を行う。暗号処理機構910は、内部バス960に接続し、内部バス960に接続したブロックからデータを入力し、入力したデータに暗号処理を行い、内部バス960に接続したブロックへ暗号処理した結果を出力する。CPU920は、内部バス960に接続し、内部バス960に接続したブロックとデータの入出力をし、情報処理装置900の制御をする。ハードディスク930は、内部バス960に接続し、内部バス960に接続したブロックとデータの入出力をし、入力したデータを記憶し、情報処理装置900の電源が切れている状態でも記憶を保持する。メモリー940は、内部バス960に接続し、内部バス960に接続したブロックとデータの入出力をし、入力したデータを記憶することができる。外部インターフェース950は、内部バス960に接続し、内部バス960に接続したブロックとデータの入出力をし、外部へ情報処理装置900の内部情報を出力し、外部から情報を入力する。外部インターフェース950は、キーボード、マウスなどの入力デバイスとのインターフェース、およびディスプレイ、スピーカーなどの出力デバイスとのインターフェース、およびUSB、IEEE1394などの汎用インターフェースで構成される。
【0030】
暗号処理機構910が暗号処理で使用する鍵情報を乱数生成装置100で生成し入力することにより、鍵情報が暗号処理機構910の外部に漏れることがなくなり、安全に暗号処理を行うことができる。
【0031】
【発明の効果】
以上に説明したように、本発明によれば、外部からの熱や電磁気による影響がすくない乱数生成装置を提供する。さらに、本発明によれば、安全に暗号処理を行う情報処理装置を提供する。
【図面の簡単な説明】
【図1】本発明の乱数生成装置の構成例を説明するための図である。
【図2】本発明の乱数生成装置の構成例を説明するための図である。
【図3】本発明の乱数生成装置の構成例を説明するための図である。
【図4】本発明の乱数生成装置における雑音発生源の物理的配置を説明するための図である。
【図5】本発明の乱数生成装置の構成例を説明するための図である。
【図6】本発明の乱数生成装置の構成例を説明するための図である。
【図7】本発明の乱数生成装置の構成例を説明するための図である。
【図8】本発明の乱数生成装置の構成例を説明するための図である。
【図9】本発明の情報処理装置の構成例を説明するための図である。
【符号の説明】
100…乱数生成装置、101…雑音発生源の出力信号、102…雑音発生源の出力信号、110…差動増幅回路、111…差動増幅回路の出力信号、200…雑音発生源、201…雑音発生源A、202…雑音発生源B、210…熱雑音素子、211…熱雑音素子の出力信号、301…雑音発生源の出力信号、302…雑音発生源の出力信号、310…加算回路、311…加算回路の出力信号、501…雑音発生源の出力信号、502…比較器の出力信号、503…サンプリング機構の出力信号、510…比較器、520…サンプリング機構、601…雑音発生源の出力信号、610…A/Dコンバータ、611…A/Dコンバータの出力、701…雑音発生源の出力信号、702…遅延素子の出力、703…差動増幅回路の出力、720…遅延素子、801…雑音発生源の出力信号、802…入力バッファの出力信号、803…差動増幅回路の出力、804…出力バッファの出力、805…クロック信号、810…入力バッファ、820…出力バッファ、900…情報処理装置、910…暗号処理機構、920…CPU、930…ハードディスク、940…メモリー、950…外部インターフェース、960…内部バス。
Claims (14)
- 差動増幅回路に信号を出力する2つの雑音発生源と、2つの雑音発生源から信号の強度の値の差に比例する信号を出力する差動増幅回路と、からなることを特徴とする本発明の乱数生成装置。
- 加算回路に信号を出力する複数の雑音発生源と、複数の雑音発生源からの信号の強度の値の和に比例する信号を出力する加算回路と、からなることを特徴とする乱数生成装置。
- 差動増幅回路に信号を出力する2つの雑音発生源と、2つの雑音発生源から信号の強度の値の差に比例する信号を比較器に出力する差動増幅回路と、差動増幅回路が出力した信号を二値信号に変換しサンプリング機構に出力する比較器と、比較器が出力した二値信号を一定間隔で取り込み二値の乱数列として出力するサンプリング機構と、からなることを特徴とする乱数生成装置。
- 加算回路に信号を出力する複数の雑音発生源と、複数の雑音発生源からの信号の強度の値の和に比例する信号を比較器に出力する加算回路と、加算回路が出力した信号を二値信号に変換しサンプリング機構に出力する比較器と、比較器が出力した二値信号を一定間隔で取り込み二値の乱数列として出力するサンプリング機構と、からなることを特徴とする乱数生成装置。
- 加算回路に信号を出力する複数の雑音発生源と、複数の雑音発生源からの信号の強度の値の和に比例する信号を差動増幅回路に出力する2つの加算回路と、2つの加算回路から信号の強度の値の差に比例する信号を比較器に出力する差動増幅回路と、差動増幅回路が出力した信号を二値信号に変換しサンプリング機構に出力する比較器と、比較器が出力した二値信号を一定間隔で取り込み二値の乱数列として出力するサンプリング機構と、からなることを特徴とする乱数生成装置。
- 熱雑音を出力する熱雑音素子からなることを特徴とする乱数生成装置。
- 差動増幅回路と遅延素子に信号を出力する雑音発生源と、雑音発生源の出力する信号を一定時間遅らせて差動増幅回路に出力する遅延素子と、雑音発生源が出力した信号と遅延素子が出力した信号の強度の差に比例する信号を出力する差動増幅回路と、からなることを特徴とする乱数生成装置。
- 差動増幅回路と入力バッファに信号を出力する雑音発生源と、雑音発生源の出力する信号をクロックに同期して一定期間保持して差動増幅回路に出力する入力バッファと、雑音発生源が出力した信号と入力バッファが出力した信号の強度の差に比例する信号を出力バッファに出力する差動増幅回路と、差動増幅回路が出力した信号をクロックに同期して一定期間保持して出力する出力バッファと、からなることを特徴とする乱数生成装置。
- 雑音発生源が請求項1、2、3、4、5、6、7、8の乱数生成装置であることを特徴とする請求項1、2、3、4、5、7、8の乱数生成装置。
- 外乱の影響を少なくするために複数の雑音発生源を空間的に偏りなく配置することを特徴とする請求項1、2、3、4、5、7、8、9の乱数生成装置。
- A/Dコンバータに信号を出力する雑音発生源と、雑音発生源からの信号をディジタル信号に変換して出力するA/Dコンバータと、を備えることを特徴とする請求項1、2、3、4、5、6、7、8、9、10の乱数生成装置。
- 乱数列を生成し暗号処理機構に乱数列を出力する乱数生成装置と、内部バスと、内部バスと乱数生成装置に接続し、内部バスを介してデータを入力し乱数生成装置が出力した乱数を利用して暗号処理を行い、内部バスを介してデータを出力する暗号処理機構と、内部バスに接続したCPUと、内部バスに接続したハードディスクと、内部バスに接続したメモリーと、内部バスに接続し入出力デバイスとのインターフェースおよび汎用インターフェースで構成される外部インターフェースと、からなることを特徴とする情報処理装置。
- 雑音発生源が出力する信号を、概信号が含む主要な周波数成分より長い周期でサンプリングし、乱数列として出力することを特徴とする乱数生成方法。
- 雑音発生源が出力する信号を、2値化して出力することを特徴とする請求項13の乱数生成方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008165500A (ja) * | 2006-12-28 | 2008-07-17 | Fdk Corp | 物理乱数発生器および物理乱数発生装置および乱数検証方法 |
US7702701B2 (en) | 2005-07-06 | 2010-04-20 | Samsung Electronics Co., Ltd. | Low-power random bit generator using thermal noise and method thereof |
WO2011086688A1 (ja) * | 2010-01-15 | 2011-07-21 | 三菱電機株式会社 | ビット列生成装置及びビット列生成方法 |
JP2011238268A (ja) * | 2011-07-08 | 2011-11-24 | Le Tech Co Ltd | 物理乱数生成装置及び物理乱数生成回路 |
DE102008015558B4 (de) * | 2007-03-23 | 2014-09-04 | Intel Corporation | Auf Oszillatorrauschen basierender Zufallszahlengenerator |
WO2014203466A1 (ja) * | 2013-06-18 | 2014-12-24 | パナソニックIpマネジメント株式会社 | 乱数発生装置 |
RU2743326C1 (ru) * | 2020-02-05 | 2021-02-17 | Олег Николаевич Журавлев | Способ генерации случайных чисел |
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7702701B2 (en) | 2005-07-06 | 2010-04-20 | Samsung Electronics Co., Ltd. | Low-power random bit generator using thermal noise and method thereof |
JP2008165500A (ja) * | 2006-12-28 | 2008-07-17 | Fdk Corp | 物理乱数発生器および物理乱数発生装置および乱数検証方法 |
DE102008015558B4 (de) * | 2007-03-23 | 2014-09-04 | Intel Corporation | Auf Oszillatorrauschen basierender Zufallszahlengenerator |
WO2011086688A1 (ja) * | 2010-01-15 | 2011-07-21 | 三菱電機株式会社 | ビット列生成装置及びビット列生成方法 |
KR101370231B1 (ko) * | 2010-01-15 | 2014-03-06 | 미쓰비시덴키 가부시키가이샤 | 비트열 생성 장치 및 비트열 생성 방법 |
US9031232B2 (en) | 2010-01-15 | 2015-05-12 | Mitsubishi Electric Corporation | Bit sequence generation apparatus and bit sequence generation method |
JP2011238268A (ja) * | 2011-07-08 | 2011-11-24 | Le Tech Co Ltd | 物理乱数生成装置及び物理乱数生成回路 |
WO2014203466A1 (ja) * | 2013-06-18 | 2014-12-24 | パナソニックIpマネジメント株式会社 | 乱数発生装置 |
JPWO2014203466A1 (ja) * | 2013-06-18 | 2017-02-23 | パナソニックIpマネジメント株式会社 | 乱数発生装置 |
RU2743326C1 (ru) * | 2020-02-05 | 2021-02-17 | Олег Николаевич Журавлев | Способ генерации случайных чисел |
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Publication number | Publication date |
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