JPWO2014203466A1

JPWO2014203466A1 - 乱数発生装置

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Publication number: JPWO2014203466A1
Application number: JP2014560175A
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Inventors: 上田　路人; 路人上田; 雄西谷; 幸広金子; 辻村　歩; 歩辻村
Original assignee: Panasonic Intellectual Property Management Co Ltd
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Priority date: 2013-06-18
Filing date: 2014-05-28
Publication date: 2017-02-23
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Abstract

本発明の乱数発生装置は、算術乱数列を生成する算術乱数発生部（３）と、算術乱数列から１つ以上の算術乱数を順次読み出し、読み出した算術乱数の値を、同じ極性で予め定められた２階調以上の値を取り得る電圧または電流に変換する算術乱数変換部（５）と、順次入力される電圧または電流に対して、そのときに入力された電圧または電流の値と、以前に入力された電圧または電流の値とに依存した値を出力するヒステリシス部（７）と、ヒステリシス部の出力を二値化する閾値処理部（９）とを備え、算術乱数変換部（５）は、算術乱数に基づいて変換された電圧または電流を用いて、正の値と負の値とを交互に出力し、正の値および負の値の少なくとも何れか一方として、算術乱数の値に応じて変換された２階調以上の値を取り得る電圧または電流の値を出力するように構成される。

Description

本発明は、例えば乱数鍵、個人認証等の一般的な乱数用途に使用される乱数発生装置に関するものである。

従来、乱数発生装置として、物理的な熱雑音を利用する方法および算術乱数を利用する方法が知られている。

例えば物理的な熱雑音を利用する方法として、下記特許文献１に記載されているような乱数発生装置が提案されている。図２６は従来の熱雑音を利用した乱数発生装置の概略構成を示す図であり、図２７は図２６に示す乱数発生装置の駆動方法を説明するための図である。図２６に示す従来の乱数発生装置は、磁気抵抗素子１０２に、セット電流設定手段１０４からのセットパルス電流と、リセット手段１０３からのセットパルス電流とは逆極性のリセットパルス電流とを交互に流すことで、磁気抵抗素子１０２の抵抗を変化させることにより乱数を発生させる。図２６に示す乱数発生装置においては、リセットパルス電流を流すことにより、磁気抵抗素子１０２における磁化自由層の磁化の方向を初期化している。図２８は図２６に示す乱数発生装置の制御方法を説明するための図である。特許文献１には、図２６に示す乱数発生装置において、磁気抵抗素子１０２にリセットパルス電流を流すことにより磁化の方向をほぼ完全に一方向に揃えた後、反転確率の累積が０．５になる電流値のパルス電流（セットパルス電流）を加えることにより、磁気抵抗素子１０２は低抵抗状態（“０”に対応する事象）の発生確率と高抵抗状態（“１”に対応する事象）の発生確率とがともに０．５となる乱数発生装置を実現できるとしている。本乱数発生装置においては、図２８に示す特性を予め測定しておくことにより、反転確率の累積が０．５になる電流値が決定される。このとき、磁気抵抗素子１０２において実際に得られる磁化反転は、熱雑音によりばらつくため、磁気抵抗素子１０２の抵抗状態の変化を検出することにより乱数を得ることができるとしている。

一方、算術乱数を利用する方法としては、下記特許文献２に記載されているような乱数発生装置が提案されている。図２９は従来の算術乱数を利用した乱数発生装置の概略構成を示す図である。図２９に示す乱数発生装置は、算術乱数を発生させるためによく利用される線形帰還シフトレジスタ（ＬＦＳＲ）と呼ばれるものである。図２９に示すように、線形帰還シフトレジスタは、簡便な回路構成で乱数を発生できる。また、算術乱数の発生頻度には偏りがない（０および１の発生確率がほぼ等しい）ことが明らかとなっている。

特許第４６２５９３６号公報特許第４８２８０６８号公報

上記のような従来の乱数発生装置においては、それぞれ以下のような問題があった。例えば特許文献１のような物理的な熱雑音を利用する乱数発生装置においては、磁化抵抗素子１０２が温度依存性を有していることや、特性の経時的変化を生じることから、発生頻度に偏りが生じてしまう問題がある。実際、特許文献１においては、磁気抵抗素子１０２の磁化反転によって発生した乱数をコンパレータ１０５を介して積分器１０６に入力し、積分器１０６の出力を誤差アンプ１０７に入力することで、反転確率を調整するようにし
ている。しかし、このような構成とするためには、別途調整回路が必要なため回路が複雑化する問題がある。さらに、反転確率の調整を乱数発生後に行うため、短期的には偏りが依然として残ってしまうという問題もある。

また、特許文献２のような算術乱数を利用する乱数発生装置においては、発生頻度に偏りは生じないが、発生した算術乱数列が周期性を有するという問題がある。この周期性のため、算術乱数列を暗号化などにそのまま用いた場合、容易に解読されてしまう可能性がある。

本発明は、以上のような課題を解決すべくなされたものであり、発生頻度に偏りを生じさせることなく周期性を有しないような乱数を発生させることができる乱数発生装置を提供することを目的とする。

前記従来の課題を解決するために、本発明の一の態様に係る乱数発生装置は、算術乱数列を生成する算術乱数発生部と、前記算術乱数列から１つ以上（１ビット以上）の算術乱数を順次読み出し、読み出した算術乱数の値を、同じ極性で予め定められた２階調以上の値を取り得る電圧または電流に変換する算術乱数変換部と、順次入力される電圧または電流に対して、そのときに入力された電圧または電流の値と、以前に入力された電圧または電流の値とに依存した値を出力するヒステリシス部と、前記ヒステリシス部の出力を二値化する閾値処理部とを備え、前記算術乱数変換部は、前記算術乱数に基づいて変換された電圧または電流を用いて、正の値と負の値とを交互に出力し、前記正の値および前記負の値の少なくとも何れか一方として、前記算術乱数の値に応じて変換された前記２階調以上の値を取り得る電圧または電流の値を出力するように構成されるものである。

本発明は以上に説明したように構成され、発生頻度に偏りを生じさせることなく周期性を有しないような乱数を発生させることができるという効果を奏する。

図１は本発明の第１の実施の形態における乱数発生装置の概略構成を示すブロック図である。図２は図１に示す乱数発生装置の算術乱数変換部における出力の経時的変化を示すグラフである。図３は図１に示す乱数発生装置のヒステリシス部の入出力特性を示すグラフである。図４は図１に示す乱数発生装置における算術乱数発生部の構成例を示す図である。図５は図４に示す線形帰還シフトレジスタにより発生した算術乱数列を示す図である。図６は図５に示す算術乱数列のスペクトル検定結果を示すグラフである。図７は図１に示す乱数発生装置における算術乱数変換部の構成例を主に示すブロック図である。図８は図７に示す電圧発生回路から順次出力される電圧Ｖ_Ｗを例示するグラフである。図９は図７に示す算術乱数変換部における出力の経時的変化を示すグラフである。図１０は図１に示す乱数発生装置におけるヒステリシス部の構成例を主に示すブロック図である。図１１Ａは図１０に示す強誘電体ゲートトランジスタにおいてゲート電極に正の電圧パルスＶ_Ｗが印加された場合の動作を模式的に示す図である。図１１Ｂは図１０に示す強誘電体トランジスタにおいてゲート電極に負の電圧パルスＶ_Ｒが印加された場合の動作を模式的に示す図である。図１２は図１０に示す強誘電体ゲートトランジスのヒステリシス特性を示すグラフである。図１３は図１０に示すヒステリシス部におけるコンダクタンス測定回路の構成例を示す回路図である。図１４は図１２に示すヒステリシス特性に基づいて入力信号を調整するための概念図である。図１５は図１３に示すコンダクタンス測定回路から順次出力されるチャネル・コンダクタンスを例示するグラフである。図１６は図１に示す乱数発生装置により発生された乱数列を例示する図である。図１７は図１６に示す算術乱数列のスペクトル検定結果を示すグラフである。図１８は図１７に示すグラフを複数の区画に分割する態様を説明するための図である。図１９は本発明の第２の実施の形態における乱数発生装置の概略構成を示す図である。図２０は図１９におけるヒステリシス部に用いられる磁性体のヒステリシス特性を示すグラフである。図２１は本発明の第３の実施の形態における乱数発生装置の概略構成を示す図である。図２２は図２１におけるヒステリシス部に用いられる抵抗変化素子のヒステリシス特性を示すグラフである。図２３は比較例における乱数発生装置の電圧発生回路から順次出力される電圧Ｖ_Ｗを例示するグラフである。図２４は図２３に示す電圧Ｖ_Ｗに基づいて順次出力されるチャネル・コンダクタンスを例示するグラフである。図２５は比較例における乱数発生装置により発生された乱数列を例示する図である。図２６は従来の熱雑音を利用した乱数発生装置の概略構成を示す図である。図２７は図２６に示す乱数発生装置の駆動法を説明するための図である。図２８は図２６に示す乱数発生装置の制御方法を説明するための図である。図２９は従来の算術乱数を利用した乱数発生装置の概略構成を示す図である。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下では全ての図を通じて同一または相当する要素には同一の参照符号を付して、その重複する説明を省略する。

（本発明の概要）
本発明の発明者らは、算術乱数においては発生頻度に偏りが生じない点を考慮した上で、算術乱数に生じる周期性を破壊するための構成について鋭意研究を行った。その結果、算術乱数列を、ヒステリシス特性を有する構成に適用することにより、発生頻度の偏りが生じない算術乱数列の特性を維持したまま、周期性を破壊することができるという知見を有するに至った。さらに、ヒステリシス特性を有する構成に正の値と負の値とが交互に入力された場合に、出力がより大きく変化し、算術乱数列の周期性を破壊し、出力値を十分ばらつかせることができることが分かった。本発明は、以上の知見に基づいてなされたものである。

具体的には、本発明の一態様に係る乱数発生装置（１，１Ｂ，１Ｃ）は、算術乱数列を生成する算術乱数発生部（３）と、前記算術乱数列から１つ以上（１ビット以上）の算術乱数を順次読み出し、読み出した算術乱数の値を、同じ極性で予め定められた２階調以上の値を取り得る電圧または電流に変換する算術乱数変換部（５，５Ｂ）と、順次入力される電圧または電流に対して、そのときに入力された電圧または電流の値と、以前に入力された電圧または電流の値とに依存した値を出力するヒステリシス部（７，７Ｂ，７Ｃ）と、前記ヒステリシス部の出力を二値化する閾値処理部（９）とを備え、前記算術乱数変換部は、前記算術乱数に基づいて変換された電圧または電流を用いて、正の値と負の値とを交互に出力し、前記正の値および前記負の値の少なくとも何れか一方として、前記算術乱数の値に応じて変換された前記２階調以上の値を取り得る電圧または電流の値を出力するように構成されるものである。

上記構成によれば、算術乱数に基づいて予め定められた２階調以上の値を取り得る電圧または電流値がヒステリシス部に入力される。ここで、ヒステリシス部においては、入力された値が同じ値でも以前に入力された値が異なれば異なる出力が得られる。この性質により、算術乱数の周期性をなくすことが期待できる。また、上記構成によれば、ヒステリシス部に正の値と負の値とを交互に入力させるため、順次入力される値に対して、ヒステリシス部の出力変化は大きくなる。この大きい変化を有するヒステリシス部の出力を二値化することにより、再度乱数化する。以上の効果により、発生頻度に偏りを生じさせることなく周期性を有しないような乱数を発生させることができる。

前記算術乱数変換部は、前記算術乱数列から所定ビット数の算術乱数を順次読み出し、前記ビット数ごとの算術乱数をＮ進数（Ｎ≧２）に変換するＮ進数変換回路（５１）と、前記Ｎ進数に変換された算術乱数の値に基づいて、予め定められた２階調以上の電圧レベルまたは電流レベルの何れかに振り分けることによって、前記算術乱数の値を電圧または電流に変換する階調発生回路（５２）とを備えてもよい。これによれば、Ｎ進数変換回路において算術乱数列から所定ビット数を読み出し、読み出した算術乱数をＮ進数に変換した上で電圧または電流値に変換することにより、当該電圧または電流値への変換のための演算および当該電圧または電流値の出力制御を容易にすることができ、算術乱数列をヒステリシス部のマイナーループ内で入出力動作させるために必要な電圧または電流値に容易に調整することができる。

前記ヒステリシス部が有する飽和ループ特性曲線において、入力値が０であるときの出力の最大値をＹ_ｍａｘとし、入力値が０であるときの出力の最小値をＹ_ｍｉｎとし、Ｙ_ｍａｘ−Ｙ_ｍｉｎをΔＹとしたときに、出力値がＹ_Ｌ＝Ｙ_ｍｉｎ＋ΔＹ／１０またはＹ_Ｈ＝Ｙ_ｍａｘ−ΔＹ／１０となる入力値を小さい値から順にＸ_Ｗ１，Ｘ_Ｗ２，Ｘ_Ｗ３，Ｘ_Ｗ４とした場合、前記算術乱数変換部は、交互に出力する前記正の値および前記負の値のうちの一方の値Ｎ_１がＸ_Ｗ１≦Ｎ_１≦Ｘ_Ｗ２の範囲内、かつ、前記正の値および前記負の値のうちの他方の値Ｎ_２がＸ_Ｗ３≦Ｎ_２≦Ｘ_Ｗ４の範囲内に含まれる、または、前記Ｎ_２がＸ_Ｗ１≦Ｎ_２≦Ｘ_Ｗ２の範囲内、かつ、前記Ｎ_１がＸ_Ｗ３≦Ｎ_１≦Ｘ_Ｗ４の範囲内に含まれるような値を出力することとしてもよい。これによれば、ヒステリシス部が有する飽和ループ特性曲線の内側、すなわち、マイナーループが形成されるような電流または電圧値がヒステリシス部に入力されるように、算術乱数が電流または電圧値に変換される。したがって、より不規則な出力変化がヒステリシス部から得られるため、よりランダムな乱数を得ることができる。

前記算術乱数変換部は、交互に出力する前記正の値および前記負の値のうちの一方の値Ｎ_１として、前記算術乱数の値に応じて変換された２階調以上の値を取り得る電圧または電流の値を出力し、前記正の値および前記負の値のうちの他方の値Ｎ_２の値として、所定の固定値を出力することとしてもよい。これによれば、ヒステリシス部に交互に入力される正の値および負の値のうちの一方の値Ｎ_１として、算術乱数に基づく電流または電圧値が入力される一方で、他方の値Ｎ_２として、所定の固定値が入力される。これにより、ヒステリシス部の出力変化を大きくしつつ、乱数を発生させるために必要な算術乱数の数（ビット数）がＮ_１，Ｎ_２ともに算術乱数を使用する場合に比べて半分で済む。したがって、算術乱数発生部において算術乱数を発生させるための演算量および算術乱数変換部における電圧または電流値への変換のための演算量を半分にすることができる。

前記算術乱数変換部は、電圧を出力するよう構成され、前記ヒステリシス部は、前記算術乱数変換部から出力された電圧がゲートに入力され、当該ゲートに入力された電圧の変化に応じてソース−ドレイン間のコンダクタンスが変化する強誘電体ゲートトランジスタ（７１）を備えてもよい。強誘電体ゲートトランジスタは、ゲートに印加される電圧に基づいて強誘電体に分極が生じ、それに応じたチャネル・コンダクタンスが多階調となるものであり、強誘電体に印加される電圧とそれによって生じる分極との関係がヒステリシスを有している。このような強誘電体ゲートトランジスタをヒステリシス部として用いることにより、算術乱数変換部から出力された電圧に基づいてヒステリシスを有する多階調の出力を得ることができる。したがって、簡単な構成で入力に対して出力変化の大きいヒステリシス部を容易に構成することができる。

前記算術乱数変換部は、電流を出力するよう構成され、前記ヒステリシス部は、磁性体（２１）を備え、前記磁性体に、前記算術乱数変換部から出力された電流に基づいて磁場を発生させることにより、前記磁性体の磁化状態が変化するように構成されてもよい。磁性体は、電流に基づいて発生した磁場に応じて磁化されるものであり、電流と磁化との関係がヒステリシスを有している。このような磁性体をヒステリシス部として用いることにより、算術乱数変換部から出力された電流に基づいてヒステリシスを有する多階調の出力を得ることができる。したがって、簡単な構成で入力に対して出力変化の大きいヒステリシス部を容易に構成することができる。

前記算術乱数変換部は、電圧を出力するよう構成され、前記ヒステリシス部は、前記算術乱数変換部から出力された電圧を印加することにより抵抗値が変化する抵抗変化素子（４１）を備えてもよい。抵抗変化素子は、印加される電圧に基づいて抵抗値が変化するため、当該抵抗変化素子のコンダクタンスが変化するものであり、印加電圧と抵抗値との関係がヒステリシスを有している。このような抵抗変化素子をヒステリシス部として用いることにより、算術乱数変換部から出力された電圧に基づいてヒステリシスを有する多階調の出力を得ることができる。したがって、簡単な構成で入力に対して出力変化の大きいヒステリシス部を容易に構成することができる。

前記算術乱数発生部は、線形帰還シフトレジスタ（３１）を備えてもよい。これにより、算術乱数を簡単な構成により容易に発生させることができる。

前記閾値処理部は、前記ヒステリシス部から順次出力される値に対して、それ以前に出力された値の平均値を、二値化のための閾値として用いてもよい。これにより、ヒステリシス部の出力変化に基づいて確実かつ容易に乱数を発生させることができる。

（第１の実施の形態）
以下、本発明の第１の実施の形態について説明する。図１は本発明の第１の実施の形態における乱数発生装置の概略構成を示すブロック図である。図１に示すように、本実施形
態における乱数発生装置１は、算術乱数発生部３と、算術乱数変換部５と、ヒステリシス部７と、閾値処理部９とを備えている。

算術乱数発生部３は、算術乱数列を生成して出力する。算術乱数発生部３から順次出力された複数の算術乱数が算術乱数列となる。算術乱数変換部５は、生成された算術乱数列に基づいて後述する電圧または電流値に変換する。

ヒステリシス部７は、算術乱数変換部５の出力が順次入力され、当該入力された値の履歴に応じて出力が変化するヒステリシス素子を有している。閾値処理部９は、ヒステリシス部７の出力を所定の閾値を用いて二値化する。

図２は図１に示す乱数発生装置の算術乱数変換部５における出力の経時的変化を示すグラフである。図２に示すように、本実施形態において、算術乱数変換部５は、算術乱数列に基づいて変換された電圧または電流を用いて、正の値と負の値とを交互に出力するように構成されている。図２においては、正の値の数値列をＮ_１とし、負の値の数値列をＮ_２として示している。算術乱数変換部５は、算術乱数列から予め定められた１つ以上（１ビット以上）の算術乱数を順次読み出し、読み出した算術乱数の値を、予め定められた２階調以上の値を取り得る電圧または電流に変換し、当該変換された値に基づいて、数値列Ｎ_１，Ｎ_２を生成する。

なお、図２においては、数値列Ｎ_１，Ｎ_２はともに予め定められた２階調以上の値を取り得る電圧または電流値に変換されている。しかし、本発明はこれに限られず、後述するように、正の値および負の値のいずれか一方を固定値としてもよい。

図３は図１に示す乱数発生装置のヒステリシス部７の入出力特性を示すグラフである。ヒステリシス部７は、入力値を増加させる方向と入力値を減少させる方向とにおいて、出力値が変化する経路が異なるヒステリシス特性を有している。すなわち、ヒステリシス部７は、順次入力される電圧または電流に対して、そのときに入力された電圧または電流の値と、以前に入力された電圧または電流の値とに依存した値を出力する。図３においては、入出力変化の態様が反時計回りの場合が示されているが、時計回りとなる場合もある。入力値の絶対値が十分に大きい場合、入出力変化の態様はある一定の曲線上をたどる。これを飽和ループと言う。一方、入力値の絶対値が飽和ループより小さいとき、入力値に対する出力値の変化は飽和ループの内側をたどる。これをマイナーループと言う。マイナーループはほぼ無限に存在する。

このような特性を利用し、ヒステリシス部７に入力する値の範囲をマイナーループで動作する範囲とし、さらに図２に示すように逆極性の数値列Ｎ_１，Ｎ_２を交互に入力することにより、ヒステリシス部７の出力の値を以前に入力された値（入力履歴）に応じて複雑に変化させることができる。

本発明者らは、このようなヒステリシス部７の出力値を所定の閾値を用いて二値化することにより、周期性を有さず、しかも発生頻度に偏りが生じないような乱数を発生させることができるという知見を得て、本発明を完成させた。ヒステリシス部７の出力値に基づいて生成した乱数の発生頻度に偏りが生じないのは、ヒステリシス部７に順次入力される値が、大局的には算術乱数列に基づく数値列Ｎ_１，Ｎ_２に依存するためであることが考えられる。すなわち、仮にヒステリシス部７が温度依存性を有していたり、ヒステリシス特性が経時的に変化しても、ヒステリシス部７に順次入力される値の影響が優勢であるため、生成される乱数は発生頻度に偏りがなく、しかも、周期性を有しないものとすることができる。

さらに、逆極性の数値列Ｎ_１，Ｎ_２を交互に入力する効果について説明する。ヒステリシス特性は、同じ極性の値が連続して入力されても、出力の値がほとんど変化しない。この特性は、例え、同じ極性の値と０の値とが交互に入力されても、同様である。このため、交互に入力される数値列Ｎ_１，Ｎ_２が同じ極性であれば、ヒステリシス部７の出力値を所定の閾値で二値化しても値が変化しなくなる。したがって、このような同じ数値の連続は乱数特性を劣化させてしまう（後述する比較例参照）。このような観点から、数値列Ｎ_１，Ｎ_２を逆極性かつ交互に入力することで、ヒステリシス特性における特有の影響を排除でき、高品質の乱数を発生することができる。

以上のように、本実施形態における乱数発生装置１により、分布に偏りがなく、かつ周期性を持たない、極めて良質な乱数を得ることができる。

（乱数発生装置の具体的構成）
以下、本実施形態における乱数発生装置１のより具体的な構成について説明する。

図４は図１に示す乱数発生装置における算術乱数発生部３の構成例を示す図である。図４に示すように、算術乱数発生部３は、例えば、線形帰還シフトレジスタ（ＬＦＳＲ）３１を備えている。図４に示すＬＦＳＲ３１は、１０ビット長の構成を例示しているが、これに限られない。

ＬＦＳＲ３１には、すべてのビットが０である以外の所定の初期値が与えられる。ＬＦＳＲ３１は、ビット長に応じた帰還多項式に対応したビット列のビット位置（タップ位置）の値が排他的論理和部３２に入力されるように構成されている。排他的論理和部３２の出力は、ビット列の１ビット目に入力される。１０ビット長のビット列を用いた場合、初期値である１０ビットのうち、７ビット目および１０ビット目の排他的論理和が次の１ビット目に入力され、２ビット目以降は１つ前のビット位置の値がシフト（図５においては右シフト）されて入力される。以降、これを繰り返すことにより２値の算術乱数を順次生成する。このようなＬＦＳＲ３１を用いることにより、算術乱数を小規模な回路で容易に得ることができる。

図５は図４に示す線形帰還シフトレジスタ３１により発生した算術乱数列を例示する図である。また、図６は図５に示す算術乱数列のスペクトル検定結果を示すグラフである。図６に示すスペクトル検定（spectral test）は、得られた算術乱数列を１０ビット単位
で読み出し、１０進数に変換した上で、１番目の数値を第１点の横軸座標とし、２番目の数値を第１点の縦軸座標および第２点の横軸座標とし、３番目の数値を第２点の縦軸座標および第３点の縦軸座標とするといったように、第１点、第２点、…を順にプロットすることにより、グラフ上で周期性の有無が判別できるかどうかを調べるものである。図６に示すように、ＬＦＳＲ３１で生成された算術乱数では、プロットした点群が一様には分布しておらず、ある特定の線上に分布している。これにより、ＬＦＳＲ３１で生成された算術乱数には、明らかな周期性が存在することが理解できる。

図７は図１に示す乱数発生装置における算術乱数変換部５の構成例を主に示すブロック図である。図７に示す算術乱数変換部５は、交互に出力する正の値および負の値のうちの一方の値Ｎ_１として、算術乱数の値に応じて変換された２階調以上の値を取り得る電圧の値を出力し、正の値および負の値のうちの他方の値Ｎ_２の値として、所定の固定値を出力するように構成される。

このために、本実施形態における算術乱数変換部５は、数値列Ｎ_１を出力するための構成として、Ｎ進数変換回路５１と、電圧発生回路５２とを備えている。Ｎ進数変換回路５１は、算術乱数発生部３で発生した算術乱数列から所定のビット数（Ｍビット）を順次読み出し、読み出したビット数ごとの算術乱数列の値を所定のＮ進数の値に変換する。例えば、Ｎ進数変換回路５１は、算術乱数列をＭ＝１０ビットずつ読み出し、当該読み出した１０ビットの算術乱数列をＮ＝１０進数に変換する。この場合、Ｎ進数変換回路５１の出力Ｐは、０≦Ｐ≦１０２３の範囲の整数値となる。

また、電圧発生回路５２は、Ｎ進数変換回路５１においてＮ進数に変換した値Ｐに比例した電圧Ｖ_Ｗを発生させる。したがって、１０ビット１０進数の場合、電圧発生回路５２が出力する電圧Ｖ_Ｗは、１０２４階調の電圧値を取り得る。例えば、電圧発生回路５２は、入力された値Ｐが０のとき電圧Ｖ_Ｗが０．５Ｖとなり、値Ｐが１０２３のとき電圧Ｖ_Ｗが１．５Ｖとなるように、線形的に電圧を発生させるように構成される。このように、電圧発生回路５２は、Ｎ進数変換回路５１の出力を予め定められた２階調以上の電圧レベルに振り分けることによって、算術乱数の値を電圧に変換する階調発生回路として機能する。

なお、Ｎ進数変換回路５１において算術乱数を読み出すビット数Ｍは１ビット以上であれば特に限定されない。Ｎ進数変換回路５１で変換される進数Ｎについても２以上（変換しない）であれば特に限定されない。ただし、算術乱数変換部５が出力する電圧が１０００階調前後であれば、最小出力値と最大出力値との差を１Ｖとした上で、その間を約１ｍＶ刻みで出力することができる。このため、Ｎ進数変換回路５１が読み出すビット数Ｍを１０ビットとし、Ｎ＝１０進数に変換することにより１０２４階調の電圧とすることが考えられる。このように設定することにより、算術乱数変換部５の電圧制御性が高まり、簡単な制御で電圧変換を行うことができる。電流を出力する場合についても同様である。

電圧発生回路５２が出力する電圧Ｖ_Ｗは、順次入力される値Ｐに応じて所定間隔を空けて不連続に出力される電圧パルスであってもよいし、多階調の電圧レベルが連続的に変化するステップ状の電圧出力であってもよい。このようなＮ進数変換回路５１および電圧発生回路５２は公知の回路構成（例えば公知のデジタル−アナログ変換回路など）が適用可能である。

なお、算術乱数変換部５が算術乱数に基づいて２階調以上の電圧Ｖ_Ｗを生成可能であれば、Ｎ進数変換回路５１はなくてもよい。例えば、算術乱数変換部５は、算術乱数を１ビットずつ読み出して、読み出したビットの値（０または１）に応じて所定の電圧（例えば算術乱数の値が０であればＶ_Ｗ＝０．５Ｖ、算術乱数の値が１であればＶ_Ｗ＝１．５Ｖ）を出力する構成としてもよい。

また、算術乱数変換部５は、数値列Ｎ_２を出力するための構成として、リセット電圧発生回路５３を備えている。リセット電圧発生回路５３は、所定の固定値の電圧をリセット電圧Ｖ_Ｒとして発生させる。リセット電圧Ｖ_Ｒは、電圧発生回路５２から出力される電圧Ｖ_Ｗと極性の異なる定電圧値を有する。リセット電圧発生回路５３は、公知の回路構成または定電圧源を用いることにより実現される。

なお、電圧Ｖ_Ｗおよびリセット電圧Ｖ_Ｒの大きさのより詳細な決定方法については後述する。

また、算術乱数変換部５は、極性の異なる数値列Ｎ_１およびＮ_２を交互に出力するための構成として切替スイッチ５４を備えている。切替スイッチ５４は、電圧発生回路５２から出力される電圧Ｖ_Ｗと、リセット電圧発生回路５３から出力されるリセット電圧Ｖ_Ｒとを交互に切り替えて出力する。すなわち、切替スイッチ５４は、数値列Ｎ_１を出力する際に、端子Ａ側に接続された状態（電圧Ｖ_Ｗ出力状態）に切り替えられ、数値列Ｎ_２を出力する際に、端子Ｂ側に接続された状態（リセット電圧Ｖ_Ｒ出力状態）に切り替えられる。

なお、数値列Ｎ_２においても算術乱数の値に応じて変換された電圧の値を出力する場合には、リセット電圧発生回路５３および切替スイッチ５４は不要である。その代わりに、算術乱数変換部５が電圧発生回路５２から順次出力される電圧Ｖ_Ｗを電圧変化のタイミングごとに極性を変化させて出力する公知の極性反転回路(図示せず)を備えることにより実現できる。また、算術乱数変換部５は、電圧Ｖ_Ｗ，Ｖ_Ｒの代わりに電流を出力することとしてもよい。例えば、切替スイッチ５４の出力電圧Ｖ_Ｗ，Ｖ_Ｒを電流に変換する公知の電圧電流変換回路（図示せず）を備えてもよいし、電圧発生回路５２およびリセット電圧発生回路５３の代わりに、階調発生回路として、電流を発生させる公知の電流発生回路を備えることとしてもよい。

図８は図７に示す電圧発生回路５２から順次出力される電圧Ｖ_Ｗを例示するグラフであり、図９は図７に示す算術乱数変換部５における出力の経時的変化を示すグラフである。図８に示されるように、電圧発生回路５２から順次出力される電圧Ｖ_Ｗは算術乱数を電圧に変換したものであるため、算術乱数において生じていた周期性は排除されていない。また、図９に示されるように、図７に示す算術乱数変換部５は、上述したように、算術乱数に基づいて変化する正の電圧Ｖ_Ｗと、負の固定値であるリセット電圧Ｖ_Ｒとを交互に出力する。なお、図９の例においては、各電圧Ｖ_Ｗ，Ｖ_Ｒのパルス幅をいずれも１マイクロ秒としている。

図１０は図１に示す乱数発生装置におけるヒステリシス部７の構成例を主に示すブロック図である。図１０に示すように、本実施形態におけるヒステリシス部７は、ヒステリシス素子として、算術乱数変換部５から出力された電圧がゲートに入力され、当該ゲートに入力された電圧の変化に応じてソース−ドレイン間のコンダクタンス（チャネル・コンダクタンス：channel conductance）が変化する強誘電体ゲートトランジスタ（ＦｅＦＥＴ
）７１を備えている。さらに、ヒステリシス部７は、強誘電体ゲートトランジスタ７１のソース−ドレイン間のコンダクタンスを測定するコンダクタンス測定回路７２を備えている。

強誘電体ゲートトランジスタ７１は、基板７３と、基板７３上に形成されたゲート電極７４と、ゲート電極７４が当接するように設けられる強誘電体層７５と、強誘電体層７５上に形成された半導体層７６と、半導体層７６上に設けられた２つの電極（ソース／ドレイン電極）７７，７８とを備えている。２つの電極７７，７８のうちの一方の電極７７には、電圧源７９が接続され、他方の電極７８は、コンダクタンス測定回路７２に接続されている。なお、強誘電体ゲートトランジスタ７１の構造は、図８に示す構造に限られない。例えば、基板層７３上に半導体層７６を形成し、半導体層７６上の一部に強誘電体層７５を積層し、強誘電体層７５上にゲート電極７４を形成するとともに、半導体層７６の強誘電体層７５が積層されていない箇所に２つの電極７７，７８を設けることとしてもよい。また、強誘電体ゲートトランジスタ７１は、上記構成に上記構成以外の構成（例えば電極など）が追加された構成を有していてもよい。

ここで、図１０に示す強誘電体ゲートトランジスタ７１の作製方法について例示する。まず、シリコン単結晶基板を１１００℃の酸素雰囲気で熱処理し、当該基板の表面に酸化シリコンを１００ｎｍ形成することにより、基板７３が形成される。基板７３は、例えばＣＭＯＳ回路を形成したシリコン基板上に化学気相成長法で厚さ２μｍの酸化シリコンを形成したものであってもよい。次に、厚さ３０ｎｍの白金からなる導電膜を基板７３上にパルスレーザデポジション（以下、ＰＬＤ）法によって堆積することにより、ゲート電極７４が形成される。導電膜を堆積する際の基板の温度は７００℃である。さらに、基板７３の温度が７００℃である状態で、ＰＬＤ法を用いてゲート電極７４上に厚さ４５０ｎｍのジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３、以下、ＰＺＴ）からなる強誘電体を堆積することにより、強誘電体層７５が形成される。その後、基板７３の温度を４００℃まで下げ、厚さ３０ｎｍの酸化亜鉛（ＺｎＯ）からなる半導体を堆積させることにより半導体層７６が形成される。さらに、半導体層７６上に、パターニングされたレジストを形成した後、厚さ５ｎｍのチタン膜および厚さ３０ｎｍの白金膜から構成される積層体を、室温下で電子ビーム蒸着法によって堆積し、リフトオフ法によって余分な積層体を除去することにより、電極７７，７８が形成される。

電極７７に接続される電圧源７９は、本実施形態においては−０．１Ｖの電圧を電極７７へ印加するように構成されている。

以下、強誘電体ゲートトランジスタ７１の動作について説明する。図１１Ａは図１０に示す強誘電体ゲートトランジスタ７１においてゲート電極７４に正の電圧パルスＶ_Ｗが印加された場合の動作を模式的に示す図であり、図１１Ｂは図１０に示す強誘電体トランジスタ７１においてゲート電極７４に負の電圧パルスＶ_Ｒが印加された場合の動作を模式的に示す図である。なお、図１１Ａおよび図１１Ｂには、強誘電体７５において発生する誘電分極８０が、原子の偏りを模式的に示すものとして矢印を用いて示されている。誘電分極８０は、原子が偏っている方向（正に帯電している方向）が矢印の先端を向くように示されている。

図１１Ａでは、特に乱数電圧変換部５が十分に大きい正の電圧パルスを出力した後の状態を示している。この状態において、ゲート電極７４が電極７７，７８に対して正の電位になるため、誘電分極８０が図１１Ａに示すように上向きに発生する。このため、半導体層７６中の電子８１は、強誘電体層７５の界面付近まで引き寄せられる。この状態において、電極７７に電圧源７９に基づく電圧を印加すると、強誘電体層７５と半導体層７６との界面付近に引き寄せられた電子８１を介して、電極７７と電極７８との間（ソース−ドレイン間）に電子が流れる。本明細書において、電極７７と電極７８との間の電子の流れやすさをチャネル・コンダクタンスＧと称する。コンダクタンスは抵抗値の逆数で表されるため、電極７７と電極７８との間の抵抗値（ソース−ドレイン間抵抗値）をＲ_ＤＳとすると、Ｇ＝１／Ｒ_ＤＳという関係が成り立つ。

一方、図１１Ｂでは、乱数電圧変換部５が十分に大きい負の電圧パルスを出力した後の状態を示している。この状態において、ゲート電極７４が電極７７，７８に対して負の電位になるため、誘電分極８０が図１１Ｂに示すように下向きに発生する。このため、半導体層７６は空乏化する。この状態において、電極７７に電圧源７９に基づく電圧を印加しても、半導体層７６内部で形成された空乏化領域の存在により電極７７と電極７８との間に電子は流れ難くなる。

このように、強誘電体ゲートトランジスタ７１のゲート電極７４に正の電圧パルスが入力されると、チャネル・コンダクタンスＧは、大きくなり、負の電圧パルスが入力されると、チャネル・コンダクタンスＧは、小さくなる。したがって、算術乱数変換部５の出力電圧に応じて、強誘電体ゲートトランジスタ７１の出力（チャネル・コンダクタンス）を変調することができる。強誘電体層７５における誘電分極８０の大きさは、ゲート電極７４と電極７７，７８との間の電圧の大きさに依存するため、多階調のチャネル・コンダクタンスを得ることができる。

さらに、強誘電体層７５に印加される電圧とそれによって生じる誘電分極８０との関係がヒステリシスを有している。図１２は図１０に示す強誘電体ゲートトランジス７１のヒステリシス特性を示すグラフである。図１２においては、強誘電体ゲートトランジスタ７１のゲート電極７４に印加されるパルス電圧Ｖ_Ｐの値を徐々に変化させたときのチャネル・コンダクタンスＧの変化が示されている。図１２の例において、強誘電体ゲートトランジスタ７１のゲート電極７４に印加される電圧Ｖ_Ｐに対するチャネル・コンダクタンスＧの変化は、反時計回りのヒステリシス特性を示している。

このような強誘電体ゲートトランジスタ７１をヒステリシス部７として用いることにより、算術乱数変換部５から出力された電圧に基づいてヒステリシス特性を有する多階調の出力を得ることができる。したがって、簡単な構成で入力に対して出力変化の大きいヒステリシス部７を容易に構成することができる。

図１３は図１０に示すヒステリシス部７におけるコンダクタンス測定回路７２の構成例を示す回路図である。図１３に示すように、本実施形態におけるコンダクタンス測定回路７２は、演算増幅器（オペアンプ）を用いた増幅回路により構成される。具体的には、コンダクタンス測定回路７２は、入力端子対の一方（反転入力端子）が電極７８に接続され、入力端子対の他方（批判店入力端子）が所定の電圧源（接地電圧源）に接続される演算増幅器（オペアンプ）８２と、演算増幅器８２の反転入力端子と出力端子との間に接続される抵抗素子８３とを備えている。

演算増幅器８２の反転入力端子には、電圧源７９の電圧Ｖ_ｉｎに基づいて強誘電体ゲートトランジスタ７１のソース−ドレイン間に流れる電流が入力される。抵抗素子８３の抵抗値をＲ_Ｆとすると、前述したソース−ドレイン間抵抗値Ｒ_ＤＳを用いてコンダクタンス測定回路７２の出力電圧Ｖ_ｏｕｔは次の式で得られる。

なお、図１２に示すチャネル・コンダクタンスＧは、Ｖ_ｉｎ＝−０．１Ｖとしてコンダクタンス測定回路７２の出力電圧Ｖ_ｏｕｔを測定した結果から、上記式（１）を用いて算出される。

このようにして得られたチャネル・コンダクタンスＧは、閾値処理部９により二値化される。本実施形態において、閾値処理部９は、ヒステリシス部７から順次出力される値（チャネル・コンダクタンスＧ）に対して、それ以前に出力された値の平均値を、二値化のための閾値として用いるように構成される。例えば、二値化するべきチャネル・コンダクタンスＧが出力される以前の１００回分のチャネル・コンダクタンスＧの平均値を当該二値化するべきチャンネル・コンダクタンスＧの閾値として用いる。閾値処理部９は、二値化するべきチャネル・コンダクタンスＧの値が閾値以上であれば１を出力し、閾値より小さければ０を出力する。このようにして閾値処理部９から順次出力された値が本実施形態における乱数発生装置１により発生する乱数列となる。なお、閾値は、上記に限られず、予め所定の値（固定値）に定めておいてもよいし、所定の回数ごとに閾値を平均値などを用いて更新することとしてもよい。

次に、本実施形態における電圧Ｖ_Ｗおよびリセット電圧Ｖ_Ｒの大きさのより詳細な決定方法について説明する。

上述したように、本発明は、ヒステリシス部７が有するヒステリシス特性のマイナーループ内でヒステリシス部７の入出力動作が実現されるように、ヒステリシス部７に入力される信号を調整することにより、履歴に応じて複雑に変化する出力を得ている。本発明の発明者らは、マイナーループ内での動作を安定的に得るための方法として以下のように入力電圧Ｖ_Ｗ，Ｖ_Ｒの値を設定することを見出した。

図１４は図１２に示すヒステリシス特性に基づいて入力信号を調整するための概念図である。入力値であるパルス電圧Ｖ_ＰをＸ軸（横軸）に取り、出力値であるチャネル・コンダクタンスＧをＹ軸（縦軸）に取る。飽和ループにおけるＹ軸上の（Ｖ_Ｐ＝０における）最小値をＹ_ｍｉｎ、最大値をＹ_ｍａｘとし、その差をΔＹ（＝Ｙ_ｍａｘ−Ｙ_ｍｉｎ）とする。このとき、ヒステリシス部７から出力される値Ｙが、最大値Ｙ_ｍａｘおよび最小値Ｙ_ｍｉｎより上記差ΔＹの１／１０だけ飽和ループより内側の範囲内に収まるように、入力値Ｘを調整する。すなわち、出力最小値Ｙ_Ｌ＝Ｙ_ｍｉｎ＋ΔＹ／１０と出力最大値Ｙ_Ｈ＝Ｙ_ｍａｘ−ΔＹ／１０との範囲に収まるようにヒステリシス部７への入力値が設定される。

具体的には、上記出力範囲Ｙ_Ｌ≦Ｙ≦Ｙ_Ｈとなる入力値Ｘの範囲は、正の範囲と負の範囲との２つに分けられる。飽和ループにおいてＹ_Ｈ，Ｙ_Ｌとなるときの入力Ｘの値を小さい方から順にＸ_Ｗ１，Ｘ_Ｗ２，Ｘ_Ｗ３，Ｘ_Ｗ４とすると、入力Ｘが取り得る負の範囲は、Ｘ_Ｗ１≦Ｘ≦Ｘ_Ｗ２となり、入力Ｘが取り得る正の範囲は、Ｘ_Ｗ３≦Ｘ≦Ｘ_Ｗ４となる。

したがって、このように求められた入力Ｘにおける正の範囲および負の範囲をそれぞれ算術乱数変換部５の出力である数値列Ｎ_１，Ｎ_２に当てはめることにより、ヒステリシス部７の出力値Ｙを複雑に変化させることができる。すなわち、数値列Ｎ_１，Ｎ_２の範囲は、以下のようになる。

Ｘ_Ｗ１≦Ｎ_１≦Ｘ_Ｗ２かつＸ_Ｗ３≦Ｎ_２≦Ｘ_Ｗ４・・・（２）
または、
Ｘ_Ｗ３≦Ｎ_１≦Ｘ_Ｗ４かつＸ_Ｗ１≦Ｎ_２≦Ｘ_Ｗ２・・・（３）

本実施形態においては、Ｎ_１＝Ｖ_Ｗ＞０かつＮ_２＝Ｖ_Ｒ＜０であるため、電圧Ｖ_Ｗ，Ｖ_Ｒの範囲は以下のように求められる。

Ｘ_Ｗ３≦Ｖ_Ｗ≦Ｘ_Ｗ４かつＸ_Ｗ１≦Ｖ_Ｒ≦Ｘ_Ｗ２・・・（４）

以上のように、本発明の構成によれば、正の値と負の値とが交互に入力され、かつ当該入力される値がヒステリシス特性のマイナーループ内に収まるように算術乱数変換部５の出力値が調整されるため、ヒステリシス部７の出力値のばらつきを大きくすることができる。これに対し、図２６に示されるような従来の熱雑音を利用した乱数発生装置では、磁気抵抗素子の磁化自由層に与える磁化の方向を一方向に揃える（初期化する）ための方法として、リセットパルスを磁化自由層に与えるものである。本発明の構成は、出力のばらつきをあえて大きくするために正の値と負の値とを交互に入力させるものであり、従来の熱雑音を利用した乱数発生装置の構成とは大きく異なる技術思想に基づくものである。

なお、式（２）または式（３）を適用する代わりに、ヒステリシス部７に用いられるヒステリシス素子のヒステリシス特性に、より適合するようなマイナーループの範囲を別途規定することとしてもよい。

（本実施形態において発生する乱数の評価）
上記のように構成された本実施形態の乱数発生装置１により発生する乱数に対して複数の評価を行った。以下、その評価結果を説明する。

図１５は図１３に示すコンダクタンス測定回路７２から順次出力されるチャネル・コンダクタンスを例示するグラフである。図１５は、Ｖ_Ｒ＝−１Ｖ、０．５Ｖ≦Ｖ_Ｗ≦１．５Ｖが強誘電体ゲートトランジスタ７１のゲート電極７４に入力された場合に、コンダクタ
ンス測定回路７２から出力される出力電圧Ｖ_ｏｕｔを、式（１）を用いてチャネル・コンダクタンスに変換した結果をグラフにしたものである。なお、出力電圧Ｖ_ｏｕｔの値は、電圧Ｖ_Ｗ，Ｖ_Ｒが０Ｖになってから１マイクロ秒後の値を計測したものである。図１５に示されるチャネル・コンダクタンスの波形を図８に示される電圧発生変換回路５２の電圧波形と比較すると、双方の波形は大局的には類似しているように見える。

図１６は図１に示す乱数発生装置１により発生された乱数列を例示する図である。図１６においては、一見して０と１とがランダムに発生しているように見えるが、図５に示す算術乱数列とそれほど違いがないようにも見える。そこで、以下に、乱数発生装置１により発生された乱数列に対して、いくつかの評価を行った結果を示す。

図１７は図１６に示す算術乱数列のスペクトル検定結果を示すグラフである。図１７は、図６に示すスペクトル検定と同様に、乱数発生装置１により発生された乱数列に基づいて複数の点をプロットしたものである。図１７に示すグラフでは、図６に示す算術乱数の場合で確認された、プロットした点群の特定の線上への分布が確認さらず、おおよそ一様に分布していることが確認できる。

さらに、プロットした点群のばらつきを表す指数として知られている森下の指数（Morishita Index）Ｉ_δにより評価を行う。森下の指数Ｉ_δは、図１７に示すプロット点群の分布を所定の区画に分割し、各区画に含まれるプロット点の数で評価する方式である。森下の指数Ｉ_δは、次式で定義される。

ここで、ｑは区画数を示し、ｘ_ｊはｊ番目の区画内のプロット点数を示す。

図１８は図１７に示すグラフを複数の区画に分割する態様を説明するための図である。図１８に示すように、図１７に示す分布に対して森下の指数Ｉ_δを適用するにあたって、図１７のグラフを、横軸方向および縦軸方向にそれぞれ５分割し、合計２５個（ｑ＝２５）の区画において評価を行った。各区画には、図１８に示すように区画番号（上記式（５）におけるｊに対応する）１〜２５を振っている。

平面上に複数の点が無作為に一様に分布されたポアソン分布において森下の指数はＩ_δ＝１となる。なお、図１８に示す分割態様においては、区画番号５，１０，１５および２０〜２５の面積がやや小さいので、森下の指数Ｉ_δを計算する際に、面積の補正を行った。本発明者らは、計算によって得られる森下の指数Ｉ_δが、０．９８≦Ｉ_δ≦１．０２の範囲内であれば、十分に一様であり、乱数の周期性は排除できるものと判断した。例えば図６に示すような算術乱数の分布に基づいて森下の指数Ｉ_δを計算すると、Ｉ_δ＝１．０５となり、一様性が不足していると判断される。

一方、図１７に示す乱数の分布に対し、森下の指数Ｉ_δを計算すると、Ｉ_δ＝０．９９９８という値が得られた。したがって、本実施形態における乱数発生装置１により発生した乱数の分布は、判断基準である０．９８≦Ｉ_δ≦１．０２の範囲に収まっただけでなく、ポアソン分布であるＩ_δ＝１に極めて近いと言え、良好な均一性が得られていることが明らかとなった。

さらに、暗号に関するセキュリティ要件の仕様を規定する米国連邦標準規格（ＦＩＰＳ
：Federal Information Processing Standardization）１４０に基づいた検証も行った。その結果を以下の表１に示す。本検証においては、２００００ビット分の乱数列に対して、「テスト」の内容が「合格範囲」で示される回数範囲内であれば合格と判定される。表１によればいずれの測定結果も合格範囲に収まっていることが分かる。

このような複数の検証結果が示すように、本実施形態における乱数発生装置１によれば、周期性を持たない極めて良質な乱数を発生させることができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図１９は本発明の第２の実施の形態における乱数発生装置１Ｂの概略構成を示す図である。本実施形態において第１の実施の形態と同様の構成には同じ符号を付し、説明を省略する。図１９に示すように、本実施形態の乱数発生装置１Ｂが第１の実施の形態と異なるのは、算術乱数変換部５Ｂが、電流を出力するよう構成され、ヒステリシス部７Ｂが、ヒステリシス素子として磁性体２１を備え、当該磁性体２１に、算術乱数変換部５Ｂから出力された電流に基づいて磁場を発生させることにより、磁性体２１の磁化状態が変化するように構成されることである。本実施形態の閾値処理部９Ｂは、磁性体２１の磁化状態の変化を二値化することにより、乱数を発生させる。

磁性体２１は、ガラス基板上に形成されたコバルト（Ｃｏ）およびニッケル（Ｎｉ）を含有する鉄（Ｆｅ）を主体とするスピネル型薄膜から構成される。磁性体７１は、例えば反応性スパッタリングを用いて形成される。磁性体７１は、例えば、酸素雰囲気中で鉄ターゲットをスパッタリングして、２００℃に保持したガラス基板上に６ｎｍの厚みのＦｅ_３Ｏ_４層を形成し、その後、酸素雰囲気中でコバルトおよびニッケルターゲットをスパッタリングして、０．５ｎｍの厚みのコバルトおよびニッケルを含む酸化物層を形成することを交互に７０回繰り返した多層膜として構成される。ヒステリシス部７Ｂは、磁性体７１に磁場を発生させる磁場発生器２２と、磁性体７１の磁化状態を測定する磁化状態測定部２３とを備えている。磁場発生器２２は、例えばコイルである。磁化状態測定部２３は、例えばホール素子である。算術乱数変換部５Ｂは、第１の実施の形態における算術乱数発生部５と同様に、算術乱数に基づいて２階調以上の異なる長さの電流パルスに変換し、磁場発生器２２に加えられる。磁場発生器２２は、加えられた電流パルスの長さに応じて磁性体７１の周囲に磁場を発生させる。

図２０は図１９におけるヒステリシス部７Ｂに用いられる磁性体２１のヒステリシス特性を示すグラフである。図２０は、磁性体２１の垂直方向に磁場をかけた場合の磁化曲線を示している。図２０に示すように、磁性体２１は、磁場に対する磁化の値においてヒステリシス特性を有する。このため、算術乱数変換部５Ｂからの電流パルスを調整して、マイナーループをたどるように磁性体２１の周囲に磁場を与えることにより、第１の実施の形態と同様に発生頻度に偏りを生じさせることなく周期性を有しない乱数を発生することができる。

（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図２１は本発明の第３の実施の形態における乱数発生装置１Ｃの概略構成を示す図である。本実施形態において第１の実施の形態と同様の構成には同じ符号を付し、説明を省略する。図２１に示すように、本実施形態の乱数発生装置１Ｃが第１の実施の形態と異なるのは、ヒステリシス部７Ｃが、ヒステリシス素子として、算術乱数変換部５から出力された電圧を印加することにより抵抗値が変化する抵抗変化素子４１を備えていることである。

抵抗変化素子４１は、抵抗変化層４３と、当該抵抗変化層４３を挟むように設けられる電極４４，４５とを備えている。抵抗変化層４３は、例えば酸化アルミニウムからなり、電極４４，４５は、例えば白金からなる。電極４４，４５の厚みは、何れも３０ｎｍ程度である。抵抗変化層４３は、例えば、３ｎｍの厚みのアルミニウム薄膜を成長させる工程と、酸素雰囲気中を５００℃で熱処理する工程とを７回繰り返すことで形成される。

また、ヒステリシス部７Ｃは、抵抗変化素子４１の一方の電極４４を算術乱数変換部５およびコンダクタンス測定回路７２の何れかに接続するための切替スイッチ４２を備えている。なお、抵抗変化素子４１の他方の電極４５は所定の電圧（例えばグランド電圧）に保持されている。

図２２は図２１におけるヒステリシス部７Ｃに用いられる抵抗変化素子４１のヒステリシス特性を示すグラフである。図２２に示すように、抵抗変化素子４１は、印加される電圧に対する抵抗値ひいてはコンダクタンスの値がヒステリシス特性を有する。抵抗変化素子４１のコンダクタンスを変化させる際、切替スイッチ４２を端子Ａの側に切り替えて、算術乱数変換部５と抵抗変化素子４１とを接続することにより、算術乱数変換部５の出力電圧を抵抗変化素子４１に印加する。抵抗変化素子４１のコンダクタンスを測定する場合、切替スイッチ４２を端子Ｂの側に切り替えて、抵抗変化素子４１とコンダクタンス測定回路７２とを接続することにより、コンダクタンス測定回路７２で抵抗変化素子４１のコンダクタンスを測定する。閾値処理部９は、コンダクタンス測定回路７２で測定されたコンダクタンスを所定の閾値で二値化して乱数を発生させる。

図２２に示すように、抵抗変化素子４１はヒステリシス特性を有する。このため、算術乱数変換部５からの電圧パルスを調整して、マイナーループをたどるように抵抗変化素子４１に電圧を印加することにより、第１の実施の形態と同様に発生頻度に偏りを生じさせることなく周期性を有しない乱数を発生することができる。

（比較例）
ここで、本発明が、ヒステリシス部７，７Ｂ，７Ｃに正の値と負の値とを交互に入力することの効果を明らかにするために、以下に、比較例を示す。比較例では、第１の実施の乱数発生装置１において、図９に示すような算術乱数変換部５の出力電圧波形(数値列Ｎ
_１，Ｎ_２）の代わりに、連続して同じ極性の電圧が入力され得る態様とした場合に生成される乱数の評価結果を示す。具体的には、図７に示す算術乱数変換部５の構成のうちリセット電圧発生回路５３および切替スイッチ５４を排し、電圧発生回路５２からの電圧のみをヒステリシス部７の強誘電体ゲートトランジスタ７１へ印加するようにした。この際、電圧発生回路５２から出力される電圧Ｖ_Ｗの範囲は−０．５Ｖ≦Ｖ_Ｗ≦１．０Ｖとした。これ以外の構成については、第１の実施の形態における乱数発生装置１と同様の構成とした。

図２３は比較例における乱数発生装置の電圧発生回路から順次出力される電圧Ｖ_Ｗを例示するグラフであり、図２４は図２３に示す電圧Ｖ_Ｗに基づいて順次出力されるチャネル・コンダクタンスを例示するグラフである。図２４に示すチャネル・コンダクタンスは、図１８に示す第１の実施の形態におけるチャネル・コンダクタンス変化に比べて、変化の頻度が疎になっていることが分かる。強誘電体は、同じ極性で大きさが小さい電圧が印加されると、コンダクタンスがほとんど変化しないという性質を有する。このため、チャネル・コンダクタンスにおいて変化の頻度が疎になるものと考えられる。このような現象は、強誘電体に限られず、多少の差はあるが、ヒステリシス特性を有する素子はおおよそ同様の性質を有している。この性質の影響で、大きな出力変化は極性が変化しないと生じ難いものと言える。また、本比較例においては、電圧発生回路５２から出力される電圧Ｖ_Ｗが正および負の値の何れをも取り得る範囲としているが、それでもチャネル・コンダクタンス変化は大きくならない。このことから、極性が反転した電圧がヒステリシス部に交互に入力されることが重要であると言える。

図２５は比較例における乱数発生装置により発生された乱数列を例示する図である。図１６に示す第１の実施の形態における乱数列と比較して、図２５に示す乱数列は、一見して０または１が頻繁に連続し、連続している数も多くなっている。これは、上述したように、印加電圧の極性が変わらないと、コンダクタンスの大きな変化が生じないことが主たる原因であると思われる。このような数値の連続は乱数としての特性を悪化させる。

さらに、以下の表２に、図２５の乱数列を、ＦＩＰＳ１４０により検証した結果を示す。

表２により明らかなように、ほとんどの項目が不合格となっていることが分かる。

以上のように、ヒステリシス部のマイナーループ内で動作するように入力信号を制御しても、逆極性の数値列Ｎ_１，Ｎ_２を交互に入力しなければ、高品質な乱数を発生させることができないことが理解できる。

以上、本発明の実施の形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。

本発明にかかる乱数発生装置は、算術乱数の周期性を排除した乱数を、簡便な構造で得ることができる。このような乱数をファイルの暗号鍵として使用すれば、解読される可能性が極めて低くなる。また、本発明で得られる乱数をシミュレーションの乱数として用いれば、周期性を有しないことから、より信頼性の高い解析結果を得ることができる。

１，１Ｂ，１Ｃ乱数発生装置
３算術乱数発生部
５，５Ｂ算術乱数変換部
７，７Ｂ，７Ｃヒステリシス部
９，９Ｂ閾値処理部
２１磁性体
２２磁場発生器
２３磁化状態測定部
３１線形帰還シフトレジスタ
３２排他的論理和部
４１抵抗変化素子
４２，５４切替スイッチ
４３抵抗変化層
４４，４５，７７，７８電極
５１Ｎ進数変換回路
５２電圧発生回路（階調発生回路）
５３リセット電圧発生回路
７１強誘電体ゲートトランジスタ
７２コンダクタンス測定回路
７３基板
７４ゲート電極
７５強誘電体層
７６半導体層
７７，７８電極
７９電圧源
８２演算増幅器（オペアンプ）
８３抵抗素子

Claims

算術乱数列を生成する算術乱数発生部と、
前記算術乱数列から１つ以上の算術乱数を順次読み出し、読み出した算術乱数の値を、同じ極性で予め定められた２階調以上の値を取り得る電圧または電流に変換する算術乱数変換部と、
順次入力される電圧または電流に対して、そのときに入力された電圧または電流の値と、以前に入力された電圧または電流の値とに依存した値を出力するヒステリシス部と、
前記ヒステリシス部の出力を二値化する閾値処理部とを備え、
前記算術乱数変換部は、前記算術乱数に基づいて変換された電圧または電流を用いて、正の値と負の値とを交互に出力し、前記正の値および前記負の値の少なくとも何れか一方として、前記算術乱数の値に応じて変換された前記２階調以上の値を取り得る電圧または電流の値を出力するように構成される、乱数発生装置。
前記算術乱数変換部は、
前記算術乱数列から所定ビット数の算術乱数を順次読み出し、前記ビット数ごとの算術乱数をＮ進数（Ｎ≧２）に変換するＮ進数変換回路と、
前記Ｎ進数に変換された算術乱数の値に基づいて、予め定められた２階調以上の電圧レベルまたは電流レベルの何れかに振り分けることによって、前記算術乱数の値を電圧または電流に変換する階調発生回路とを備えた、請求項１に記載の乱数発生装置。
前記ヒステリシス部が有する飽和ループ特性曲線において、入力値が０であるときの出力の最大値をＹ_ｍａｘとし、入力値が０であるときの出力の最小値をＹ_ｍｉｎとし、Ｙ_ｍａｘ−Ｙ_ｍｉｎをΔＹとしたときに、出力値がＹ_Ｌ＝Ｙ_ｍｉｎ＋ΔＹ／１０またはＹ_Ｈ＝Ｙ_ｍａｘ−ΔＹ／１０となる入力値を小さい値から順にＸ_Ｗ１，Ｘ_Ｗ２，Ｘ_Ｗ３，Ｘ_Ｗ４とした場合、
前記算術乱数変換部は、交互に出力する前記正の値および前記負の値のうちの一方の値Ｎ_１がＸ_Ｗ１≦Ｎ_１≦Ｘ_Ｗ２の範囲内、かつ、前記正の値および前記負の値のうちの他方の値Ｎ_２がＸ_Ｗ３≦Ｎ_２≦Ｘ_Ｗ４の範囲内に含まれる、または、前記Ｎ_２がＸ_Ｗ１≦Ｎ_２≦Ｘ_Ｗ２の範囲内、かつ、前記Ｎ_１がＸ_Ｗ３≦Ｎ_１≦Ｘ_Ｗ４の範囲内に含まれるような値を出力する、請求項１に記載の乱数発生装置。
前記算術乱数変換部は、交互に出力する前記正の値および前記負の値のうちの一方の値Ｎ_１として、前記算術乱数の値に応じて変換された２階調以上の値を取り得る電圧または電流の値を出力し、前記正の値および前記負の値のうちの他方の値Ｎ_２の値として、所定の固定値を出力する、請求項１に記載の乱数発生装置。
前記算術乱数変換部は、電圧を出力するよう構成され、
前記ヒステリシス部は、前記算術乱数変換部から出力された電圧がゲートに入力され、当該ゲートに入力された電圧の変化に応じてソース−ドレイン間のコンダクタンスが変化する強誘電体ゲートトランジスタを備えた、請求項１に記載の乱数発生装置。
前記算術乱数変換部は、電流を出力するよう構成され、
前記ヒステリシス部は、磁性体を備え、前記磁性体に、前記算術乱数変換部から出力された電流に基づいて磁場を発生させることにより、前記磁性体の磁化状態が変化するように構成される、請求項１に記載の乱数発生装置。
前記算術乱数変換部は、電圧を出力するよう構成され、
前記ヒステリシス部は、前記算術乱数変換部から出力された電圧を印加することにより
抵抗値が変化する抵抗変化素子を備えた、請求項１に記載の乱数発生装置。
前記算術乱数発生部は、線形帰還シフトレジスタを備えた、請求項１に記載の乱数発生装置。
前記閾値処理部は、前記ヒステリシス部から順次出力される値に対して、それ以前に出力された値の平均値を、二値化のための閾値として用いる、請求項１に記載の乱数発生装置。