KR100787369B1 - 아날로그－디지털 변환을 위한 캐리어－의존 디더링 - Google Patents

아날로그－디지털 변환을 위한 캐리어－의존 디더링 Download PDF

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Abstract

아날로그-디지털 변환기(ADC)가 디지털화(즉, 양자화)에 앞서 ADC의 아날로그 입력 신호에 아날로그 디더 신호를 부가하도록 구성된 디더 신호 발생기를 구비한다. 디더 신호의 진폭은 ADC가 동작하도록 설계된 대역폭에 나타나는 하나 이상의 캐리어들의 파워 레벨들에 기초하여 선택된다. 아날로그 영역에서 입력 신호에 디더 신호를 부가하는 것은 ADC 전달 함수에서의 비선형성으로부터 기인한 변환 스퍼들(conversion spurs)과 같은 양자화 잡음을 감소시킨다.
아날로그-디지털 변환기, 아날로그 디더 신호, 디더 신호 발생기, 변환 스퍼, 양자화 잡음

Description

아날로그－디지털 변환을 위한 캐리어－의존 디더링{Carrier-dependent dithering for analog-to-digital conversion}
도 1은 본 발명의 일실시예에 따른 아날로그-디지털 변환기의 블럭도.
도 2는 본 발명의 일실시예에 따른 디더 신호의 진폭을 제어하는데 사용되는 VGA 제어 신호를 발생시키기 위한 도 1의 처리기에 의해 수행되는 처리의 플로우차트.
도 3a 및 도 3b는 본 발명이 ADC 전달 함수에서의 비선형성들의 효과들을 감소시키는데 도움이 될 수 있는 방법을 나타내는 실례의 테스트 결과들을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : ADC 101 : 신호 커플러
102 : 아날로그 입력 103 : 진폭 양자화기
105 : 처리기 109 : 랜덤 잡음원
111 : VGA
발명의 분야
본 발명은 일반적으로 아날로그-디지털 변환기들에 관한 것이며, 특히 아날로그-디지털 변환기의 정확성을 개선시키기 위한 기술에 관한 것이다.
관련 기술의 설명
디지털 하드웨어가 점점 더 빨라지고, 더 정교해지고, 더 완전해짐에 따라서 아날로그 신호들의 디지털 처리가 아날로그 처리에 대해 점차적으로 관심을 끄는 대안이 되어가고 있다. 또한, 디지털 시스템들이 일반적으로 아날로그 시스템들보다는 시간 및 온도 변동들에 대해 더 유연하고 덜 민감하다. 그 결과, 아날로그 신호를 정확성, 속도 및 분해능을 증가시키는 신호의 디지털 표현으로 변환하기 위한 아날로그-디지털 변환기(ADC)들의 개발을 검토해 왔다.
아날로그-디지털 변환은 진폭 양자화를 포함한다. 유한 진폭 범위를 넘어 계속적으로 변경할 수 있는 아날로그 입력 신호가 아날로그 입력 신호를 유한 수의 이산 진폭들로 매핑하기 위해 일정한 샘플링 레이트로 샘플링된다. ADC의 입력 신호 동적 범위는 가능한 이산 진폭들(즉, 양자화 레벨들)의 특정 수로 분할되고, 다수의 이산 진폭 레벨들은 ADC의 분해능을 지정한다. 예를 들어, 2m의 양자화 레벨을 갖는 ADC가 m-비트의 디지털 출력 신호를 발생시키고, m의 값은 ADC의 분해능을 규정한다.
ADC의 다른 중요한 특성은 그의 선형성(또는 정확성)이며, ADC 전달 함수의 직선으로부터의 변화 측정, 즉 입력 신호를 대응 출력 신호로 매핑하는 특성이다. ADC 전달 함수의 비선형성은 통상적으로 변환 스퍼(conversion spur)들에 기인하며, 완전 선형 응답으로부터의 편차에 관련한 불연속성을 갖는 신호들의 주파수 영역(예를 들어, 패스트 퓨리에 변환(FFT) 분석 중)에 나타나는 가상 신호들이다. ADC의 정확성을 증가시키기 위한 대부분의 현존하는 기술들은 내부 및 외부 잡음원들의 존재에 기인한 오차들을 최소화하고, ADC 내의 아날로그 성분들의 시간 및 온도 안정성과 정확성을 최대화하기 위한 아날로그 영역 방법들에 의존한다.
많은 응용들에 대해, 원격 통신들과 같이 입력 신호가 없을 때는 정상 상태에서 낮은 잡음을 가지고, 하나 이상의 캐리어들을 함유하는 입력 신호가 ADC에 존재할 때는 높은 신호대 잡음비를 가지는 것이 중요하다. 따라서, ADC 전달 함수의 비선형성과 관련해 변환 스퍼들을 감소시키는 개선된 ADC를 제공하는 것이 유용하다.
발명의 요약
본 발명은 ADC의 정확성을 증가시키기 위한 기술에 관한 것이다. 본 발명의 실시예들에 따라서, 아날로그 디더 신호가 진폭 양자화에 앞서 아날로그 입력 신호에 부가된다. 본 발명의 디더 신호는 아날로그 입력 신호에 부가되는 디더 신호에 대한 적절한 진폭을 결정하기 위해 디더 입력 신호의 양자화 디지털 표현들을 분석하는 처리기에 의해 제어되는 가변 진폭을 갖는다. 디더 신호의 부가는 ADC 전달 함수의 비선형성들에 의해 야기되는 원치않는 변환 스퍼들을 감소시킨다.
일실시예에서, 본 발명은 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 아날로그-디지털 변환기(ADC)이며, (a) 아날로그 디지털 신호를 발생시키도록 구성된 디더 신호 발생기와, (b) 디더링된 아날로그 신호를 발생시키기 위해 상기 아날로그 입력 신호에 상기 아날로그 디더 신호를 부가하도록 구성된 신호 커플러와, (c) 상기 디지털 출력 신호를 발생시키기 위해 상기 디더링된 아날로그 신호를 디지털화하도록 구성된 진폭 양자화기, 및 (d) 상기 디더 신호 발생기에 의해 발생된 상기 아날로그 디더 신호의 상기 진폭을 제어하기 위한 제어 신호를 발생시키기 위해 상기 디지털 출력 신호를 분석하도록 구성된 처리기로서, 상기 처리기는 상기 아날로그 입력 신호에 하나 이상의 캐리어들의 전체 순시 파워 레벨의 측정에 기초한 제어 신호를 발생시키는 상기 처리기를 포함한다.
다른 실시예에서, 본 발명은 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 방법이며, (a) 아날로그 디더 신호를 발생시키는 단계와, (b) 디더링된 아날로그 신호를 발생시키기 위해 상기 아날로그 입력 신호에 상기 아날로그 디더 신호를 부가하는 단계와, (c) 상기 디지털 출력 신호를 발생시키기 위해 상기 디더링된 아날로그 신호를 디지털화하는 단계, 및 (d) 상기 디더 신호의 진폭을 제어하기 위한 제어 신호를 발생시키기 위해 상기 디지털 출력 신호를 분석하는 단계로서, 상기 제어 신호는 상기 아날로그 입력 신호에 하나 이상의 캐리어들의 전체 순시 파워 레벨의 측정에 기초하는 상기 디지털 출력 신호 분석 단계를 포함한다.
본 발명의 다른 특징들, 및 장점들은 다음의 상세한 설명, 첨부된 청구항들, 및 첨부 도면들로부터 더욱 충분히 명백하게 될 것이다.
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상세한 설명
도 1을 참조하면, 아날로그-디지털 변환기(ADC)(100)가 신호 커플러(101), 진폭 양자화기(103), 처리기(105), 및 디더 신호 발생기(107)를 포함한다. 일반적으로, ADC(100)는 아날로그 입력 신호(102)를 디지털 출력 신호(106)로 변환한다. 특히, 신호 커플러(101)는 디더 신호 발생기(107)에 의해 발생된 아날로그 디더 신호(114)를 아날로그 입력 신호(102)에 부가한다. 그 결과, 디더 입력 신호(104)는 디더 출력 신호(106)를 발생시키기 위해 진폭 양자화기(103)에 의해 양자화된다. 처리기(105)는 디더 신호 발생기(107)에 의해 발생된 아날로그 디더 신호(114)의 진폭을 제어하도록 사용된 제어 신호(108)를 발생시키기 위해 디지털 출력 신호(106)를 분석한다. 디더 신호(114)를 부가하는 목적은 디더링된 아날로그 신호(104)의 결과가 부정확한 신호이므로, 디지털 출력 신호(106)가 ADC 전달 함수에서의 비선형성에 기인한 변환 스퍼들을 감소시킨다는 것을 보증하는 것이다.
신호 커플러(101)는 아날로그 디더 신호(114)를 저항성 즉 윌킨슨 파워 분배기(Wilkinson power divider) 또는 방향성 즉 하이브리드 커플러와 같은 수동 성분 또는 이중 게이트 FET 또는 다른 트랜지스터 기준 부가기와 같은 능동 성분과 같은 아날로그 입력 신호(102)에 부가하기 위한 임의의 적절한 성분이 될 수 있다. 진폭 양자화기(103)는 고주파수 아날로그 신호를 양자화하기 위한 임의의 적절한 성분이 될 수 있다. 진폭 양자화기(103)의 샘플링 주파수는 ADC 동작 대역폭의 고주파수 한계의 적어도 두배가 되어야 한다. 처리기(105)는 디지털 신호 처리기(DSP) 또는 프로그램 가능 논리 장치(PLD)와 같은 임의의 적절한 디지털 처리기이다. 바람직한 실행에서, ADC(100)는 이산 요소 실행들이 또한 가능할지라도, 단일 집적 회로로서 수행된다.
도 1에 도시된 것과 같이, 디더 신호 발생기(107)는 랜덤 잡음원(109), 가변 이득 증폭기(VGA)(111), 및 저역 통과 필터(113)를 포함한다. 랜덤 잡음원(109)은 아날로그 랜덤 잡음 신호(110)를 발생시킨다. 수행에 의존하면, 랜덤 잡음원(109)은 디지털 방식으로 생성된 잡음을 발생시키기 위해 하나 이상의 디지털 회로들에 의해 제어된 하나 이상의 의사 랜덤 잡음 발생기들에 기초할 수 있거나, 또는 잡음 다이오드와 같은 아날로그 잡음원에 기초할 수 있다. 어느 하나의 경우에서, VGA(111)는 증폭된 아날로그 잡음 신호(112)를 발생시키기 위해 랜덤 잡음원(109)으로부터 아날로그 랜덤 잡음 신호(110)를 증폭시킨다. VGA(111)의 이득은 처리기(105)로부터의 제어 신호(108)에 의해 제어된다.
저역 통과 필터(113)는 신호 커플러(101)에 입력하기 위한 아날로그 디더 신호(114)를 발생시키기 위해 VGA(111)로부터 증폭된 아날로그 잡음 신호(112)를 필터링한다. 수행에 의존하면, 저역 통과 필터(113)는 바람직하게 ADC(100)의 대역폭에 대한 나이퀴스트 톤(Nyquist tone)의 소부분이 되도록 아날로그 디더 신호의 주파수를 제한한다. 예를 들어, ADC(100)가 약 10-20㎒에서 약 500㎒(또는 더 높은)까지의 범위에서 동작하도록 설계될 경우, 저역 통과 필터(113)는 아날로그 디더 신호(114)의 주파수를 1㎒(즉, ADC 동작 대역폭의 저주파수 한계의 약 1/20 내지 1/10)보다 낮게 제한한다.
처리기(105)는 디지털 출력 신호(106)에서 모든 nth 값을 처리하며, n은 VGA 제어 신호(108)를 발생시키기 위한 아날로그 입력 신호(102)에 존재하는 캐리어들을 확인하고 특징짓기 위한 양의 정수이다. 디더 신호(114)의 진폭은 바람직하게는 ADC의 동작 주파수 내에 존재하는 하나 이상의 캐리어들의 파워 레벨들의 합산에 대응한다.
도 2는 본 발명의 실시예에 따라 VGA(111)를 제어하는데 사용되는 제어 신호(108)를 발생시키기 위해 도 1의 처리기(105)에 의해 수행된 처리의 플로우차트를 도시한다. 처리기(105)는 디지털 출력 신호(106)(도 2의 단계(201))을 샘플링하고, 그 샘플링된 디지털 출력 신호(단계(203))에 퓨리에 분석(예를 들어, TFT)을 적용시킨다. FFT로부터 기인한 저주파수 빈(bin)들은 디더 신호(114)에 대응하는 반면, 고주파수 빈들은 입력 신호(102)에 대응한다. 처리기(105)는 고주파수 FFT 빈들(단계(205))에 유지된 절대값들의 상당히 큰 피크로서 입력 신호(102)에서 각각의 캐리어를 식별한다. 이러한 식별은 예를 들어, 특정 크기 레벨 또는 캐리어 피크 크기 레벨의 백분율에서의 빈 크기 레벨들을 임계화함으로써 각 캐리어에 대한 저주파수 및 고주파수에 대응하는 FFT 빈들의 식별을 포함한다.
처리기(105)는 입력 신호(102)에서 식별된 캐리어들 및 디더 신호(114)(각각의 단계(207, 209))의 전체 순시 파워 레벨들을 계산하기 위해 FFT 분석의 결과들을 사용한다. 입력 신호(102)에서의 전체 순시 캐리어 파워 레벨(ST(t))은 다음과 같이 방정식(1)에 의해 제공된다:
Figure 112001005559919-pat00001
(1)
여기서,
N은 다른 식별된 캐리어들의 수(즉, 고주파수 FFT 빈들에서 다수의 상당히 큰 피크들)이고,
flow는 ith 캐리어를 위한 저주파수 한계이고,
fhigh는 ith 캐리어를 위한 고주파수 한계이며,
Si(f)는 주파수(f)(즉, 대응 FFT 빈에서의 값들의 크기)에서 ith 캐리어의 진폭이다.
유사하게는, 전체 순시 디더 신호 파워(D(t))는 다음과 같이 방정식(2)으로 주어진다.
Figure 112001005559919-pat00002
(2)
여기서,
fLPF는 저역 통과 필터(113)의 차단 주파수이며,
d(f)는 주파수(f)(즉, 대응 FFT 빈에서의 값들의 크기)에서의 디더 신호(114)의 진폭이다.
처리기(105)는 예를 들어, 전체 순시 디더 신호 파워 레벨(D(t)) 및 전체 순시 캐리어 파워 레벨(ST(t))(단계(211))이 동등하도록 VGA(111)의 이득을 설정하기 위해서 제어 신호(108)에 대한 값을 발생시킨다. 그러한 디더 신호(114)의 부가는 ADC 전달 함수에서의 비선형성들로부터 기인한 변환 스퍼들이 감소되도록 진폭 양자화기(103)가 입력에서 분명히 서로 관련되지 않은 신호 파워임을 보증한다. 주파수 간격들에서, 처리기(105)의 동작들을 반복함으로써, 디더 신호(114)의 진폭은 ADC 디지털 출력 신호(106)의 질을 유지하도록 업데이트될 수 있다.
도 3a 및 도 3b는 ADC 전달 함수에서의 비선형성의 효과들을 감소시키는데 도움이 될 수 있는 방법을 나타내는 실례의 테스트 결과들을 도시한다. 도 3a는 임의의 디더 신호를 부가하지 않고도 두개의 다른 캐리어들(약 3㎒ 및 약 15㎒에서)을 갖는 아날로그 입력 신호에 대한 ADC에 의해서 발생된 디지털 출력 신호의 32k 패스트 퓨리에 변환(FFT) 분석을 도시한다. 도 3b는 동일한 아날로그 입력 신호에 대한 ADC에 의해서 발생된 디지털 출력 신호의 32k FFT 분석을 도시하며, 본 발명에 따른 디더 신호는 양자화에 앞서 부가된다. 도면들에 도시된 것과 같이, 디더 신호의 부가는 도 3a에서 명백한 변환 스퍼들을 제거시키고, 도 3b에 도시된 것과 같이 디지털화된 출력 스펙트럼의 개선된 질에 대응한다.
본 발명은 여러가지 응용들에 적용될 수 있으며, TDMA, GSM, 또는 CDMA 응용들과 같이 서로 관련없는 데이터 또는 함유하는 하나 이상의 RF 캐리어들을 갖는 입력 신호들을 위해 ADC들을 구비한다. 실행에 의존하면, 이러한 응용들에서, 디더 신호는 RF 캐리어들에 비교되는 것처럼 상대적으로 작은 진폭이 될 수 있다.
상기 설명이 본 발명의 바람직한 예시적 실시예이며, 본 발명은 도시된 특정 형태들에 제한되는 것이 아님을 이해할 것이다. 여러가지 대입들, 변경들, 변화들, 및 생략들이 첨부 청구항들에 표현된 것과 같이 본 발명의 의도로부터 벗어나지 않고 바람직한 실시예의 요소들의 설계 및 배치로 구성될 수 있다.
본 발명은 ADC의 내부 및 외부 잡음원들의 존재에 기인한 오차들을 최소화하고, ADC 내의 아날로그 성분들의 시간 및 온도 안정성과 정확성을 최대화한다.

Claims (20)

  1. 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 아날로그-디지털 변환기(ADC)를 갖는 집적 회로에 있어서,
    상기 ADC는,
    (a) 아날로그 디더 신호(analog dither signal)를 발생시키도록 구성된 디더 신호 발생기,
    (b) 디더링된(dithered) 아날로그 신호를 발생시키기 위해 상기 아날로그 입력 신호에 상기 아날로그 디더 신호를 부가하도록 구성된 신호 커플러,
    (c) 상기 디지털 출력 신호를 발생시키기 위해 상기 디더링된 아날로그 신호를 디지털화하도록 구성된 진폭 양자화기, 및
    (d) 상기 디더 신호 발생기에 의해 발생된 상기 디더 신호의 진폭을 제어하기 위한 제어 신호를 발생시키기 위해 상기 디지털 출력 신호를 분석하도록 구성된 처리기를 포함하고, 상기 처리기는 상기 아날로그 입력 신호 내의 하나 이상의 캐리어들의 전체 파워 레벨(total power level)의 측정에 기초하여 상기 제어 신호를 발생시키고, 상기 처리기는 각각의 개별 캐리어의 파워 레벨을 특징짓고 이후 상기 전체 파워 레벨을 발생시키기 위해 상기 개별 캐리어들의 파워 레벨들을 합산하는, ADC를 갖는 집적 회로.
  2. 제 1 항에 있어서,
    상기 디더 신호 발생기는,
    (1) 랜덤 잡음 신호를 발생시키도록 구성된 랜덤 잡음원, 및
    (2) 상기 아날로그 디더 신호를 발생시키기 위해, 상기 처리기로부터의 상기 제어 신호에 기초하여 상기 랜덤 잡음원으로부터의 상기 랜덤 잡음 신호를 증폭시키도록 구성된 가변 이득 증폭기(VGA)를 포함하는, ADC를 갖는 집적 회로.
  3. 제 2 항에 있어서,
    상기 디더 신호 발생기는 상기 신호 커플러에서 상기 아날로그 입력 신호에 부가하기에 앞서 상기 아날로그 디더 신호를 필터링하도록 구성된 저역 통과 필터를 더 포함하는, ADC를 갖는 집적 회로.
  4. 제 1 항에 있어서,
    상기 처리기는,
    (i) 상기 디지털 출력 신호의 샘플들을 주파수 도메인으로 변환하고,
    (ii) 결과적인 주파수 도메인 데이터에 기초하여 각각의 개별 캐리어를 식별하고,
    (iii) 대응하는 주파수 도메인 데이터에 기초하여 각각의 식별된 개별 캐리어의 상기 파워 레벨을 특징지음으로써,
    각각의 개별 캐리어의 상기 파워 레벨을 특징짓는, ADC를 갖는 집적 회로.
  5. 제 1 항에 있어서,
    상기 처리기는 대응하는 개별 캐리어에 대한 주파수 범위 내의 다수의 주파수들에서 파워 레벨들을 합산함으로써 개별 캐리어의 상기 파워 레벨을 특징짓는, ADC를 갖는 집적 회로.
  6. 제 1 항에 있어서,
    상기 처리기는 상기 제어 신호를 업데이트하기 위해 상기 디지털 출력 신호를 주기적으로 재분석하는, ADC를 갖는 집적 회로.
  7. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기(ADC)에 있어서,
    (a) 아날로그 디더 신호를 발생시키도록 구성된 디더 신호 발생기,
    (b) 디더링된 아날로그 신호를 발생시키기 위해 상기 아날로그 입력 신호에 상기 아날로그 디더 신호를 부가하도록 구성된 신호 커플러,
    (c) 상기 디지털 출력 신호를 발생시키기 위해 상기 디더링된 아날로그 신호를 디지털화하도록 구성된 진폭 양자화기, 및
    (d) 상기 디더 신호 발생기에 의해 발생된 상기 아날로그 디더 신호의 진폭을 제어하기 위한 제어 신호를 발생시키기 위해 상기 디지털 출력 신호를 분석하도록 구성된 처리기를 포함하고, 상기 처리기는 상기 아날로그 입력 신호 내의 하나 이상의 캐리어들의 전체 파워 레벨의 측정에 기초하여 상기 제어 신호를 발생시키고, 상기 처리기는 각각의 개별 캐리어의 파워 레벨을 특징짓고 이후 상기 전체 파워 레벨을 발생시키기 위해 상기 개별 캐리어들의 파워 레벨들을 합산하는, 아날로그-디지털 변환기.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법에 있어서,
    (a) 아날로그 디더 신호를 발생시키는 단계,
    (b) 디더링된 아날로그 신호를 발생시키기 위해 상기 아날로그 입력 신호에 상기 아날로그 디더 신호를 부가하는 단계,
    (c) 상기 디지털 출력 신호를 발생시키기 위해 상기 디더링된 아날로그 신호를 디지털화하는 단계, 및
    (d) 상기 디더 신호의 진폭을 제어하기 위한 제어 신호를 발생시키기 위해 상기 디지털 출력 신호를 분석하는 단계를 포함하고, 상기 제어 신호는 상기 아날로그 입력 신호에서의 하나 이상의 캐리어들의 전체 파워 레벨의 측정에 기초하고,
    단계 (d)는 각각의 개별 캐리어의 파워 레벨을 특징짓는 단계 및 이후 상기 전체 파워 레벨을 발생시키기 위해 상기 개별 캐리어들의 파워 레벨들을 합산하는 단계를 포함하는, 변환 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 1 항에 있어서,
    상기 처리기는 (1) 상기 아날로그 입력 신호 내의 상기 하나 이상의 캐리어들의 상기 전체 파워 레벨의 측정 및 (2) 상기 아날로그 디더 신호의 전체 파워 레벨의 측정에 기초하여 상기 제어 신호를 발생시키는, ADC를 갖는 집적 회로.
  20. 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 아날로그-디지털 변환기(ADC)를 갖는 집적 회로에 있어서,
    상기 ADC는,
    (a) 아날로그 디더 신호를 발생시키도록 구성된 디더 신호 발생기,
    (b) 디더링된 아날로그 신호를 발생시키기 위해 상기 아날로그 입력 신호에 상기 아날로그 디더 신호를 부가하도록 구성된 신호 커플러,
    (c) 상기 디지털 출력 신호를 발생시키기 위해 상기 디더링된 아날로그 신호를 디지털화하도록 구성된 진폭 양자화기, 및
    (d) 상기 디더 신호 발생기에 의해 발생된 상기 디더 신호의 진폭을 제어하기 위한 제어 신호를 발생시키기 위해 상기 디지털 출력 신호를 분석하도록 구성된 처리기를 포함하고, 상기 처리기는 상기 아날로그 입력 신호 내의 하나 이상의 캐리어들의 전체 파워 레벨의 측정에 기초하여 상기 제어 신호를 발생시키고, 상기 처리기는 상기 제어 신호를 업데이트하기 위해 상기 디지털 출력 신호를 주기적으로 재분석하는, ADC를 갖는 집적 회로.
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