JP2002506602A - シグマ−デルタ変調器を有するビデオレートｄ−ａ変換器 - Google Patents

Abstract

(57)【要約】 補間手段（１）と、フィルタ手段とを有するＤ‐Ａ変換器に関する。このＤ‐Ａ変換器は更に、低減サンプルレート（ＲＳＲ）のシグマ‐デルタ変調器として構成され且つクロック手段により制御される雑音整形器（３）を有する。本発明の有利な例でＤ‐Ａ変換器の動作を更に改善するには、前記フィルタ手段を多相ＦＩＲフィルタ手段として構成する。

Description

【発明の詳細な説明】 シグマ‐デルタ変調器を有するビデオレートＤ‐Ａ変換器 本発明は、デジタル入力信号を受ける入力端と、入力信号を補間し、この補間 されたデジタル信号を生じる補間手段と、この補間されたデジタル信号を中間信 号に変換する雑音整形器と、この中間信号を処理し、アナログ出力信号を生じる フィルタ手段とを具えるＤ‐Ａ変換器に関するものである。 本発明は又、デジタル入力信号をアナログ出力信号に変換する方法であって、 デジタル入力信号の補間を行なって補間信号にする工程と、補間信号を中間信号 に変換する工程と、中間信号を処理してアナログ出力信号を生じる工程とを有す る方法に関するものである。 オーディオ信号に対しては多数のＤ‐Ａ変換器が知られている。デジタル‐ア ナログ変換器（Ｄ‐Ａ変換器）には２つの基本的な技術が用いられている。いわ ゆるシグマ‐デルタ技術と、抵抗性又は容量性分割技術とがある。シグマ‐デル タ技術は、抵抗のような正確に整合されたオンチップ素子の代りに正確なタイミ ングにより高い分解能を達成するために魅力的な技術である。更に、薄膜のレー ザトリミングしたアナログ素子を形成するのに必要とする技術は得るのに困難で あり、一方、高速デジタルスイッチング能力は半導体産業において一般的に得ら れているものである。 基本的なシグマ‐デルタＤ‐Ａ変換器は、出力信号を反転帰還させたものと加 算されたデジタル入力信号を受け、エラー信号を生ぜしめる。次に、このエラー 信号が積分器及び比較器を経て処理され、いわゆるビットストリーム出力信号を 生じる。振幅分解能の代りに時間分解能を用いるこの信号変換技術は、電源電圧 を減少させ且つトランジスタの固有の速度を増大させた現在のＣＭＯＳ技術と極 めて良好に適合する。シグマ‐デルタＤ‐Ａ変換器は信号帯域外の量子化雑音を 整形することができ、この範囲を越えるいかなる雑音も理想的な構成とした後段 のアナログフィルタにより濾波される。 シグマ‐デルタ変調器にはしばしば、補間器により与えうる過サンプリングさ れた信号を必要とする。Ｄ‐Ａ変換器の入力信号はいわゆるナイキストレートに することができ、或いはシグマ‐デルタ変調器に与えられる前に一層高いレート への補間を必要とする。シグマ‐デルタ変調器は、Ｄ‐Ａ変換器の入力クロック と相違させうる高速デジタルクロックを用いて同期される。 このようなＤ‐Ａ変換器は米国特許第5,585,802号明細書から既知である。 この既知のＤ‐Ａ変換器は、フィルタ手段が後続するいわゆる雑音整形器とし てシグマ‐デルタ変調器を有する。 このようなＤ‐Ａ変換器は、音声帯域や可聴周波帯域の分野に集中的に用いら れているが、ビデオ分野におけるような大きな帯域幅の分野にはほとんど用いら れていない。 この既知のＤ‐Ａ変換器の欠点は、ビデオ信号の帯域幅全体に対しこれらのＤ ‐Ａ変換器を用いるには２００MHzを越える動作周波数が必要となるということ である。このような極めて高速な回路は達成するのに困難である。更に、この極 めて高速な回路は（あまりにも）多くの電力を消費する。 他の欠点は、既知のＤ‐Ａ変換器に用いられるフィルタ手段は多数のいわゆる タップ（乗算）を必要とするということである。 従って、これら既知のＤ‐Ａ変換器はビデオ信号に対して適していない。 本発明の目的は、従来技術の欠点を解消して、ビデオ信号の全帯域幅に適した Ｄ‐Ａ変換器を提供せんとするにある。 この目的のために、本発明の第１の観点によるＤ‐Ａ変換器では、前記雑音整 形器が、第１クロック手段により制御される低減サンプルレートのシグマ‐デル タ変調器を有していることを特徴とする。本発明の第２の観点によれば、請求の 範囲４に記載した方法を提供する。 シグマ‐デルタ変調器のサンプルレートを低減させることにより、このＤ‐Ａ 変換器は２００MHzを越えるクロック周波数を必要とすることなくビデオ信号の 全帯域幅を処理しうるようになる。 本発明によるＤ‐Ａ変換器の例は、請求の範囲２に記載した特徴を有する。 本発明によるＤ‐Ａ変換器は、（２１６MHzのクロックを必要とする）通常用 いられている並列‐直列変換器を用いる代りに、（例えば、オンチップの）濾波 と 組合わせた多相後処理を用いる。 多相濾波を用いることにより、クロック周波数を低減させることができる。 本発明によるＤ‐Ａ変換器の例は、請求の範囲３に記載した特徴を有する。 遅延ロックループ（ＤＬＬ）を用いることにより、多相ＦＩＲフィルタ手段の クロック周波数を、低減サンプルレートのシグマ‐デルタ変調器のクロック周波 数から容易に得ることができる。 本発明及び、本発明を有利に実効するのに任意に用いうる追加の特徴は、以下 の実施例に関する説明から明らかとなるであろう。図中、 図１は、本発明によるＤ‐Ａ変換器の一実施例を示すブロック線図であり、 図２は、本発明によるＤ‐Ａ変換器の一実施例を更に詳細に示すブロック線図 であり、 図３は、本発明によるフィルタ手段の例を詳細に示す線図である。 図１は、デジタル入力信号Ｓ_iを受ける入力端Ｉを有する本発明によるＤ‐Ａ 変換器ＤＡＣの一実施例を示すブロック線図である。この入力信号は、これを補 間信号Ｓ_isに変換する補間手段１に供給される。この補間により、入力信号は例 えば、４倍だけアップサンプリングされる。この補間信号Ｓ_isは、低減サンプル レート（ＲＳＲ：Reduced Sample Rate）のシグマ‐デルタ変調器を有する雑音 整形器３に供給される。 ＲＳＲシグマ‐デルタ変調器は並列サンプルを生じる。その全体の構造は、こ れら並列サンプルが簡単な並列‐直列（Ｐ‐Ｓ）変換器を用いて時間的に直列の 系列に変換されると、この直列系列のスペクトルと通常のシグマ‐デルタ変調器 の出力のスペクトルとが許容誤差内で同じとなるように設計する。 このＲＳＲシグマ‐デルタ変調器は、通常のシグマ‐デルタ変調器の場合に必 要とする約２１６MHzではなく、例えば５４MHzの低減サンプルレートで全帯域幅 のビデオ信号を処理することができる。 雑音整形器は中間信号Ｓ_SRをフィルタ手段５に供給し、この信号を処理（濾波 処理を含む）する。 この処理後、Ｄ‐Ａ変換器ＤＡＣは、出力端Ｏにアナログ出力信号Ｓ_Oを生じ る。 図２は、本発明によるＤ‐Ａ変換器ＤＡＣ２の一例を詳細なブロック線図で示 す。このＤ‐Ａ変換器は入力端Ｉ₂でデジタルの８ビット入力信号Ｓ_2iを１３． ５MHzのレートで受ける。この入力信号はアップサンプラ２１（本例では、倍率 を４とする）に供給される。この補間手段（アップサンプラ）は、二次ＲＳＲシ グマ‐デルタ変調器２３１とエンコーダ２３３とを有する雑音整形器２３に補間 信号Ｓ_2isを供給する。 この雑音整形器２３は、アナログ出力信号Ｓ₂₀を生ぜしめるために、フィルタ 手段２５を経てＤ‐Ａ変換器の出力端Ｏ₂に結合されている。 ＲＳＲシグマ‐デルタ変調器２３１は、本例では５４MHzのクロック周波数を 有するクロック信号Ｃ_S1を生じる第１クロック手段２７により制御される。ＲＳ Ｒシグマ‐デルタ変調器を用いることにより、本発明によるＤ‐Ａ変換器は低減 サンプルレートでビデオ信号を処理することができる。 エンコーダ２３３は中間信号フォーマット（本例では、５ビット）を後段のフ ィルタに適した８ビットフォーマットに変換する。 クロック手段２７はクロック信号ｃ_S1を遅延ロックループ（ＤＬＬ）２８にも 供給する。この遅延ロックループによれば、４つの位相差を有するクロック信号 ｃ_S2を生じる４相等時間間隔クロックが得られる。これらの信号は第２クロック 手段２９に供給され、この第２クロック手段が、本例ではＲＳＲシグマ‐デルタ 変調器のクロック周波数の２倍としたクロック周波数を以てフィルタ手段２５を 制御する。 このようにして、５４×４＝２１６MHzのような高いクロック周波数でシグマ ‐デルタ変調器及びフィルタ手段を動作させる必要なく全帯域幅のビデオ信号を 処理することができる。 この変換器は、（２１６MHzのクロックを必要とする）既知の通常用いられて いる並列‐直列変換器を用いる代りに、（例えば、オンチップ（チップ内）の） 濾波処理と組合わせた多相後処理を用いている。 多相濾波処理を用いることにより低減クロック周波数を用いうるようになる。 図３には、フィルタ手段５１（図３ａ）、５２（図３ｂ）及び５３（図３ｃ） をそれぞれ、簡単化した形態（図３ａの５１）、信号処理図（図３ｂの５２）及 び完 成図（図３ｃの５３）として示してある。 これらのフィルタ手段はいわゆるポストプロセッサとして動作する。このポス トプロセッサは本例では、多相並列‐直列変換器と電流モードの線形位相ＦＩＲ 再構成フィルタとを有する半デジタル回路として構成されている。４相等時間間 隔クロックから発生されるタイミング（図２のＤＬＬ２８の出力）により制御さ れる多相後処理は並列ビットを直列化する作用をする。本例のＤ‐Ａ変換器にお いては、（２１６MHzのクロックを必要とする）簡単な並列‐直列変換器を用い る代りに、オンチップの追加の濾波処理と組合わせた多相後処理を採用する。 多相後処理を用いる主たる動機は必要とするオンチップのクロック周波数を低 減させることであり、一方、オンチップのフィルタを用いる主たる動機はオフチ ップ（チップ外）(ビデオ)フィルタの条件を著しく簡単化することである。本例 で集積化したフィルタによれば外部フィルタを代表的に単一のＲＣ区分に減少さ せる。 図３ａは、この図３ａに示すようにχ_nの各要素を移相された同じ波形により 変調させる変調器（３２、３３、３４及び３５）の出力の線形合成回路、すなわ ち加算器３１の出力（信号Ｓ_O）を形成する処理を含む多相後処理（多相直列化 ）の簡単化した形態を示す。変調用波形（ψ）の最も簡単な形態は、パルス幅を 同じとしたパルスの移相列とすることができる。この場合、直列化列のスペクト ルがこの移相列のパルス（クロック）のスペクトルにより変調される。この変調 によれば、パルス幅に応じて、（雑音である）帯域外スペクトルの一部が減衰さ れ、従って、後段の再構成フィルタの条件が簡単化されるという所望の効果が得 られる。 更に外部フィルタの複雑性を簡単化する一方法は、帯域外スペクトルの一部を 充分に減衰させるトランスバーサルＦＩＲフィルタを用いる方法である。このよ うなフィルタは多相形態で構成して、高周波クロックの必要性を回避するように しうる。 図３ｂは、入力を直列化列とした、このＤ‐Ａ変換器中で実行される等価２相 濾波を離散時間表示したものの一例を示す。この濾波は、２つの同一の線形位相 ストリームの列のレートの半分（本例では、１０８MHz）で動作する。各通路で は、ダウンサンプラ４５、４５’がフィルタの前にそれぞれ配置されている。こ の２相処理の動作全体は、ビットストリームレート（この例では２１６MHz）で 動作する半帯域線形位相３３タップ低域通過ＦＩＲフィルタP(z)を通す直列化列 X[NT/q]の濾波と等価である。この場合、P(z)のインパルス応答の１つ置き プルに等しくなる。図３ｂに示すように、各区分の出力はアップサンプラ４７、 ４７’でそれぞれアップサンプリングされた後加算器４６で合成され、最終の出 力列が、より高レルートで動作しているP(z)の出力の列と同じとなるようにされ る。このような半帯域フィルタの周波数応答は１０８MHzの整数倍である周波数 で繰返される。 図３ｃは、多相ポストプロセッサ（後処理用プロセッサ）の簡単化した構成を 示す。各フィルタの出力電流は抵抗で加算される。変調器の各２ビット出力は、 重複しない５４MHzクロック（ψ）による制御の下で直列化され、各ＦＩＲフィ ルタの１ビット１０８MHzデータレート入力が得られる。従って、クロックの同 一の位相により制御される２つの同一のフィルタを用いて変調器の各４ビット出 力を処理する。この場合、各切換られた電流は２／ｆ_S時間の間一定に保たれる （これはパルス幅変調効果である）為、sin(２Πｆ／ｆ_S)／(２Πｆ／ｆ_S)の周 波数応答を有する追加の低域通過濾波がある。 このフィルタは、P(z)により抑圧されない周波数と一致するｆ_S／２の、０以 外の整数倍である周波数で構造上のゼロを含む。 このＤ‐Ａ変換器中のこの再構成処理の全効果は、３３タップフィルタP(z)、 パルス幅が２／ｆ_Sであるパルス幅変調及び外部ＲＣ濾波の縦列により変調器の 簡単な直列化出力を濾波する処理と等価である。他の残りの高周波成分は、キャ パシタの寄生容量を小さくするのが好ましいオフチップＲＣ濾波により抑圧され る。 上述したアップサンプリング率と、第１及び第２クロック手段のクロック周波 数とは自由に選択しうることに注意すべきである。 Ｄ‐Ａ変換器は、濾波手段後に、チップ外の簡単な濾波のみを必要とするだけ で完全に集積化しうる。 上述したところでは、本発明の着想を詳細な例に基づいて説明したが、本発明 の範囲内で種々の変更が可能であること、当業者にとって明らかである。 本発明は、サンプルレートを低減させたシグマ‐デルタ変調器を有するＤ‐Ａ 変換器を提供するものである。 本発明は更に、多相濾波を用いることにより行なうのが有利な後処理を提供す るものである。

Claims (1)

1. 【特許請求の範囲】 １．デジタル入力信号を受ける入力端と、入力信号を補間し、この補間されたデ ジタル信号を生じる補間手段と、この補間されたデジタル信号を中間信号に変 換する雑音整形器と、この中間信号を処理し、アナログ出力信号を生じるフィ ルタ手段とを具えるデジタル‐アナログ変換器において、 前記雑音整形器が、第１クロック手段により制御される低減サンプルレート のシグマ‐デルタ変調器を有していることを特徴とするデジタル‐アナログ変 換器。 ２．請求の範囲１に記載のデジタル‐アナログ変換器において、前記フィルタ手 段は多相ＦＩＲフィルタ手段を有していることを特徴とするデジタル‐アナロ グ変換器。 ３．請求の範囲２に記載のデジタル‐アナログ変換器において、遅延ロックルー プを介して前記低減サンプルレートのシグマ‐デルタ変調器の前記第１クロッ ク手段と結合され、この低減サンプルレートのシグマ‐デルタ変調器のクロッ ク周波数よりも高いクロック周波数を有する第２クロック手段により前記多相 ＦＩＲフィルタ手段が制御されるようになっていることを特徴とするデジタル ‐アナログ変換器。 ４．デジタル入力信号をアナログ出力信号に変換する方法であって、デジタル入 力信号の補間を行なって補間信号にする工程と、補間信号を中間信号に変換す る工程と、中間信号を処理してアナログ出力信号を生じる工程とを有する方法 において、前記変換を低減サンプルレートのシグマ‐デルタ変調とすることを 特徴とする方法。 ５．請求の範囲４に記載の方法において、前記中間信号の処理を多相ＦＩＲ濾波 とすることを特徴とする方法。