DE102009052481B4

DE102009052481B4 - Phasenregelkreis

Info

Publication number: DE102009052481B4
Application number: DE200910052481
Authority: DE
Inventors: Chin Yeong Koh; Kar Ming Yong
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-11-17
Filing date: 2009-11-09
Publication date: 2015-04-30
Anticipated expiration: 2029-11-10
Also published as: US8095102B2; US9608645B2; DE102009052481A1; US20140225654A1; US20120105117A1; US20100124894A1; US8704563B2

Abstract

Verfahren zur Veränderung eines Ausgangssignals (216) eines Oszillators (202) derart, dass das veränderte Ausgangssignal (216) innerhalb eines erwünschten Frequenzbandes bezüglich eines Referenzsignals (220) liegt, wobei das Ausgangssignal (216) mehrere Phasen (216a, 216b) aufweist, wobei das Verfahren umfasst: für jede der mehreren Phasen (216a, 216b): Erfassen einer fallenden Flanke des Ausgangssignals (216), Erhöhen eines Zählerstand (F(n)a; F(n)b) für jede erfasste fallende Flanke, Erfassen einer fallenden Flanke des Referenzsignals (220), Aufsummieren der Zählerstände (F(n)a; F(n)b) jeder Phase (216a; 216b), wodurch ein Gesamtzählerstand definiert wird, und Vergleichen des Gesamtzählerstandes mit einem Produkt aus einer Anzahl der Phasen (216a, 216b) des Ausgangssignals (216) und einem Faktor, mit welchem das Ausgangssignal (216) dividiert wird, wodurch ein Vergleichsignal (224) definiert wird, Ausgeben des Vergleichsignals (224) an ein Schleifenfilter (210), Erzeugen eines Steuersignals (214) durch das Schleifenfilter (210) abhängig von dem Vergleichsignal (224), und Anlegen des Steuersignals (214) an den Oszillator (202), wobei das Steuersignal (214) das Ausgangssignal (216) derart ändert, dass das Ausgangssignal (216) innerhalb des erwünschten Frequenzbandes bezüglich des Referenzsignals (220) liegt.

Description

Hintergrund der Erfindung
Die US 4,547,747 offenbart einen Phasenregelkreis mit einem Schleifenfilter. Dabei werden die Ausgangssignale eines Frequenzkomparators und eines Phasenkomparators aufsummiert und integriert.
Die US 7,095,259 B2 offenbart einen Frequenzdetektor für einen Phasenregelkreis, welcher einen Zähler umfasst, um die Frequenz von einem Signal eines spannungsgesteuerten Oszillators zu messen.
Die EP 1 199 804 A2 beschreibt einen Phasenregelkreis mit einem Phasen-/Frequenzkomparator, einem spannungsgesteuerten Oszillator und einem Schleifenfilter. Dabei vergleicht der Phasen-/Frequenzkomparator ein Ausgangssignal des Oszillators mit einem Referenzsignal.
Spannungsgesteuerte Oszillatoren (VCO „Voltage Controlled Oscillator”) werden im Allgemeinen in einer Vielzahl von Anwendungen, was Kommunikations- und Zeitsteuerungs-Schaltungen umfasst, eingesetzt. Insbesondere werden VCOs im Allgemeinen in Steuersystemen mit einem PLL (Phasenregelkreis, PLL („Phase-Locked Loop”)) eingesetzt. Funktional kann ein VCO als eine Schaltung angesehen werden, welche versucht, ein Eingangssteuerspannungssignal in ein Ausgangsspannungssignal mit einer erwünschten Frequenz zu wandeln.
Dabei wird normalerweise nach einer Frequenzteilung des Ausgangsspannungssignals ein Phasen-/Frequenzdetektor eingesetzt, um ein Ausgangssignal eines Oszillators mit einem Referenzsignal zu vergleichen, und ein Schleifenfilter wird eingesetzt, um den VCO abhängig von dem Phasen-/Frequenz-Vergleich einzustellen, so dass das Ausgangssignal mit dem Referenzsignal ”abgestimmt” ist. Solche PLLs werden gewöhnlicherweise eingesetzt, um Signale mit einer erwünschten Frequenz zu synthetisieren oder zum Beispiel ein Taktsignal aus einem Datenstrom wiederzugewinnen. PLLs können vorteilhafterweise auch in mobilen Funkgeräten zur Signalmodulation verwendet werden.
Wenn jedoch das Referenzsignal und das rückgekoppelte Signal dicht beieinander liegen, kann dies dazu führen, dass eine Zeitdauer, welche bis zur Frequenzeinrastung verstreicht, lang ist.
Daher ist es die Aufgabe der vorliegenden Erfindung, dieses Problem nach dem Stand der Technik zu beseitigen und einen verbesserten digitalen PLL bereitzustellen.
Erfindungsgemäß wird diese Aufgabe durch ein Verfahren zur Veränderung eines Ausgangssignals eines Oszillators nach Anspruch 1 oder 21, einen Phasenregelkreis nach Anspruch 7 oder 14 und eine drahtlose Vorrichtung nach Anspruch 13 oder 20 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
Kurze Beschreibung der Zeichnungen
Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Figuren. In den Figuren identifiziert die am weitesten links stehende Ziffer eines Bezugszeichen diejenige Figur, in welcher das Bezugszeichen zuerst auftritt. Die Verwendung desselben Bezugszeichens in verschiedenen Figuren deutet auf ähnliche oder identische Elemente hin.
1 stellt ein Blockdiagramm eines erfindungsgemäßen Phasenregelkreises dar.
2 stellt ein Blockdiagramm eines Frequenzdetektors dar, welcher in dem Phasenregelkreis der 1 eingesetzt ist.
3 stellt einen Graph eines Zählschemas dar, welches in dem Frequenzdetektor der 2 eingesetzt ist.
4 stellt einen Flussplan dar, wobei ein Frequenzzähler, der in dem in 1 dargestellten Phasenregelkreis eingesetzt ist, eingesetzt ist.
Detaillierte Beschreibung der Erfindung
Die vorliegende Offenbarung beschreibt einen Phasenregelkreis. Viele spezielle Details werden in der folgenden Beschreibung und in den 1 bis 4 dargelegt, um für ein vollständiges Verständnis von verschiedenen erfindungsgemäßen Ausführungsformen zu sorgen. Der Fachmann versteht jedoch, dass der hier beschriebene Gegenstand weitere Ausführungsformen umfasst oder dass die dargelegten Konzepte auch ohne in der folgenden Beschreibung dargelegte Details ausführbar sind.
Der Phasenregelkreis gemäß der vorliegenden Erfindung vergleicht ein Ausgangssignal davon mit einem Referenzsignal durch einen Frequenzdetektor und verändert ein Steuersignal in Abhängigkeit davon, so dass das Ausgangssignal abhängig von dem Steuersignal eine erwünschte Frequenz (innerhalb eines erwünschten Frequenzbandes des Referenzsignals) annimmt. Dadurch weist der Phasenregelkreis eine verbesserte (insbesondere verkürzte) Zeitdauer bis zur Frequenzeinrastung auf. Der Phasenregelkreis umfasst dabei insbesondere mehrere Frequenzzähler, um die Zeitdauer bis zur Frequenzeinrastung zu verringern. Der Phasenregelkreis kann in zahlreichen Bereichen, wie beispielsweise bei Funkgeräten, Telekommunikationsvorrichtungen, drahtlosen Vorrichtungen, Netzwerk-Vorrichtungen, Computern oder anderen elektronischen Anwendungen, eingesetzt werden.
1 stellt einen PLL 200 dar. Der PLL 200 umfasst einen VCO 202, einen Frequenzteiler 204, einen Phasendetektor 206, einen Frequenzdetektor 208, ein Schleifenfilter 210 und einen Digital-Analog-Wandler (DAC („Digital-to-Analog-Converter”)) 212. Das Schleifenfilter 210 kann ein digitales Schleifenfilter sein. Dem VCO 202 wird ein Steuersignal 214 zugeführt, und der VCO erzeugt ein Ausgangssignal 216, welches gleichzeitig die Ausgabe des PLLs 200 bildet. Das Ausgangssignal 216 wird durch das Steuersignal 214 gesteuert und ist von diesem frequenzabhängig. Daher wird das Ausgangssignal 216 des VCOs 202 derart gesteuert, dass es innerhalb eines erwünschten Frequenzbandes liegt, was im Folgenden genauer beschrieben ist. Das Ausgangssignal 216 kann beispielsweise in einem Frequenzband von 200 MHz bis 400 MHz liegen, wobei jedoch jedes Frequenzband abhängig von der Anwendung des PLLs 200 gewählt werden kann.
Das Ausgangssignal 216 des VCOs 202 wird einem Eingangssignal des Frequenzteilers 204 zugeführt. Der Frequenzteiler 204 verringert die Frequenz des Ausgangssignals 216 um einen Teiler bzw. Divisor N, wobei ein geteiltes Signal (d. h. ein Signal nach der Frequenzteilung) 218 erzeugt wird, welches einem Eingangssignal) des Phasendetektors 206 zugeführt wird. Die Größe von N wird durch die Anwendung, welche ein Benutzer des PLLs 200 durchführt, bestimmt und kann daher abhängig davon variieren. Ein Referenzsignal 220 wird als ein weiteres Eingangssignal dem Phasendetektor 206 zugeführt. Der Phasendetektor 206 vergleicht das geteilte Signal 218 mit dem Referenzsignal 220 und erzeugt ein Ausgangssignal 222, welches die relative Phasendifferenz dazwischen anzeigt. Der Phasendetektor 206 kann beispielsweise ein Bang-Bang-Phasendetektor sein, welcher nach dem Stand der Technik allgemein bekannt ist.
Das Ausgangssignal 216 des VCOs 202 wird als ein Eingangssignal dem Frequenzdetektor 208 zugeführt. Das Referenzsignal 220 wird auch als ein weiteres Eingangssignal dem Frequenzdetektor 208 zugeführt. Der Frequenzdetektor 208 vergleicht das Ausgangssignal 216 mit dem Referenzsignal 220 und erzeugt ein Ausgangssignal 224, welches die relative Frequenzdifferenz dazwischen angibt, wie es im Folgenden genauer beschrieben ist. Dabei zählt der Frequenzdetektor 208 insbesondere die Anzahl der Taktflanken des Ausgangssignals 216 innerhalb einer Periode des Referenzsignals 220. Bei einer bevorzugten erfindungsgemäßen Ausführungsform umfasst das Ausgangssignal 216 mehrere Phasen. Diese Phasen (oder genauer diese mehreren Ausgangssignale, welche sich in ihrer Phasenlage unterscheiden,) können beispielsweise durch einen Ringoszillator erzeugt werden, wobei die Anzahl der Phasen insbesondere von der Anzahl der in dem Ringoszillator eingesetzten Verzögerungsstufen abhängt. In diesem Fall vergleicht der Frequenzdetektor 208 diese mehreren Phasen des Ausgangssignals 216 mit dem Referenzsignal 220, wie es im Folgenden genauer beschrieben ist.
Das Ausgangssignal 224 des Frequenzdetektors 208 und das Ausgangssignal 222 des Phasendetektors 206 werden als Eingangssignal dem Schleifenfilter 210 zugeführt. Das Schleifenfilter 210 erzeugt das Steuersignal 214 mittels des DACs 212, welches als ein Eingangssignal dem VCO 202 zugeführt wird. Daher steuert das Schleifenfilter 210 die Ausgabe des PLLs 200, so dass eine Frequenz des PLLs 200 mit dem Referenzsignal 220 ”verrastet” ist, d. h. die Frequenz des Ausgangssignals 216 des VCOs 202 wird dichter an das Referenzsignal 220 bewegt, so dass das Ausgangssignal 216 innerhalb eines erwünschten Frequenzbandes des Referenzsignals 220 liegt. Darüber hinaus entspricht eine Frequenz des Ausgangssignals 216 der Frequenz des Referenzsignals 220 multipliziert um einen Divisor N des Frequenzteilers 204.
Daher ist es beispielsweise ein Merkmal des PLLs 200, dass das Ausgangssignal 216 des VCOs 202 sofort durch den Frequenzdetektor 208 innerhalb jeder Referenztaktperiode mit dem Referenzsignal 220 verglichen wird. Dies ermöglicht, den VCO 202 direkt und daher in einer sehr genauen und gleichzeitig sehr schnellen Weise zu messen.
Genauer gesagt vergleicht, wie es vorab erwähnt ist, der Frequenzdetektor 208 mehrere Phasen (mit M als Anzahl der Phasen) des Ausgangssignals 216 mit dem Referenzsignal 220. Der Frequenzdetektor 208 vergleicht im dargestellten Fall (z. B. 2) zwei Phasen des Ausgangssignals 216 mit dem Referenzsignal 220. Der Frequenzdetektor 208 kann jedoch jede beliebige Anzahl von Phasen des Ausgangssignals 216 mit dem Referenzsignal 220 vergleichen.
2 stellt den Frequenzdetektor 208 im Detail dar. Bei der dargestellten Ausführungsform umfasst der Frequenzdetektor 208 zwei Frequenzzähler 300a und 300b, mehrere Flip-Flops 302a, 302b, 304a, 304b und 306, einen Addierer/Subtrahierer 308, einen Multiplizierer 310 und einen Inverter 312. Die Flip-Flops 302a, 302b, 304a, 304b und 306 sind als D-Flip-Flops implementiert, welche nach dem Stand der Technik bekannt sind und welche einen Takteingang, einen Eingang D und einen Ausgang Q aufweisen. Die Takteingänge der individuellen Flip-Flops 302a, 302b, 304a, 304b und 306 sind mit dem Referenzsignal 220 verbunden. Der Multiplizierer 310 erzeugt eine Ausgabe 314 mit einem Wert des Produkts aus M (der Anzahl der Phasen des Ausgangssignals 216) und N (dem Divisor des Frequenzteilers 204, siehe 1).
Wie vorab erwähnt ist, wird das Ausgangssignal 216 des VCOs 202 als Eingabe dem Frequenzdetektor 208 zugeführt. Genauer gesagt wird das Ausgangssignal 216 des VCOs 202 als Eingabe den Frequenzzählern 300a und 300b zugeführt. Das Ausgangssignal 216 wird dabei durch zwei Ausgangssignale 216a und 216b repräsentiert, wobei diese beiden Ausgangssignale eine sich unterscheidende Phase aufweisen. Beispielsweise weist die Phase, welche dem Ausgangssignal 216a zugeordnet ist, einen Wert von 0° und die Phase, welche dem Ausgangssignal 216b zugeordnet ist, einen Wert von 180° auf. Bei anderen Ausführungsformen können die Ausgangssignale 216a und 216b jedoch irgendeine andere Phasenbeziehung (Phasenwert) aufweisen. Der Frequenzzähler 300a bzw. 300b bestimmt die Anzahl von fallenden Flanken in dem Ausgangssignal 216a bzw. 216b innerhalb einer Referenztaktperiode, um den Zählerstand 316a bzw. 316b für das Ausgangssignal zu erzeugen. Im dargestellten Fall kann die Referenztaktperiode durch eine vorbestimmte Anzahl von Perioden des Referenzsignals 220 bestimmt sein, z. B. 1 Periode des Referenzsignals 220. Bei jeder fallenden Flanke des Ausgangssignals 216a bzw. 216b erhöht der Frequenzzähler 300a bzw. 300b den Zählerstand 316a bzw. 316b für das entsprechende Ausgangssignal um 1 bis ein maximaler Zählerstand (Zählerstandmaximum A bzw. Zählerstandmaximum B), welcher dem entsprechenden Frequenzzähler 300a bzw. 300b möglich ist, erreicht ist. Anschließend (d. h. nach dem Erreichen des maximalen Zählerstands) wird der Zählerstand 316a bzw. der Zählerstand 316b der entsprechenden Ausgangssignale wieder auf einen Anfangswert 1 gesetzt. Der maximale Zählerstand der Frequenzzähler 300a bzw. 300b ist durch die Anzahl der Bits, welche dem entsprechenden Frequenzzähler zugeordnet sind, beschränkt. Der Frequenzzähler 300a bzw. 300b kann irgendein digitaler Zähler sein, welcher nach dem Stand der Technik bekannt ist.
Der Zählerstand 316a bzw. 316b des entsprechenden Ausgangssignals wird einem Eingang D des entsprechenden Flip-Flops 302a bzw. 302b zugeführt, wobei das Flip-Flop 302a bzw. 302b das Ausgangssignal 318a bzw. 318b erzeugt. Dabei wird unter einem Flip-Flop eine Speichervorrichtung verstanden, welche mehrere Bits speichern kann. Das Ausgangssignal 318a bzw. 318b wird einem Eingang D des entsprechenden Flip-Flops 304a bzw. 304b zugeführt, wobei das Flip-Flop 304a bzw. 304b das Ausgangssignal 320a bzw. 320b erzeugt. Die von dem Ausgangssignal 318a bzw. 318b repräsentierte Frequenz (oder Zählerstand) wird als F_(n)a bzw. F_(n)b bezeichnet, und die von dem Ausgangssignal 320a bzw. 320b repräsentierte Frequenz (oder Zählerstand) wird als F_(n-1)a bzw. F_(n-1)b bezeichnet. F_(n)a bzw. F_(n)b entspricht dem Zählerstand bezüglich des Ausgangssignals 216a bzw. 216b bei der aktuellen Taktflanke des Referenzsignals 220, d. h. für die Zeit t_n, und F_(n-1)a bzw. F_(n-1)b entspricht dem Zählerstand bezüglich des Ausgangssignals 216a bzw. 216b bei der vorherigen Taktflanke des Referenzsignals 220, d. h. für die Zeit t_(n-1).
Die Ausgangssignale 318a, 318b, 320a und 320b werden als Eingangssignale dem Addierer/Subtrahierer 308 zugeführt. Darüber hinaus wird das Ausgangssignal 314 des Multiplizierers 310 als ein weiteres Eingangssignal dem Addierer/Subtrahierer 308 zugeführt. Der Addierer/Subtrahierer 308 führt bezüglich der Signale 318a, 318b, 320a, 320b und 314 mathematische Operationen aus, welche im Folgenden beschrieben werden, um das Ausgangssignal 322 zu erzeugen. Das Ausgangssignal 322 wird abhängig von den Werten bei t_n und t_n-1 berechnet.
3 stellt einen Graph des Zählerstandes 316a (oder 316b) für das entsprechende Ausgangssignal gegenüber der Zeit für den Frequenzzähler 300a (oder 300b) dar. Wie vorab erwähnt ist, erhöht der Frequenzzähler 300a (oder 300b) den Zählerstand 316a (oder 316b) für das entsprechende Ausgangssignal um 1, bis ein maximaler Zählerstand des entsprechenden Frequenzzählers 300a (oder 300b) erreicht ist (dargestellt durch einen Punkt 400), wobei dann auf den Anfangswert 1 zurückgesprungen wird, (was mit Punkt 402 dargestellt ist). Abhängig von den Werten bei t_n und t_n-1 können t_n und t_n-1 (oder die t_n und t_n-1 entsprechenden Punkte) auf derselben Flanke, d. h. in demselben Zählerstandzyklus (dargestellt durch die Punkte 404 und 406), oder auf unterschiedlichen Flanken, d. h. in unterschiedlichen Zählerstandzyklen (dargestellt durch die Punkte 408 und 410 und für die Zeitwerte t_m und t_m-1), liegen.
Verfahren 1
t_n und t_n-1 liegen in demselben Zählerstandzyklus
Wenn t_n und t_n-1 (für beide Zähler) derselben Flanke zugeordnet sind, d. h. in demselben Zählerstandzyklus, liegen, kann die von dem Ausgangssignal 322 repräsentierte Frequenzdifferenz F'_Zähler über die folgende Gleichung (1) berechnet werden: F'_Zähler = F_(n)a + F_(n)b – F_(n-1)a – F_(n-1)b – (M × N) (1)
Verfahren 2
t_n und t_n-1 liegen in unterschiedlichen Zählerstandzyklen
Wenn t_n und t_n-1 (dargestellt als t_m und t_m-1) (für beide Zähler) unterschiedlichen Flanken zugeordnet sind, d. h. in unterschiedlichen Zählerstandzyklen, liegen, kann die von dem Ausgangssignal 322 repräsentierte Frequenzdifferenz F'_Zähler mit der folgenden Gleichung (2) berechnet werden: F'_Zähler = Z_MaxA + Z_MaxB + F_(n)a + F_(n)b – F_(n-1)a – F_(n-1)b – (M × N) (2)
Dabei ist ZMaxA das Zählerstandmaximum des Frequenzzählers 300a und ZMaxB das Zählerstandmaximum des Frequenzzählers 300b.
Sowohl bei dem Verfahren 1 als auch bei dem Verfahren 2 wird das Ausgangssignal 322 dem D-Eingang des Flip-Flops 306 zugeführt, welches das Ausgangssignal 324 erzeugt. Das Ausgangssignal 324 wird durch den Inverter 312 invertiert, welcher das Ausgangssignal 224 erzeugt. Die von dem Ausgangssignal 224 repräsentierte Frequenzdifferenz wird als F_Zähler bezeichnet und kann durch die folgende Gleichung (3) berechnet werden: F_Zähler = F'_Zähler × –1 (3)
Mit Bezug auf 1 wird, wie es vorab beschrieben ist, das Ausgangssignal 224 des Frequenzdetektors 208 als ein Eingang dem Schleifenfilter 210 zugeführt. Wenn F'_Zähler größer als 0 ist, wird ein negativer Wert dem Schleifenfilter 210 über das Ausgangssignal 224 zugeführt. Wenn jedoch F'_Zähler kleiner als 0 ist, wird über das Ausgangssignal 224 dem Schleifenfilter 210 ein positiver Wert zugeführt. Das Schleifenfilter 210 verändert das Steuersignal 214, so dass das Ausgangssignal 216 mit Bezug zu dem Referenzsignal 220 in einem erwünschten Frequenzband liegt. Wenn dem Schleifenfilter 210 ein negativer Wert zugeführt wird, kann das Schleifenfilter 210 über das Steuersignal 214 die Frequenz des Ausgangssignals 216 verkleinern. Wenn dem Schleifenfilter 210 ein positiver Wert zugeführt wird, kann das Schleifenfilter 210 die Frequenz des Ausgangssignals 216 über das Steuersignal 214 vergrößern.
Darüber hinaus umfasst das Ausgangssignal 216, wie es vorab beschrieben ist, eine Anzahl M von Phasen. Abhängig von dem Wert für M können die Komponenten (oder die Anzahl der Komponenten) des Frequenzdetektors 208 daher verändert und/oder vermehrt werden. Insbesondere ist die Anzahl Y der Frequenzzähler 300 gleich der Anzahl M von Phasen des Ausgangssignals 216. Darüber hinaus entspricht die Anzahl X der Flip-Flops 302 und 304, wobei jeweils zwei in Reihe mit einem der Frequenzzähler 300 verbunden sind, zweimal der Anzahl M von Phasen. Daher können der Frequenzdetektor 208 und der PLL 200 skaliert werden, um sich an jede beliebige Anzahl M von Phasen des Ausgangssignals 216 anzupassen, wie es für die jeweilige Anwendung erforderlich ist.
Bei einem weiteren Beispiel sind dem Ausgangssignal 216 des VCOs 202 3 Phasen zugeordnet. Daher umfasst der Frequenzdetektor 208 3 Frequenzzähler, welchen jeweils 2 Flip-Flops zugeordnet sind. Für das Verfahren 1 gilt unter diesen Voraussetzungen die folgende Gleichung (4): F'_Zähler = F_(n)a + F_(n)b + F_(n)c – F_(n-1)a – F_(n-1)b – F_(n-1)c – (M × N) (4)
Für das vorab beschriebene Verfahren 2 gilt unter diesen Voraussetzungen die folgende Gleichung (5): F'_Zähler = ZMaxA + ZMaxB + ZMaxC + F_(n)a + F_(n)b + F_(n)c – F_(n-1)a – F_(n-1)b – F_(n-1)c – (M × N) (5)
Durch den Einsatz des PLL 200 und insbesondere durch den Einsatz des Frequenzdetektors 208, welcher mehrere Frequenzzähler 300 einsetzt, kann die Zeitdauer bis zur Frequenzeinrastung des PLL 200 minimiert werden, wie es erwünscht ist. Die Auflösung des PLLs 200 wird um die Anzahl Y der Frequenzzähler 300, welche in dem PLL 200 eingesetzt werden, erhöht. Wenn der PLL 200 beispielsweise 4 Frequenzzähler 300 umfasst, wird die Auflösung des PLLs 200 um das 4-fache im Vergleich zu dem PLL 200, welcher einen einzigen Frequenzzähler 300 umfasst, erhöht. Darüber hinaus weist der PLL 200 eine Frequenzempfindlichkeit von bis zu 1/4 einer Periode des Ausgangssignals 216 auf. Der verbleibende Taktfehler von 1/4 Periode wird durch den Phasendetektor 206 eliminiert oder minimiert. Darüber hinaus wird der Leistungsverbrauch durch den PLL 200 minimiert, nachdem ein Zustand ”verrastet” bezüglich des Ausgangssignals 216 mit dem Referenzsignal 220 erzielt worden ist, und alle bis auf einen Frequenzzähler 300, welche in dem PLL 200 eingesetzt werden, deaktiviert worden sind.
4 stellt eine Verfahren 500 zum Zählen von Frequenzflanken für jede Phase des Ausgangssignals 216 dar, wie es beispielsweise durch die Frequenzzähler 300a (oder 300b) in 2 durchgeführt wird. Das Verfahren 500 ist als eine Ansammlung von referenzierten Vorgängen, welche in einem logischen Flussgraphen angeordnet sind, dargestellt, wobei der Flussgraph eine Reihenfolge repräsentiert, welche in Hardware, Software oder einer Kombination davon implementiert werden kann. Die Reihenfolge, in welcher die Vorgänge beschrieben sind, soll nicht als eine Einschränkung angesehen werden, da jede beliebige Anzahl der beschriebenen Vorgänge in einer anderen Reihenfolge und/oder parallel kombiniert werden können, um das Verfahren zu implementieren.
Bei 502 wird eine fallende Flanke des Ausgangssignals 216a (oder 216b) erfasst. Bei 504 wird der Zählerstand 316a (oder 316b) für das entsprechende Ausgangssignal um 1 erhöht. Bei 506 wird eine Entscheidung getroffen, ob ein Maximalwert des entsprechenden Zählers ZMaxA (oder ZMaxB) erreicht worden ist. Wenn der Maximalwert des entsprechenden Zählers nicht erreicht worden ist (und wenn keine fallende Flanke des Referenzsignals 220 erfasst worden ist) läuft das Verfahren zurück zu Schritt 504. Wenn der maximale Zählerwert erreicht worden ist (und wenn keine fallende Flanke des Referenzsignals 220 erfasst worden ist), wird der Zählerstand 316a (oder 316b) des entsprechenden Ausgangssignals bei 508 auf 1 zurückgesetzt. Wenn eine fallende Flanke des Referenzsignals 220 erfasst worden ist, gibt bei 510 der Frequenzzähler 300a (oder 300b) den Zählerstand 316a (oder 316b) an den Addierer/Subtrahierer 308 aus. Bei Schritt 512 wird entschieden, ob die Summe der Zählerstände 316a, 316b unter Berücksichtigung des Überlaufs (vgl. Verfahren 1 oder 2) größer als das Produkt aus der Anzahl M der Phasen des Ausgangssignals 216a (oder 216b) und dem Faktor N ist. Wenn die Summe größer als das Produkt aus der Anzahl M der Phasen des Ausgangssignals 216a (oder 216b) und dem Faktor N ist, dann wird bei Schritt 514 ein Vergleichsignal mit einem negativen Wert über das Ausgangssignal 224 dem Schleifenfilter 210 zugeführt. Bei Schritt 516 wird von dem Schleifenfilter 210 abhängig von dem Vergleichsignal das Steuersignal 214 erzeugt. Bei Schritt 518 wird das Steuersignal 214 dem VCO 202 zugeführt. Wenn die Summe der Zählerstände 316a, 316b nicht größer als das Produkt aus der Anzahl M der Phasen des Ausgangssignals 216a (oder 216b) und dem Faktor N ist, dann wird bei Schritt 520 ein positiver Wert dem Schleifenfilter 210 über das Ausgangssignal 224 zugeführt. Bei Schritt 522 wird das Steuersignal 214 abhängig von dem Vergleichsignal durch das Schleifenfilter 210 erzeugt. Bei Schritt 524 wird das Steuersignal 214 dem VCO 202 zugeführt.

Claims

Verfahren zur Veränderung eines Ausgangssignals (216) eines Oszillators (202) derart, dass das veränderte Ausgangssignal (216) innerhalb eines erwünschten Frequenzbandes bezüglich eines Referenzsignals (220) liegt, wobei das Ausgangssignal (216) mehrere Phasen (216a, 216b) aufweist, wobei das Verfahren umfasst: für jede der mehreren Phasen (216a, 216b): Erfassen einer fallenden Flanke des Ausgangssignals (216), Erhöhen eines Zählerstand (F_(n)a; F_(n)b) für jede erfasste fallende Flanke, Erfassen einer fallenden Flanke des Referenzsignals (220), Aufsummieren der Zählerstände (F_(n)a; F_(n)b) jeder Phase (216a; 216b), wodurch ein Gesamtzählerstand definiert wird, und Vergleichen des Gesamtzählerstandes mit einem Produkt aus einer Anzahl der Phasen (216a, 216b) des Ausgangssignals (216) und einem Faktor, mit welchem das Ausgangssignal (216) dividiert wird, wodurch ein Vergleichsignal (224) definiert wird, Ausgeben des Vergleichsignals (224) an ein Schleifenfilter (210), Erzeugen eines Steuersignals (214) durch das Schleifenfilter (210) abhängig von dem Vergleichsignal (224), und Anlegen des Steuersignals (214) an den Oszillator (202), wobei das Steuersignal (214) das Ausgangssignal (216) derart ändert, dass das Ausgangssignal (216) innerhalb des erwünschten Frequenzbandes bezüglich des Referenzsignals (220) liegt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Erhöhen des Zählerstands (F_(n)a; F_(n)b) darüber hinaus ein Zurücksetzen des Zählerstands (F_(n)a; F_(n)b) umfasst, wenn ein maximaler Wert des Zählers (300a; 300b) erreicht wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ausgeben des Vergleichssignals (224) darüber hinaus ein Ausgeben des positiven Vergleichssignals (224) umfasst, wenn der Gesamtzählerstand kleiner als das Produkt ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Ausgeben des Vergleichssignals (224) darüber hinaus ein Ausgeben des negativen Vergleichssignals (224) umfasst, wenn der Gesamtzählerstand größer als das Produkt ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Schleifenfilter (210) ein digitiales Schleifenfilter ist und dass das Verfahren darüber hinaus ein Wandeln des Steuersignals (214) von einem digitalen Signal in ein analoges Signal umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren darüber hinaus ein Herunterdividieren einer Frequenz des Ausgangssignals (216) um den Faktor, wobei ein herunterdividiertes Signal (218) definiert wird, und ein Vergleichen einer Phase des herunterdividierten Signals (218) und des Referenzsignals (220) umfasst.
Phasenregelkreis umfassend: einen Oszillator (202), um ein Steuersignal (214) zu empfangen und ein Ausgangssignal (216) mit mehreren Phasen (216a, 216b) zu erzeugen, einen Frequenzdetektor (208), welcher derart gekoppelt ist, dass er das Ausgangssignal (216) des Oszillators (202) und ein Referenzsignal (220) empfängt, und wobei der Frequenzdetektor (208) für jede Phase derart ausgestaltet ist, dass er eine fallende Flanke des Ausgangssignals (216) erfasst, dass er einen Zählerstand (F_(n)a; F_(n)b) für jede erfasste fallende Flanke erhöht, dass er eine fallende Flanke des Referenzsignals (220) erfasst, dass er den Zählerstand (F_(n)a; F_(n)b) für jede der mehreren Phasen (216a, 216b) aufsummiert, wobei ein Gesamtzählerstand definiert wird, und dass er den Gesamtzählerstand mit einem Produkt aus einer Anzahl der Phasen (216a, 216b) des Ausgangssignals (216) und einem Faktor, mit welchem das Ausgangssignal (216) herunterdividierbar ist, vergleicht, wobei ein Vergleichsignal (224) definiert wird, ein Schleifenfilter (210), welches derart angeordnet ist, dass es das Vergleichsignal (224) empfängt, und welches derart ausgestaltet ist, dass es abhängig von dem Vergleichsignal (224) ein Steuersignal (214) erzeugt, wobei das Steuersignal (214) das Ausgangssignal (216) derart ändert, so dass das Ausgangssignal (216) innerhalb eines erwünschten Frequenzbandes bezüglich des Referenzsignals (220) liegt.
Phasenregelkreis nach Anspruch 7, dadurch gekennzeichnet, dass der Phasenregelkreis (200) darüber hinaus einen Frequenzteiler (204) umfasst, welcher derart angeordnet ist, dass er das Ausgangssignal (216) des Oszillators (202) empfängt, und welcher derart ausgestaltet ist, dass er eine Frequenz des Ausgangssignals (216) des Oszillators (202) um den Faktor herunterdividiert, wobei ein herunterdividiertes Signal (218) definiert wird.
Phasenregelkreis nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der Phasenregelkreis (200) darüber hinaus einen Phasendetektor (206) umfasst, welcher derart angeordnet ist, das er das herunterdividierte Signal (218) und das Referenzsignal (220) empfängt, und welcher derart ausgestaltet ist, dass er abhängig von einem Vergleich der Phasen des herunterdividierten Signals (218) und des Referenzsignals (220) ein Ausgangssignal (222) erzeugt, wobei der Ausgang des Phasendetektors (206) mit einem weiteren Eingang des Schleifenfilters (210) gekoppelt ist.
Phasenregelkreis nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass das Schleifenfilter (210) ein digitiales Schleifenfilter ist und dass der Phasenregelkreis (200) darüber hinaus einen Digital-Analog-Wandler (212) umfasst, welcher derart ausgestaltet ist, dass er das Steuersignal (214) von einem digitalen Signal in ein analoges Signal wandelt.
Phasenregelkreis nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass der Frequenzdetektor (208) darüber hinaus mehrere Frequenzzähler (300a, 300b) umfasst, um die fallenden Flanken jeder der mehreren Phasen (216a, 216b) zu zählen.
Phasenregelkreis nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass der Frequenzdetektor (208) darüber hinaus einen Addierer/Subtrahierer (308) umfasst, um den Gesamtzählerstand mit dem Produkt zu vergleichen.
Drahtlose Vorrichtung, welche den Phasenregelkreis (200) nach einem der Ansprüche 7 bis 12 umfasst.
Phasenregelkreis umfassend: einen Oszillator (202), um ein Steuersignal (214) zu empfangen und ein Ausgangssignal (216) mit mehreren Phasen (216a, 216b) zu erzeugen, einen Frequenzdetektor (208), welcher derart angeordnet ist, dass er das Ausgangssignal (216) des Oszillators (202) und ein Referenzsignal (220) empfängt, wobei der Frequenzdetektor (208) umfasst: mehrere Frequenzzähler (300a, 300b), wobei jeder eine andere Phase (216a; 216b) des Ausgangssignals (216) des Oszillators (202) empfängt, wobei jeder Frequenzzähler (300a; 300b) derart ausgestaltet ist, dass er in einer vorbestimmten Zeitperiode fallende Flanken der ihm zugeordneten Phase (216a; 216b) zählt und ein Zählerausgangssignal (316a; 316b) erzeugt, mehrere erste Flip-Flops (302a, 302b) und mehrere zweite Flip-Flops (304a, 304b), wobei jeder Frequenzzähler (300a; 300b) ein erstes Flip-Flop (302a; 302b) und ein zweites Flip-Flop (304a; 304b) der mehreren ersten und zweiten Flip-Flops aufweist, welche mit dem jeweiligen Frequenzzähler (300a; 300b) gekoppelt sind, so dass das erste Flip-Flop (302a; 302b) das jeweilige Zählerausgangssignal (316a; 316b) empfängt und ein erstes Ausgangssignal (318a; 318b) bei der aktuellen Flanke des Referenzsignals (220) ausgibt und so dass das zweite Flip-Flop (304a; 304b) das erste Ausgangssignal (318a; 318b) empfängt und ein zweites Ausgangssignal (320a; 320b), welches dem Zählerausgangssignal (316a; 316b) bei der vorherigen Taktflanke des Referenzsignals (220) entspricht, erzeugt, und einen Addierer/Subtrahierer (308), welcher jedes erste Ausgangssignal (318a; 318b) und jedes zweite Ausgangssignal (320a; 320b), welche den mehreren ersten Flip-Flops (302a, 302b) und den mehreren zweiten Flip-Flops (304a, 304b) zugeordnet sind, und ein Signal (314), welches einem Produkt aus einer Anzahl der Phasen (216a, 216b) des Ausgangssignals (216) des Oszillators (202) und einem Faktor, mit welchem das Ausgangssignal (216) des Oszillators (202) herunterdividiert wird, entspricht, empfängt und ein Ausgangssignal (322) abhängig von einem Vergleich der Eingangssignale (314, 318a, 318b, 320a, 320b) erzeugt, und ein Schleifenfilter (210), welches derart angeordnet ist, dass es das Ausgangssignal (224) des Frequenzdetektors (208) empfängt, und welches derart ausgestaltet ist, das es ein Steuersignal (214) abhängig von dem Ausgangssignal (224) des Frequenzdetektors (208) erzeugt, wobei das Steuersignal (214) das Ausgangssignal (216) derart ändert, so dass das Ausgangssignal (216) innerhalb eines erwünschten Frequenzbandes bezüglich des Referenzsignals (220) liegt.
Phasenregelkreis nach Anspruch 14, dadurch gekennzeichnet, dass der Phasenregelkreis (200) darüber hinaus einen Frequenzteiler (204) umfasst, welcher derart angeordnet ist, das er das Ausgangssignal (216) des Oszillators (202) empfängt, und welcher derart ausgestaltet ist, dass er eine Frequenz des Ausgangssignals (216) des Oszillators (202) um den Faktor herunterdividiert, wobei ein herunterdividiertes Signal (218) definiert wird.
Phasenregelkreis nach Anspruch 15, dadurch gekennzeichnet, dass der Phasenregelkreis (200) darüber hinaus einen Phasendetektor (206) umfasst, welcher derart angeordnet ist, dass er das herunterdividierte Signal (218) und das Referenzsignal (220) empfängt, und welcher derart ausgestaltet ist, dass er abhängig von einem Vergleich der Phasen des herunterdividierten Signals (218) und des Referenzsignals (220) ein Ausgangssignal (222) erzeugt, wobei das Ausgangssignal (222) des Phasendetektors (206) mit einem weiteren Eingang des Schleifenfilters (210) gekoppelt ist.
Phasenregelkreis nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass das Schleifenfilter (210) ein digitiales Schleifenfilter ist und dass der Phasenregelkreis (200) darüber hinaus einen Digital-Analog-Wandler (212) umfasst, welcher derart ausgestaltet ist, dass er das Steuersignal (214) von einem digitalen Signal in ein analoges Signal wandelt.
Phasenregelkreis nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die mehreren Flip-Flops D-Flip-Flops (302a, 302b, 304a, 304b) sind.
Phasenregelkreis nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass das Referenzsignal (220) mit einem Takteingang jedes der mehreren Flipflops (302a, 302b, 304a, 304b) gekoppelt ist.
Drahtlose Vorrichtung, welche den Phasenregelkreis (200) nach einem der Ansprüche 14 bis 19 umfasst.
Verfahren zum Verändern eines Ausgangssignals (216) eines Oszillators (202) derart, dass das Ausgangssignal (216) innerhalb eines erwünschten Frequenzbandes bezüglich eines Referenzsignals (220) liegt, wobei das Ausgangssignal (216) mehrere Phasen (216a, 216b) aufweist, wobei das Verfahren umfasst: Vergleichen des Ausgangssignals (216) mit dem Referenzsignal (220), wobei das Vergleichen umfasst: Zählen und Aufsummieren von fallenden Flanken für jede der mehreren Phasen (216a, 216b) in einer vorbestimmten Zeitperiode, um eine Zählerausgabe zu definieren, Vergleichen der Zählerausgabe mit einem Produkt aus der Anzahl der Phasen (216a, 216b) des Ausgangssignals (216) und dem Faktor, um einen Vergleich zu definieren, Erzeugen eines Steuersignals (214) abhängig von dem Vergleich, und Anlegen des Steuersignals (214) an den Oszillator (202), um das Ausgangssignal (214) davon zu verändern.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass das Verfahren darüber hinaus ein Herunterdividieren einer Frequenz des Ausgangssignals (216) um den Faktor umfasst.