WO2001011785A2 - Kaskadierter sigma-delta-modulator - Google Patents

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WO2001011785A2
WO2001011785A2 PCT/DE2000/002604 DE0002604W WO0111785A2 WO 2001011785 A2 WO2001011785 A2 WO 2001011785A2 DE 0002604 W DE0002604 W DE 0002604W WO 0111785 A2 WO0111785 A2 WO 0111785A2
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Björn JELONNEK
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Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

Definitions

  • the invention relates to a cascaded sigma- delta modulator, in particular for converting time-discrete samples or samples m corresponding analog signals in digital radio communication reception devices, each with an error signal representing the quantization noise of a sigma-delta modulator of the cascade next sigma-delta modulator is fed to this cascade.
  • a digital input signal with 2 "signal states and a fixed sampling frequency ⁇ is usually converted into an analog signal which is in the frequency range -f a / 2 to + f a / 2 should match the digital signal as well as possible.
  • bit width n the number of signal states to be realized by analog circuit technology is a major problem.
  • a digital signal is interpolated by digital filters, and so-called sigma-delta modulators are used that contain the bit width n significantly reduce the digital signal at an increased sampling frequency.
  • the quantization noise generated in the process is transformed into previously unused frequency ranges. Structures that achieve a shaping of the noise signal by using a higher-order IIR filter (Infinite Impulse Response Filter) are particularly efficient for this.
  • IIR filter Infinite Impulse Response Filter
  • a digital-to-analog converter using an IIR filter as an interpoller element and one or more sigma-delta modulators for converting the interpolated signals is included. for example described in US 5 786 779.
  • a cascaded sigma-delta modulator for a digital-to-analog converter is also shown in DE 197 22 434 Cl.
  • a detailed Dar ⁇ position of the structure and mode of action of sigma-delta modulators is m SR Norswothy, R. Schreier and G. Temes:
  • the invention has for its object to combine a sigma-delta modulator with the advantages of stability in operating behavior and the simpler feasibility of a cascaded approach with the advantages of a small number of stages of a higher order feedback loop.
  • the task is characterized by
  • the invention is based on a cascaded sig a delta modulator. By adding additional logic, the number of signal states is reduced to up to 2 - corresponding to 1 bit. Elaborate Clippmg circuits are not necessary without that the stability of the circuit would be endangered.
  • the circuit is modular, can be an existing De ⁇ sign of a sigma-delta modulator order l.-ter by adding ⁇ add an additional stage in a circuit l + Procedure L. ter-m easily be converted.
  • Another advantage of the invention is that the logic of a sigma-delta modulator, its decision maker and the additions of the decision output signals do not affect the lowermost bits of a number representation.
  • Numerical values are usually coded as a sum of powers of two (e.g. two's complement representation).
  • the sum terms that are larger in terms of the amount do not influence the result of the sum terms that are smaller in terms of the amount.
  • the decision-maker output signal according to the exemplary embodiments according to the invention has a high numerical value. This does not affect the low-order sum elements (bits), which can be calculated very efficiently separately.
  • the overflows resulting from the calculation, the decision-maker output signal and the high-quality part of the input signal of the sigma-delta modulator can then be calculated in a second part of a sigma-delta modulator.
  • Fig. 4 A second exemplary embodiment
  • Fig. 5 A linear replacement model to explain the second exemplary embodiment.
  • a Sig ⁇ ma-delta modulator Ml 1st or 2nd order is used conventional execution. From a digital input signal sequence x ⁇ k), this generates on the one hand an output signal sequence y ⁇ k) with a small number of stages and on the other hand an error signal sequence e ⁇ k) representing the quantization noise.
  • the error signal e ⁇ k is fed to the input of a second sigma-delta modulator M2.
  • This generates a low-level replica of the signal e (k), which is spectrally shaped by a digital filter F2 such that the error e ⁇ k) at the output of a summer S1 is compensated and also a quantization error e_ (J), which affects the input of a third sigma-delta modulator M3.
  • the summer S1 has two positive inputs, one positive input being connected to the output of the first sigma-delta modulator M1 and the second positive input being connected to the output of the digital filter F2 of the second sigma-delta modulator M2.
  • the output of the summer S1 supplies the compensated signal y (Je) and is connected to the positive input of a further summer S2, to which the output signal of a digital filter F3 of a third sigma-delta modulator M3 is fed at a second positive input.
  • Both the output signal of the second sigma-delta modulator M2 and the subsequent spectral shaping in the filter F2 increase the number of stages of the signal y ⁇ ⁇ k). The same happens analogously with the downstream sigma-delta modulator M3.
  • the output signal of the 11 sigma-delta modulators fed to the decision-making process of the i-th sigma-delta modulator This is highlighted in Fig. 1 by the dashed lines.
  • the output of the sigma-delta modulator Ml is additionally led to the decision input of the sigma-delta modulator M2 of the second stage and the output of the adder S1, to which the compensated signal y_ ⁇ k) is present, is additionally routed to the decision input of the third-stage sigma-delta modulator M3. It is within the scope of the invention to connect further sigma-delta modulators in this way.
  • the output signals y - (k) of all preceding cascade stages can be fed to the decision maker of the i-th sigma-delta modulator of the cascade. This is shown in Fig. 1 for the third cascade stage M3 by the dotted connections from the output of the sigma-delta modulators M1, M2 to the decision input of the third sigma-delta modulator M3.
  • FIG. 2 shows a cascaded second-order cascaded sigma-delta modulator with a two-stage output signal (1 bit).
  • the first stage is a conventional first-order sigma-delta modulator Ml with a 1-bit output signal (-1, 1), which operates stably with an input signal x (Je) in the range: -1 ⁇ x ⁇ +1 which a decision maker El and a delay VI are referred to in more detail.
  • the magnitude of the error signal e (Je) is always less than 1, so that an input signal limited in terms of number is available for the second stage.
  • the A ⁇ output signal can of Figure 2 does not close the filter shown in the second sigma-delta modulator M2 are selected such that the output signal J (JE), the above-mentioned condition he ⁇ filled..
  • the output signal J (JE) the above-mentioned condition he ⁇ filled..
  • Fig. 2 the one function of the filter F2 of Fig. Ver with the function of the second sigma-delta modulator M2 ⁇ be linked.
  • the output signal y ⁇ k) of the first sigma-delta modulator Ml is fed to the decision maker E2 of the second sigma-delta modulator M2 (dashed line), the output signal of the decision maker E2 is integrated into an integrator 12 and the integration result is approximated Signal compared.
  • the integrator 12 and the decision maker E2 together form an expanded decision maker with the output signal y_ ⁇ k).
  • the equations used for the decision-making process are for the output signal y ⁇ k) of the first stage:
  • the integration result ⁇ Je) of the integrator takes 12 at the time Only one of the three numerical values (-2.0, +2).
  • the integration result y 2 (k) is subtracted from the signal ⁇ A (Je) to be approximated and thus the approximation error e 2 (Je) is calculated.
  • the delay element V2 delays the approximation error e_ (Je) by one clock cycle, so that in the next clock cycle it is added to the input signal of the second stage e (k + l) and the signal x : (k + l) is calculated.
  • the first delta-sigma modulator Ml adds an error signal e (Je) representing the quantization noise to the original signal x (Je), which is high-pass-shaped in accordance with a first-order FIR filter (filter Dl).
  • This error signal e (Je) also forms the input signal of the second sigma-delta modulator M2, which in turn adds a first-order colored quantization error signal.
  • the spectral shaping of the error signal is shown by the filter D2 / 1. Due to the architecture of the second decision maker, not shown in FIG. 3, the differentiated output signal of the second sigma-delta modulator M2 at the differentiator D2 / 2 is available. It consists of the differentiated error signal of the first stage, which compensates for the error m y (k), and a second-order colored noise signal.
  • FIG. 4 shows, as a further exemplary embodiment, a three-stage cascaded 3rd order sigma-delta modulator with the sigma-delta modulators M1 to M3 and a three-stage output signal y 3 (Jc) of 1.5 bits.
  • the output signal y (A of the first sigma-delta modulator Ml is, in addition to a positive input of the summer S1, according to the invention to an input of the decision maker E2 of the second sigma-delta modulator M2 of analog design (dashed line) whose Output is led via a differentiator D2 to a second positive input of the summer S1, the error signal at the output of the summer S1 y 2 (Je) at which, in addition to a positive input of a Summie ⁇ RERS S2 to form the output error signal y k) erfm- dungsgebound decider also formed on the from the decision E3 and the integrator 13 of the third sigma-delta -Modulator M3 is led.
  • a dither signal sequence r ⁇ k is added in the summer S3 for the purpose of suppressing discrete memories and is applied to the input of the third sigma-delta modulator M3.
  • the output of the third sigma-delta modulator M3 is led via a differentiator D3 to the second positive input of the summer S2.
  • the output signal y 3 ⁇ k) is present at the output of the summer S2 for further processing, for example amplification.
  • FIG. 5 shows the imearized model of the modulator according to FIG. 4.
  • the quantization error e 2 (Je) generated in the second sigma-delta modulator M2 is summed up in the summer S3 with a dither signal r (Je) and fed to the input of the third sigma-delta modulator M3.
  • the output signal y (k) generated in the third sigma-delta modulator M3 is differentiated m D3 and added to the signal y 2 ⁇ k) m the summer S2 for the purpose of error compensation.
  • the output of the third sigma-delta modulator M3 is led via a differentiator D3 to the second positive input of the summer S2.
  • a low-level output signal sequence yA k) is present at the output of summer S2 for further processing, for example amplification.

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Abstract

Einem kaskadierten Sigma-Delta-Modulator, insbesondere zur Wandlung zeitdiskreter Abtastwerte bzw. Samples in entsprechende Analogsignale in digitalen Funkkommunikations-Empfangseinrichtungen, wobei jeweils das Fehlersignal eines Sigma-Delta-Modulators der Kaskade einem nächsten Sigma-Delta-Modulator dieser Kaskade zugeführt wird, wird außerdem dem Entscheider des i.-ten Sigma-Delta-Modulators der Kaskade das Ausgangssignal yi-1(k) der vorherigen i-1 Sigma-Delta-Modulatoren zugeführt.

Description

Beschreibung
Kaskadierter Sigma-Delta-Modulator
Die Erfindung bezieht sich auf einen kaskadierten Sigma-Del¬ ta-Modulator, insbesondere zur Wandlung zeitdiskreter Abtastwerte bzw. Samples m entsprechende Analogsignale in digitalen Funkkommunikations-Empfangseinnchtungen, wobei jeweils ein das Quantisierungsrauschen darstellende Fehlersignal ei- nes Sigma-Delta-Modulators der Kaskade einem nächsten Sigma- Delta-Modulator dieser Kaskade zugeführt wird.
In Digital-Analog-Wandlern, wie sie zum Beispiel m digitalen Funkkommunikations-Empfangseinrichtungen eingesetzt werden, wird üblicherweise ein digitales Eingangssignal mit 2" Signalzustanden und einer festen Abtastfrequenz ≤ in ein analoges Signal überfuhrt, das im Frequenzbereich -fa/2 bis +fa/2 möglichst gut mit dem digitalen Signal übereinstimmen soll .
Insbesondere bei hohen Bitbreiten n stellt die durch analoge Schaltungstechnik zu realisierende Anzahl von Signalzustanden ein wesentliches Problem dar. Aus diesem Grund wird ein digitales Signal durch digitale Filter interpoliert, und es wer- den sogenannte Sigma-Delta-Modulatoren eingesetzt, die die Bitbreite n eines digitalen Signals bei erhöhter Abtastfrequenz deutlich reduzieren.
Das dabei erzeugte Quantisierungsrauschen wird m bisher un- genutzte Frequenzbereiche transformiert. Besonders effizient sind hierfür Strukturen, die eine Formung des Rauschsignals durch Verwendung eines IIR-Filters (Infinite Impulse Respon- se-Filter) höherer Ordnung erzielen.
Ein Digital-Analog-Wandler unter Verwendung eines IIR-Filters als Interpollerglied und eines oder mehrerer Sigma-Delta-Modulatoren zur Umsetzung αer interpolierten Signale ist bei- spielsweise m US 5 786 779 beschrieben. Ein kaskadierter Sigma-Delta-Modulator für einen Digital-Analogwandler ist ferner m DE 197 22 434 Cl aufgezeigt. Eine ausführliche Dar¬ stellung des Aufbaus und der Wirkungsweise von Sigma-Delta- Modulatoren wird m S.R. Norswothy, R. Schreier, G. Temes :
„Delta-Sigma Data Converters, Theory, Design and Simulation", IEEE Press 1997, ISBN 0-7803-1045-4 gegeben.
Bei den Sigma-Delta-Modulatoren existieren zwei Ansätze, um eine Rauschformung zu erreichen. Nach einem ersten Ansatz werden Ruckkoppelschleifen höherer Ordnung eingesetzt, was eine Reduktion auf bis zu zwei Signalzustanden erlaubt (1- Bit-Signaltechnik) , jedoch ab einer Rauschformung der Ordnung 3 zu möglichen Instabilitäten bei hohen Eingangssignalen fuhrt. Es treten sehr leicht Überhöhungen des Wertebereiches auf. Um dem zu begegnen, werden in der Praxis ein m der Amplitude verringertes Eingangssignal sowie Zustandsspeicher mit Clippmg-Eigenschaften verwendet, wodurch sich eine empirisch ermittelbare Stabilität der Schaltung erreichen laßt. Nach einem anderen Ansatz werden kaskadierte Strukturen erster und/oder zweiter Ordnung eingesetzt, die mehrstufig sind und dadurch ein stabiles Betriebsverhalten aufweisen.
Der Erfindung liegt die Aufgabe zugrunde, einen Sigma-Delta- Modulator mit den Vorteilen der Stabilität im Betriebsverhalten und der einfacheren Realisierbarkeit eines kaskadierten Ansatzes mit den Vorteilen einer geringen Stufenanzahl einer Ruckkoppelschleife höherer Ordnung zu verbinden.
Erfmdungsgemaß wird die Aufgabe durch die kennzeichnenden
Merkmale des Anspruchs 1 gelost. Vorteilhafte Weiterbildungen zeigen die begleitenden Ansprüche auf.
Die Erfindung basiert auf einem kaskadierten Sig a-Delta- Modulator. Durch das Einbringen einer zusätzlichen Logik wird die Anzahl der Signalzustande auf bis zu 2 - entsprechend 1 Bit - reduziert. Aufwendige Clippmg-Schaltungen entfallen, ohne das die Stabilität der Schaltung gefährdet wäre. Indem die Schaltung modular aufgebaut ist, kann ein bestehendes De¬ sign eines Sigma-Delta-Modulators l.-ter Ordnung durch Hinzu¬ fugen einer zusätzlichen Stufe in eine Schaltung l+l.-ter Ordnung m einfacher Weise überfuhrt werden.
Ein weiterer Vorteil der Erfindung besteht darin, daß durch die Logik eines Sigma-Delta-Modulators, seinen Entscheider und die Additionen der Entscheidungsausgangssignale die un- tersten Bits einer Zahlendarstellung nicht beeinflußt werden. Zahlenwerte werden nämlich für gewöhnlich als eine Summe von Zweierpotenzen (z.B. Zweierkomplementdarstellung) , kodiert. Wahrend der m einem Sigma-Delta-Modulator ablaufenden Operationen, speziell Additionen, beeinflussen hierbei die be- tragsmaßig größeren Summenterme nicht das Resultat der be- tragsmaßig kleineren Summenterme. Das Entscheiderausgangs- signal nach den erfmdungsgemaßen Ausfuhrungsbeispielen besitzt einen betragsmaßig hohen Zahlenwert. Dieser beeinflußt also nicht die niederwertigen Summenglieder (Bits) , die sich getrennt sehr effizient berechnen lassen. In einem zweiten Teil eines Sigma-Delta-Modulators lassen sich dann die aus der Berechnung hervorgehenden Überlaufe, das Entscheideraus- gangssignal und der hoherwertige Teil des Eingangssignals des Sigma-Delta-Modulators berechnen.
Die Erfindung soll anhand eines Ausfuhrungsbeispiels naher erläutert werden. In der zugehörigen Zeichnung zeigt
Fig. 1: Das Grundprinzip eines kaskadierten Sigma-Delta-Modu- lators mit erfmdungsgemaßer Konditionierung,
Fig. 2: Ein erstes Ausfuhrungsbeispiel,
Fig. 3: Ein lineares Ersatzmodell zur Erläuterung des ersten Ausfuhrungsbeispiels,
Fig. 4: Ein zweites Ausfuhrungsbeispiel und Fig. 5: Ein lineares Ersatzmodell zur Erläuterung des zweiten Ausfuhrungsbeispiels .
Fig. 1 zeigt das Grundprinzip eines erfindungsgemaßen kaska- dierten Sigma-Delta-Modulators. Als erste Stufe ist ein Sig¬ ma-Delta-Modulator Ml 1. oder 2. Ordnung herkömmlicher Ausfuhrung eingesetzt. Dieser erzeugt aus einer digitalen Ein- gangssignalfolge x { k) einerseits eine Ausgangssignalfolge y { k) geringer Stufenanzahl und andererseits eine das Quanti- sierungsrauschen darstellende Fehlersignalfolge e { k) .
Bei vorbekannten kaskadierten Strukturen wird ausschließlich das Fehlersignal e { k) dem Eingang eines zweiten Sigma-Delta- Modulators M2 zugeführt. Dieser erzeugt eine geringstufige Nachbildung des Signals e (k) , die durch ein digitales Filter F2 eine Spektralformung derart erfahrt, daß der Fehler e { k) am Ausgang eines Summierers Sl kompensiert wird und außerdem einen Quantisierungsfehler e_ (J) , der auf den Eingang eines dritten Sigma-Delta-Modulators M3 gefuhrt ist. Der Summierer Sl weist zwei positive Eingänge auf, wobei ein positiver Eingang mit dem Ausgang des ersten Sigma-Delta-Modulators Ml verbunden ist und der zweite positive Eingang mit dem Ausgang des digitalen Filters F2 des zweiten Sigma-Delta-Modulators M2. Der Ausgang des Summierers Sl liefert das kompensierte Signal y (Je) und ist mit dem positiven Eingang eines weiteren Summierers S2 verbunden, dem an einem zweiten positiven Eingang das Ausgangssignal eines digitalen Filters F3 eines dritten Sigma-Delta-Modulators M3 zugeführt wird.
Sowohl das Ausgangssignal des zweiten Sigma-Delta-Modulators M2 als auch die nachfolgende Spektralformung im Filter F2 erhohen die Stufenanzahl des Signals y^ { k) . Das gleiche geschieht sinngemäß bei dem nachgeschalteten Sigma-Delta-Modulator M3.
Um eine Erhöhung der Stufenanzahl des Ausgangssignals yAk) zu verhindern, wird erfmdungsgemaß zusätzlich das Ausgangs- signal der l-l Sigma-Delta-Modulatoren dem Entscheidungspro- zeß des i.-ten Sigma-Delta-Modulators zugef hrt. Dies ist m Fig. 1 durch die gestrichelten Verbindungen hervorgehoben. Danach ist der Ausgang des Sigma-Delta-Modulators Ml zusatz- lieh zu dem Entscheidereingang des Sigma-Delta-Modulators M2 der zweiten Stufe gefuhrt und der Ausgang des Summierers Sl, an dem das kompensierte Signal y_ { k) anliegt, zusätzlich auf den Entscheidereingang des Sigma-Delta-Modulators M3 der dritten Stufe gefuhrt. Es liegt im Bereich der Erfindung, weitere Sigma-Delta-Modulatoren m dieser Weise anzuschließen.
Alternativ oder auch zusatzlich können die Ausgangssignale y - ( k) aller vorhergehenden Kaskadenstufen dem Entscheider des i.-ten Sigma-Delta-Modulators der Kaskade zugeführt werden. Dies ist Fig. 1 für die dritte Kaskadenstufe M3 durch die gepunkteten Verbindungen vom Ausgang der Sigma-Delta- Modulatoren Ml, M2 zum Entscheidereingang des dritten Sigma- Delta-Modulators M3 dargestellt.
Als erstes Anwendungsbeispiel ist Fig. 2 ein erfmdungsgemaß konditionierter kaskadierter Sigma-Delta-Modulator 2. Ordnung mit zweistufigem Ausgangssignal (1 Bit) dargestellt. Die erste Stufe bildet ein konventioneller Sigma-Delta-Modu- lator Ml 1. Ordnung mit 1 Bit Ausgangssignal (-1, 1), der bei einem Eingangssignal x(Je) im Zahlenbereich: -1 < x < +1 stabil arbeitet, von dem ein Entscheider El und ein Verzogerer VI naher bezeichnet sind. Der Betrag des Fehlersignals e(Je) ist immer kleiner 1, so daß für die zweite Stufe ein zahlen- bereichsmaßig begrenztes Eingangssignal bereitsteht.
Die Aufgabe des zweiten Sigma-Delta-Modulators M2 ist es, eine Rauschformung zweiter Ordnung des Ausgangssignals y (Je) unter der durch die Erfindung eingebrachten Bedingung zu er- zielen, daß die Stufenanzahl von y^ (Je) nicht erhöht wird und y_ { k) wieder ein 1 Bit Ausgangssignal (-1, +1) ist. Da wegen des Su mieres Sl die Beziehung y_ ( k) = y ( k) + y _ { k) gilt, darf der Zahlenwert des Ausgangssignals y ^ { k) des m Fig. 1 dar¬ gestellten Filters F2 zum Zeitpunkt Je lediglich die Signal¬ werte -2, 0, +2 annehmen.
Es bestehen nun zwei Möglichkeiten: Zum einen kann das Ein¬ gangssignal des Fig. 2 nicht naher dargestellten Filters im zweiten Sigma-Delta-Modulator M2 derart gewählt werden, daß das Ausgangssignal J (Je) die oben genannte Bedingung er¬ füllt. Zum anderen kann, wie Fig. 2 als Modifikation von Fig. 1 dargestellt ist, die Funktion des Filters F2 nach Fig. 1 mit der Funktion des zweiten Sigma-Delta-Modulators M2 ver¬ knüpft werden. Hierzu wird das Ausgangssignal y { k) des ersten Sigma-Delta-Modulators Ml auf den Entscheider E2 des zweiten Sigma-Delta-Modulators M2 gefuhrt (gestrichelte Verbindung) , das Ausgangssignal des Entscheiders E2 einem Integrator 12 integriert und das Integrationsergebnis mit dem zu approximierenden Signal verglichen. Der Integrator 12 und der Entscheider E2 bilden gemeinsam einen erweiterten Entscheider mit dem Ausgangssignal y _ { k) . Die f r den Entscheidungspro- zeß verwendeten Gleichungen lauten für das Ausgangssignal y { k) der ersten Stufe:
Figure imgf000008_0001
y ( k ) =
1 ιf x ( k ) < 0
und für das Ausgangssignal y _ { k ) am Integrierer I der zweiten Stufe:
j>2(*-l)+2 ιf ((x2 (k) > 1) Λ ( y(k) < 1) Λ (y2 (k - 1) < 2)) v ((1 > x.(Är) > -1) Λ (y(k ) < 1) Λ (j>,(* - 1) < 0)) ,(ÄΓ- 1)- 2 v) < 1) Λ (y(k) > -1) Λ (y2 (k - 1) > -2)) y2 (k ) = ιf ((x,(/ v ((1 > x2 (k) > -1) Λ (y(k) > - 1) Λ (y2(k - 1) > 0)) y2 (k - i) eise
Aufgrund der für den Entscheidungsprozeß verwendeten Gleichungen nimmt das Integrationsergebnis ΑJe) des Integrators 12 zum Zeitpunkt Je nur einen der drei Zahlenwerte (-2,0, +2) an. Das Integrationsergebnis y 2 (k) wird von dem zu approximierenden Signal χA(Je) subtrahiert und so der Approximati- onsfehler e2 (Je) berechnet. Das Verzogerungsglied V2 verzögert den Approximationsfehler e_ (Je) um einen Zeittakt, so daß dieser im nächsten Zeittakt zu dem Eingangssignal der zweiten Stufe e ( k+l ) addiert und das Signal x : (k+l ) berechnet wird.
Fig. 3 verdeutlicht die Funktionsweise des kaskadischen An- satzes anhand eines linearen Ersatzmodells . Der erste Delta- Sigma-Modulator Ml fugt ein das Quantisierungsrauschen darstellendes Fehlersignal e(Je) dem ursprunglichen Signal x(Je) hinzu, das entsprechend einem FIR-Filter erster Ordnung (Filter Dl) hochpaßgeformt wird. Dieses Fehlersignal e(Je) bildet zugleich das Eingangssignal des zweiten Sigma-Delta-Modulators M2, der wiederum ein erster Ordnung gefärbtes Quantisie- rungsfehlersignal addiert. Dargestellt wird die Spektralformung des Fehlersignals durch das Filter D2/1. Aufgrund der Architektur des in Fig. 3 nicht dargestellten zweiten Ent- scheiders ist das am Differenzierer D2/2 differenzierte Ausgangssignal des zweiten Sigma-Delta-Modulators M2 verfugbar. Es besteht aus dem differenzierten Fehlersignal der ersten Stufe, das den Fehler m y (k) kompensiert, sowie einem zweiter Ordnung gefärbten Rauschsignal.
Fig. 4 zeigt als weiteres Ausfuhrungsbeispiel einen dreistufigen kaskadierten Sigma-Delta-Modulator 3. Ordnung mit den Sigma-Delta-Modulatoren Ml bis M3 und einem dreistufigen Ausgangssignal y3(Jc) von 1,5 Bit.
Das Ausgangssignal y(A des ersten Sigma-Delta-Modulators Ml ist außer zu einem positiven Eingang des Summierers Sl erfin- dungsgemaß auf einen Eingang des Entscheiders E2 des analog aufgebauten zweiten Sigma-Delta-Modulators M2 gefuhrt (ge- strichelte Linie) , dessen Ausgang über einen Differenzierer D2 auf einen zweiten positiven Eingang des Summierers Sl gefuhrt ist. Am Ausgang des Summierers Sl ligt das Fehlersignal y2(Je) an, das außer an einen positiven Eingang eines Summie¬ rers S2 zur Bildung des Ausgangs-Fehlersignals y- k) erfm- dungsgemaß auch auf den aus dem Entscheider E3 und dem Integrierer 13 gebildeten erweiterten Entscheider des dritten Sigma-Delta-Modulators M3 gefuhrt ist.
Zu dem im zweiten Sigma-Delta-Modulator M2 erzeugte Quanti- sierungsfehler e2 (Je) wird im Summierer S3 eine Dithersignal- folge r { k) zwecks Unterdrückung diskreter Storlmien addiert und an den Eingang des dritten Sigma-Delta-Modulators M3 ge-
Der Ausgang des dritten Sigma-Delta-Modulators M3 ist über einen Differenzierer D3 zu dem zweiten positiven Eingang des Summierers S2 gefuhrt. Am Ausgang des Summierers S2 liegt das Ausgangssignal y3 { k) zur Weiterverarbeitung, beispielsweise Verstärkung, an.
Die für den Entscheidungsprozeß verwendeten Gleichungen lau- ten für das Ausgangssignal y {k) der ersten Stufe:
Figure imgf000010_0001
y(k) = - 1 x (k) ≤ -0 5
0 eise für das Ausgangssignal der zweiten Stufe:
Figure imgf000010_0002
30 und f r das Ausgangssignal y_ ( k) am Integrierer I der dritten Stufe:
Figure imgf000010_0003
Zus tzlich oder auch alternativ zu der gestrichelt dargestellten Verbindung vom Ausgang des Summierers Sl (Ausgangs- signal yz (k) ) können die Ausgange der Sigma-Delta-Modulatoren Ml, M2 der ersten und zweiten Stufe (Ausgangssignale y (Je) und y ^ { k) bzw. der Ausgang des Differenzierers D2) auf den Entscheider E3 des dritten Sigma-Delta-Modulators M3 der Kaskade gefuhrt sein. Dies ist in Fig. 4 für die dritte Kaskadenstufe durch die gepunkteten Verbindungen dargestellt.
Fig. 5 gibt das Imearisierte Modell des Modulators nach Fig. 4 an. Zum Aufbau der ersten und zweiten Stufe mit den Sigma- Delta-Modulatoren Ml, M2 kann auf die Erläuterungen zu Fig. 3 verwiesen werden. Das im zweiten Sigma-Delta-Modulator M2 erzeugte Quantisierungsfehler e2(Je) wird im Summierer S3 mit einem Dithersignal r (Je) aufsummiert und an den Eingang des dritten Sigma-Delta-Modulators M3 gefuhrt. Das im dritten Sigma-Delta-Modulator M3 erzeugte Ausgangssignal y ( k) wird m D3 differenziert und zu dem Signal y 2 { k) m dem Summierer S2 zwecks Fehlerkompensation addiert.
Der Ausgang des dritten Sigma-Delta-Modulators M3 ist über einen Differenzierer D3 zu dem zweiten positiven Eingang des Summierers S2 gefuhrt. Am Ausgang des Summierers S2 liegt eine geringstufige Ausgangssignalfolge yA k) zur Weiterverar- beitung, beispielsweise Verstärkung, an.

Claims

Patentansprüche
1. Kaskadierter Sigma-Delta-Modulator, insbesondere zur Wandlung zeitdiskreter Abtastwerte entsprechende Analogsignale m digitalen Funkkommunikations-Empfangsemrichtungen, wobei jeweils ein das Quantisierungsrauschen darstellendes Fehlersignal eines Sigma-Delta-Modulators der Kaskade einem nächsten Sigma-Delta-Modulator dieser Kaskade zugeführt wird, d a d u r c h g e k e n n z e i c h n e t, daß dem Entscheider des l . -ten Sigma-Delta-Modulators der
Kaskade (M2, M3,..) zusätzlich das Ausgangssignal y _., (k) der vorherigen i-l Sigma-Delta-Modulatoren (Ml, M2,..) zugeführt
2. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das Ausgangssignal yλ (k) nur eine geringe Anzahl von Signalzustanden aufweist.
3. Kaskadierter Sigma-Delta-Modulator nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, daß die Anzahl der Signalzustande bis auf zwei reduziert ist.
4. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß beliebig viele Kaskadenstufen (Ml, M2, M3 ..) vorgesehen sind.
5. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Entscheider (E) mindestens einer Kaskadestufe (M2, M3.. ) um einen Integrator (12, 13..) erweitert ist.
5. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Entscheider (E) mindestens einer Kaskadestufe (M2, M3.. ) um einen Integrator (12, 13..) erweitert ist und der
Ausgangswert des Integrators (12, 13 ..) auf einen minimalen bzw. einen maximalen Wert begrenzt ist.
7. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß dem Eingangssignal der letzten Kaskadenstufe (M2, M3.. ) ein Dithersignal r (Je) hinzuaddiert wird.
8. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Entscheider (E) der letzten Kaskodenstufe (M2, M3.. ) durch ein Dithersignal r (k) beeinflußt wird.
9. Kaskadierter Sigma-Delta-Modulator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das Ausgangssignal y -i (Je) aller vorhergehenden Kaskadenstufen (Ml, M2) zusatzlich oder anstelle des aufsummierten Ausgangssignals y.-i (Je) aller vorherigen l-l Sigma-Delta- Modulatoren (Ml, M2) dem Entscheider (E3) des i.-ten Sigma- Delta-Modulators (M3) der Kaskade (Ml, M2, M3) zugeführt ist.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1335494A1 (de) 2001-12-19 2003-08-13 Siemens Aktiengesellschaft Sigma-Delta-Wandler mit Rauschunterdrückung
DE10162565A1 (de) * 2001-12-19 2003-07-17 Siemens Ag Breitbandiger Sigma-Delta-Modulator
EP1333583A1 (de) 2001-12-19 2003-08-06 Siemens Aktiengesellschaft Breitbandiger Sigma-Delta-Modulator
US6842128B2 (en) * 2003-02-28 2005-01-11 Texas Instruments Incorporated Higher order sigma-delta analog-to-digital converter based on finite impulse response filter
US7561635B2 (en) * 2003-08-05 2009-07-14 Stmicroelectronics Nv Variable coder apparatus for resonant power conversion and method
GB2440192B (en) * 2006-07-17 2011-05-04 Ubidyne Inc Antenna array system
US7460046B2 (en) * 2006-12-22 2008-12-02 Infineon Technologies Ag Sigma-delta modulators
CN102340314A (zh) * 2010-07-28 2012-02-01 中兴通讯股份有限公司 一种∑-δ调制器
US20120128040A1 (en) 2010-11-23 2012-05-24 Peter Kenington Module for an Active Antenna System
US9231614B2 (en) * 2014-04-07 2016-01-05 Analog Devices, Inc. Cancellation of feedback digital-to-analog converter errors in multi-stage delta-sigma analog-to-digital converters
JP5997803B2 (ja) * 2015-05-22 2016-09-28 株式会社日立製作所 無線送信機、無線受信機、無線通信システム、昇降機制御システムおよび変電設備制御システム
US9385746B1 (en) * 2015-07-28 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamic offset cancellation in sigma-delta converter
US9742426B2 (en) * 2015-12-15 2017-08-22 Analog Devices, Inc. Signal transfer function equalization in multi-stage delta-sigma analog-to-digital converters
US9838031B2 (en) 2015-12-16 2017-12-05 Analog Devices Global Dither injection for continuous-time MASH ADCS
US9768793B2 (en) * 2015-12-17 2017-09-19 Analog Devices Global Adaptive digital quantization noise cancellation filters for mash ADCs
US9503120B1 (en) 2016-02-29 2016-11-22 Analog Devices Global Signal dependent subtractive dithering

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648779A (en) * 1994-12-09 1997-07-15 Advanced Micro Devices, Inc. Sigma-delta modulator having reduced delay from input to output

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219021B1 (ko) * 1990-04-06 1999-09-01 제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹 성분 감도가 낮은 오버샘플된 3차 시그마 델타 아날로그-디지탈 변환기 네트워크
NL9001441A (nl) * 1990-06-22 1992-01-16 Philips Nv Sigma-delta modulator.
US5225787A (en) * 1991-05-10 1993-07-06 U.S. Philips Corporation Sampling frequency converter including a sigma-delta modulator
US5144308A (en) * 1991-05-21 1992-09-01 At&T Bell Laboratories Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither
US5392040A (en) * 1992-02-24 1995-02-21 Sanyo Electric Co., Ltd. Bit compression circuit used for a delta sigma type digital-to-analog converter
DE4208232A1 (de) * 1992-03-14 1993-09-16 Siegbert Prof Dr Ing Hentschke Kompensierender digital-analog-wandler mit aufloesungserhoehender rauschfilterung
JPH05284033A (ja) * 1992-03-31 1993-10-29 Yokogawa Electric Corp Σδ変調器
US5274375A (en) * 1992-04-17 1993-12-28 Crystal Semiconductor Corporation Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance
US5414424A (en) * 1993-08-26 1995-05-09 Advanced Micro Devices, Inc. Fourth-order cascaded sigma-delta modulator
JP3367800B2 (ja) * 1994-09-30 2003-01-20 株式会社東芝 選択装置およびこれを用いたａ／ｄ変換器並びにｄ／ａ変換器
US5760722A (en) * 1995-01-31 1998-06-02 The United States Of America As Represented By The Secretary Of The Navy Distributed quantization noise transmission zeros in cascaded sigma-delta modulators
KR100189525B1 (ko) * 1995-08-08 1999-06-01 윤종용 시그마 델타 변조방식의 디지탈/아나로그 변환장치
DE19722434C1 (de) * 1997-05-28 1998-10-01 Siemens Ag Vorrichtung zur Digital-Analog-Wandlung mit hoher Linearität
JP4209035B2 (ja) * 1999-05-28 2009-01-14 株式会社ルネサステクノロジ Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648779A (en) * 1994-12-09 1997-07-15 Advanced Micro Devices, Inc. Sigma-delta modulator having reduced delay from input to output

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DUNN C ET AL: "EFFICIENT LINEARISATION OF SIGMA-DELTA MODULATORS USING SINGLE-BIT DITHER" ELECTRONICS LETTERS,GB,IEE STEVENAGE, Bd. 31, Nr. 12, 8. Juni 1995 (1995-06-08), Seiten 941-942, XP000528826 ISSN: 0013-5194 *
FISCHER G ET AL: "ALTERNATIVE TOPOLOGIES FOR SIGMA-DELTA MODULATORS - A COMPARATIVE STUDY" IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II: ANALOG AND DIGITAL SIGNAL PROCESSING,US,IEEE INC. NEW YORK, Bd. 44, Nr. 10, 1. Oktober 1997 (1997-10-01), Seiten 789-797, XP000738779 ISSN: 1057-7130 *

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Publication number Publication date
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DE19937246A1 (de) 2001-03-22

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