JP2010199970A

JP2010199970A - Δς変調回路およびシステム

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Publication number: JP2010199970A
Application number: JP2009042280A
Authority: JP
Inventors: Hiroyuki Nakamoto; 裕之中本
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2010-09-09
Also published as: US8049651B2; US20100214143A1

Abstract

【課題】２つの積分器を用いて、安定かつ、３次以上のノイズシェーピング特性を有するΔΣ変調回路を簡易なフィードバック回路を用いて形成する。
【解決手段】 ΔΣ変調回路は、直列に接続された第１積分器および第２積分器と、第２積分器の出力に接続される量子化器と、量子化器の出力から第１および第２積分器の入力へのフィードバック経路に配置された遅延器を有する。また、ΔΣ変調回路は、量子化器の出力と入力との差分を生成する加算器と、加算器の出力を第１および第２積分器のいずれかの出力に接続する遅延器を含むフィードバック回路を有する。これにより、２つの積分器を用いて３次以上のノイズシェーピング特性を有するΔΣ変調回路が構成できる。第１積分器の入力にフィードバックしたΔΣ変調回路に比べ、フィードバック回路の回路規模を小さくでき、ΔΣ変調回路が搭載される半導体のチップサイズを削減できる。
【選択図】図１

Description

本発明は、ΔΣ変調回路およびΔΣ変調回路を有するシステムに関する。

一般に、ΔΣ変調回路は、ノイズシェーピング特性を有している。ΔΣ変調回路の次数（積分器の数）が多いほど急峻なノイズシェーピング特性が得られ、高いＳ／Ｎ比を得ることができる（例えば、特許文献１参照）。また、入力信号のレベルに応じて係数が変化するフィルタをフィードバック経路に挿入するΔΣ変調回路が提案されている（例えば、特許文献２参照）。サンプリング周波数に応じてΔΣ変調回路の次数を切り替えるΔΣ変調回路が提案されている（例えば、特許文献３参照）。また、量子化器の入力信号および出力信号の差分により得られる量子化誤差に微分処理回路をフィードバック経路に挿入するΔΣ変調回路が提案されている（例えば、特許文献４参照）。

ΔΣ変調回路は、特に次数が３次以上のとき、フィードバック信号の位相が入力信号に対して180°以上回転してしまう可能性があるため、出力信号が発振するという可能性がある。また、３次以上の急峻なノイズシェーピング特性を持続するためには、発振防止機能や発振時の自動復帰機能を付加する必要性が生じる。

本発明の目的は、２つ以下の積分器を用いて安定性を確保しながら、かつ、３次以上のノイズシェーピング特性を有するΔΣ変調回路を簡易なフィードバック回路を用いて形成することである。

ΔΣ変調回路は、直列に接続された第１積分器および第２積分器と、第２積分器の出力に接続される量子化器と、量子化器の出力から第１および第２積分器の入力へのフィードバック経路に配置された遅延器を有する。また、ΔΣ変調回路は、量子化器の出力と入力との差分を生成する加算器と、加算器の出力を第１および第２積分器のいずれかの出力に接続する遅延器を含むフィードバック回路を有する。

遅延器を含むフィードバック回路の出力を第１および第２積分器のいずれかの出力にフィードバックすることにより、２つの積分器を用いて３次以上のノイズシェーピング特性を有するΔΣ変調回路が構成できる。これは、第１積分器の入力にフィードバックした従来例と比べ、フィードバック回路の回路規模を小さくできる。

本発明の第一の実施形態におけるΔΣ変調回路例を示している。図１に示したΔΣ変調回路の周波数特性のシミュレーション波形を示している。図１に示したΔΣ変調回路の時間応答シミュレーション波形を示している。図１に示したΔΣ変調回路が搭載されるシステムの例を示している。一般的な３次ΔΣ変調回路例を示している。図５に示したΔΣ変調回路の時間応答シミュレーション波形を示している。２つの積分器で３次のノイズシェーピング特性を持つ従来のΔΣ変調回路例を示している。本発明の第二の実施形態におけるΔΣ変調回路例を示している。本発明の第三の実施形態におけるΔΣ変調回路例を示している。本発明の第四の実施形態におけるΔΣ変調回路例を示している。本発明の第五の実施形態におけるΔΣ変調回路例を示している。本発明の第六の実施形態におけるΔΣ変調回路例を示している。

以下、図面を用いて実施形態を説明する。図中、”＋”を付けた丸印は、加算器を示している。加算器の入力に付した”−”は減算を示している。加算器において、”−”のない入力は加算を示している。積分器および微分器の各々は、加算器および遅延器（Z^−１）を有していることを示している。

図１は、本発明の第一の実施形態におけるΔΣ変調回路例を示している。ΔΣ変調回路ＭＯＤ１は、直列に接続された加算器１０、積分器１２、加算器１４、積分器１６、量子化器１８と、遅延器２０、加算器２２およびフィードバック回路２４を有している。入力信号Ｘは加算器１０に入力される。出力信号Ｙは量子化器１８から出力される。遅延器２０は、出力信号Ｙを受け、その出力を加算器１０、１４にそれぞれフィードバックする。

加算器１０は、入力信号Ｘおよび遅延器２０の出力を受け、加算結果を積分器１２に出力する。加算器１４は、積分器１２の出力、フィードバック回路２４の出力Ｑ’および遅延器２０の出力を受け、演算結果を積分器１６に出力する。

加算器２２は、量子化器１８の入力と出力の差を量子化ノイズＱとして抽出する。フィードバック回路２４は、直列に接続された遅延器２４ａおよび微分器２４ｂを有している。フィードバック回路２４は、量子化ノイズＱからフィードバック信号Ｑ’を生成し、加算器１４に出力する。

一般に、積分器１２、１６の入出力特性（信号伝達特性）は、Ｚ関数によって「１／（１−Ｚ^−１）」で表される。微分器２４ｂの入出力特性は、「１−Ｚ^−１」で表される。これより、図１に示したΔΣ変調回路ＭＯＤ１の入出力特性は、Ｚ関数によって式（１）で表される。
Y(z)＝((X(z)-Y(z)Z^-１)/(1-Z^-１)-Y(z)Z^-１-QZ^-１(1-Z^-１))/(1-Z^-１)+Q ‥‥（１）
式（１）において、「Ｘ(z)−Ｙ(z)Ｚ^−１」は、加算器１０の動作を示す。「−Ｙ(z)Ｚ^−１」は、遅延器２０から加算器１０または加算器１４へのフィードバック動作を示す。「ＱＺ^−１（１−Ｚ^−１）」は、フィードバック回路２４の動作（すなわちＱ’）を示す。

式（１）をY(z)について解くことにより式（２）が得られる。
Y(z)=X(z)+Q(1-Z^-１)³ ‥‥（２）
式（２）より、図１に示したΔΣ変調回路ＭＯＤ１は、２つの積分器を用いているにもかかわらず、３次のシェーピング特性を有していることが分かる。

図２は、図１に示したΔΣ変調回路ＭＯＤ１の周波数特性のシミュレーション波形を示している。図２において、縦軸は、信号強度（Magnitude）、横軸は、規格化周波数（入力周波数ｆ／サンプリング周波数ｆｓ）を示している。図２の周波数特性におけるノイズ成分は、６０ｄＢ／ｄｅｃの傾きを持っている。これにより、シミュレーションからも、図１に示したΔΣ変調回路ＭＯＤ１は、３次のノイズシェーピング特性を有することが分かる。

図３は、図１に示したΔΣ変調回路ＭＯＤ１の時間応答シミュレーション波形を示している。図３において、縦軸は、入力信号Ｘおよび出力信号Ｙの電圧振幅を示し、横軸は時間を示している。振幅の大きい入力信号ＸがΔΣ変調回路ＭＯＤ１に与えられたとき、出力信号Ｙは一時的にＨｉｇｈレベルまたはＬｏｗレベルに固定されるが、フィードバック回路２４からの信号がすぐに加算器１４に反映されるため、発振することなく通常の動作に復帰し、正常な出力信号Ｙを出力する。

図４は、図１に示したΔΣ変調回路ＭＯＤ１が搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば携帯電話等の携帯端末である。特に限定されないが、システムＳＹＳは、送信回路ＴＣを含む半導体チップＳＣおよびこの半導体チップＳＣに接続されたアンテナＡＮＴを有する。図中のＥＸＴは、半導体チップＳＣの外部端子を示している。送信回路ＴＣは、Ｉ成分とＱ成分とをそれぞれ受けるローパスフィルタＬＰＦ、直交変調器ＱＭ、パワーアンプＰＡおよびＰＬＬ等のシンセサイザＦＳＹＮ（Fractional Synthesizer）を有している。

送信回路ＴＣは、ローパスフィルタＬＰＦを介して受ける送信情報のＩ成分とＱ成分（アナログ信号）を、直交変調器ＱＭにより直交変調し、送信信号を生成する。パワーアンプＰＡは、送信信号を所定の送信電力に増幅し、アンテナＡＮＴに出力する。シンセサイザＦＳＹＮは、図１に示したΔΣ変調回路ＭＯＤ１を有しており、直交変調器ＱＭの変調動作に必要なクロックＣＫを生成する。なお、シンセサイザＦＳＹＮは、ΔΣ変調回路ＭＯＤ１の代わりに、後述するΔΣ変調回路ＭＯＤ２、ＭＯＤ３、ＭＯＤ４、ＭＯＤ５、ＭＯＤ６のいずれかを搭載してもよい。

この例では、シンセサイザＦＳＹＮから出力されるクロックＣＫの周波数を細かく切り替えるためのFractional設定値をΔΣ変調することによって、シンセサイザＦＳＹＮの帯域内ノイズを高周波（帯域外）にシェーピングさせることができる。一般的な３次のΔΣ変調回路を用いた場合と比べ、本発明のΔΣ変調回路を用いた方が安定であり、また、一般的な２次のΔΣ変調回路を用いた場合に比べ、急峻なノイズシェーピング特性を持つことができる。このため、シンセサイザＦＳＹＮの帯域内ノイズを安定して低減させることができる。

図５は、一般的な３次のΔΣ変調回路例を示している。このΔΣ変調回路は、直列に接続された３つの積分器を有しており、式（２）と同様に３次のノイズシェーピング特性を有している。

図６は、図５に示した一般的な３次のΔΣ変調回路の時間応答シミュレーション波形の例を示している。振幅の大きい入力信号ＸがΔΣ変調回路に与えられると、入力信号を加算する加算器へのフィードバックが間に合わず（位相差が180°以上）、出力信号ＹはＨｉｇｈレベルとＬｏｗレベルを繰り返し図６に示すように発振する。この場合、発振から復帰する処理を施さない限りは、通常動作に戻れず、この期間中ずっとΔΣ変調回路としての動作ができなくなる。

図７は、２つの積分器で３次のノイズシェーピング特性を持つΔΣ変調回路を示している。この回路は、フィードバック回路２６の出力が、積分器１２の入力にある加算器１０に与えられる。ΔΣ変調回路に３次のノイズシェーピング特性を持たせるために、フィードバック回路２６は、直列に接続された遅延器２６ａおよび２つの微分器２６ｂ、２６ｃを有している。これに対して、図１に示したΔΣ変調回路ＭＯＤ１では、フィードバック回路２４の出力を積分器１２の入力ではなく、積分器１２の出力にフィードバックしている。これにより、フィードバック回路２４を、遅延器２４ａおよび微分器２４ｂのみで形成でき、フィードバック回路２４の次数、およびΔΣ変調回路の回路規模を小さくすることができる。

以上、この実施形態では、２つの積分器を有し、３次のノイズシェーピング特性が安定して得られるΔΣ変調回路ＭＯＤ１を、回路規模が小さいフィードバック回路２４を用いて形成でき、よりＳＮ比の高いΔΣ変調回路を実現することができる。この結果、同じ３次のシェーピング特性を安定して得られる従来例に比べ、本発明のΔΣ変調回路ＭＯＤ１は半導体チップＳＣのチップサイズを小さくでき、システムＳＹＳのコストを削減できる。特にフィードバック回路に含まれる微分器が少なくできるため、ΔΣ変調回路ＭＯＤ１およびΔΣ変調回路ＭＯＤ１が搭載される半導体チップＳＣの消費電力を削減できる。

図８は、本発明の第二の実施形態におけるΔΣ変調回路の例を示している。図１と同じ要素については、詳細な説明は省略する。ΔΣ変調回路ＭＯＤ２は、図１の加算器１４およびフィードバック回路２４の代わりに加算器２８およびフィードバック回路３０を有している。フィードバック回路３０は、遅延器３０ａのみで形成されている。また、ΔΣ変調回路ＭＯＤ２は、積分器１６と量子化器１８の間に、加算器３２を有している。その他の構成は、図１に示したΔΣ変調回路ＭＯＤ１と同じである。ΔΣ変調回路ＭＯＤ２の周波数特性と時間応答のシミュレーション波形は、それぞれ図２、図３と同じである。ΔΣ変調回路ＭＯＤ２は、図４に示したシステムＳＹＳに搭載される。

加算器２８は、積分器１２の出力および遅延器２０の出力を受け、演算結果を積分器１６に出力する。加算器３２は、積分器１６の出力およびフィードバック回路３０の出力を受け、演算結果を量子化器１８および加算器２２に出力する。フィードバック回路３０は、量子化ノイズＱからフィードバック信号Ｑ’を生成し、加算器３２に出力する。

図８に示したΔΣ変調回路ＭＯＤ２の信号伝達特性は、式（３）で表される。
Y(z)＝((X(z)-Y(z)Z^-１)/(1-Z^-１)-Y(z)Z^-１)/(1-Z^-１)-QZ^-１+Q （３）
式（３）を解くことにより上述した式（２）が得られる。すなわち、図８に示したΔΣ変調回路ＭＯＤ２は、ΔΣ変調回路ＭＯＤ１と同様に３次のシェーピング特性を有していることがわかる。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、フィードバック回路３０の回路規模を図１に示したフィードバック回路２４より小さくできる。この結果、ΔΣ変調回路ＭＯＤ２が搭載される半導体チップＳＣのチップサイズをΔΣ変調回路ＭＯＤ１を用いた場合に比べさらに小さくでき、システムＳＹＳのコストをさらに削減できる。フィードバック回路に含まれる微分器が必要なくなるため、ΔΣ変調回路ＭＯＤ２およびΔΣ変調回路ＭＯＤ２が搭載される半導体チップＳＣの消費電力をさらに削減させることができる。

図９は、本発明の第三の実施形態におけるΔΣ変調回路例を示している。図１と同じ要素については、詳細な説明は省略する。ΔΣ変調回路ＭＯＤ３は、いわゆるＭＡＳＨ（Multi-stAge noise SHaping）方式を採用して形成されており、カスケード接続された２つのΔΣ変調器ＭＯＤ３１、ＭＯＤ３２を有している。ΔΣ変調回路ＭＯＤ３の周波数特性と時間応答のシミュレーション波形は、それぞれ図２、図３と同じである。ΔΣ変調回路ＭＯＤ３は、図４に示したシステムＳＹＳに搭載される。

ΔΣ変調器ＭＯＤ３１は、直列に接続された加算器１０１、積分器１２１、量子化器１８１と、遅延器２０１および加算器２２１を有している。入力信号Ｘは加算器１０１に入力される。出力信号Ｙ１は量子化器１８１から出力される。遅延器２０１は、出力信号Ｙ１を受け、その出力を加算器１０１にフィードバックする。加算器１０１は、入力信号Ｘおよび遅延器２０１の出力を受け、演算結果を積分器１２１に出力する。加算器２２１は、量子化器１８１の入力と出力の差を量子化ノイズＱ１として抽出し、ΔΣ変調器ＭＯＤ３２の加算器１０２に出力する。

ΔΣ変調器ＭＯＤ３２は、直列に接続された加算器１０２、積分器１２２、加算器２８２、量子化器１８２と、遅延器２０２、加算器２２２およびフィードバック回路３０２を有している。出力信号Ｙ２は量子化器１８２から出力される。遅延器２０２は、出力信号Ｙ２を受け、その出力を加算器１０２にフィードバックする。加算器１０２は、ΔΣ変調器ＭＯＤ３１からの量子化ノイズＱ１および遅延器２０２の出力を受け、演算結果を積分器１２２に出力する。加算器２８２は、積分器１２２の出力およびフィードバック回路３０２の出力Ｑ２’を受け、演算結果を量子化器１８２および加算器２２２に出力する。加算器２２２は、量子化器１８２の入力と出力の差を量子化ノイズＱ２として抽出する。フィードバック回路３０２は、遅延器３０２ａのみで形成されている。フィードバック回路３０２は、量子化ノイズＱ２からフィードバック信号Ｑ２’を生成し、加算器２８２に出力する。

ＭＡＳＨ方式では、前段の出力が後段の入力に接続され、最終段より前の変調器で発生する量子化誤差を相殺するように系が組まれる。このために、ΔΣ変調回路ＭＯＤ３は、出力信号Ｙ２を受ける微分器３４ａと、出力信号Ｙ１および微分器３４ａの出力を受け、演算結果を出力信号Ｙとして出力する加算器３６ａを有している。

図９に示したΔΣ変調回路ＭＯＤ３の信号伝達特性は、式（４）、（５）、（６）で表される。
Y₁(z)=(X(z)-Y₁(z)Z^-１)/(1-Z^-１)+Q₁ ‥‥（４）
Y₂(z)=(-Q₁-Y₂(z)Z^-１)/(1-Z^-１)-Q₂Z^-１+Q₂ ‥‥（５）
Y(z)=Y₁(z)+Y₂(z)(1-Z^-１) ‥‥（６）
ここで、式（４）は、ΔΣ変調器ＭＯＤ３１の信号伝達特性を示す。式（５）は、ΔΣ変調器ＭＯＤ３２の信号伝達特性を示す。式（６）は、微分器３４ａおよび加算器３６ａを含むΔΣ変調回路ＭＯＤ３の信号伝達特性を示す。

式（６）を解くことにより式（７）が得られる。
Y(z)=X(z)+Q₂(1-Z^-１)³ ‥‥（７）
図９に示したΔΣ変調回路ＭＯＤ３は、ＭＡＳＨ方式で各々の段数に１つの積分器、すなわち計２つの積分器を用いているにもかかわらず、３次のノイズシェーピング特性を有していることが式（７）からわかる。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。ＭＡＳＨ方式で一般的に３次のノイズシェーピング特性を実現する場合、もう１段の変調器をカスケード接続させる必要がある。このため、本発明のΔΣ変調回路を用いた場合、同じ３次のノイズシェーピング特性をより小さい回路規模で実現することができる。この結果、ΔΣ変調回路ＭＯＤ３が搭載される半導体チップＳＣのチップサイズをさらに小さくでき、システムＳＹＳのコストをさらに削減できる。

図１０は、本発明の第四の実施形態におけるΔΣ変調回路例を示している。図１および図９と同じ要素については、詳細な説明は省略する。ΔΣ変調回路ＭＯＤ４は、ＭＡＳＨ方式を採用して形成されており、カスケード接続された２つのΔΣ変調器ＭＯＤ４１、ＭＯＤ４２を有している。ΔΣ変調回路ＭＯＤ４の周波数特性と時間応答のシミュレーション波形は、それぞれ図２、図３と同じである。ΔΣ変調回路ＭＯＤ４は、図４に示したシステムＳＹＳに搭載される。

この例では、ΔΣ変調回路ＭＯＤ４は、図９に示したΔΣ変調器ＭＯＤ３１、ＭＯＤ３２を互いに入れ替えることで形成されている。すなわち、ΔΣ変調器ＭＯＤ４１は、ΔΣ変調器ＭＯＤ３２と同じ回路構成である。ΔΣ変調器ＭＯＤ４１のフィードバック回路３０１は、遅延器３０１ａのみで形成されている。ΔΣ変調器ＭＯＤ４２は、ΔΣ変調器ＭＯＤ３１から加算器２２１を削除した回路と同じである。さらに、ΔΣ変調回路ＭＯＤ４は、量子化誤差Ｑ１を相殺するために、出力信号Ｙ２を受ける直列に接続された微分器３４ａ、３４ｂと、出力信号Ｙ１および微分器３４ｂの出力を受け出力信号Ｙを出力する加算器３６ａを有している。

図１０に示したΔΣ変調回路ＭＯＤ４の信号伝達特性は、式（８）、（９）、（１０）で表される。
Y₁(z)=(X(z)-Y₁(z)Z^-１)/(1-Z^-１)-Q₁Z^-１+Q₁ ‥‥（８）
Y₂(z)=(-Q₁-Y₂(z)Z^-１)/(1-Z^-１)+Q₂ ‥‥（９）
Y(z)=Y₁(z)+Y₂(z)(1-Z^-１)² ‥‥（１０）
ここで、式（８）は、ΔΣ変調器ＭＯＤ４１の信号伝達特性を示す。式（９）は、ΔΣ変調器ＭＯＤ４２の信号伝達特性を示す。式（１０）は、微分器３４ａ、３４ｂおよび加算器３６ａを含むΔΣ変調回路ＭＯＤ４の信号伝達特性を示す。

式（１０）を解くことにより上述した式（７）が得られる。すなわち、図１０に示したΔΣ変調回路ＭＯＤ４は、ΔΣ変調回路ＭＯＤ３と同様に２つの積分器を用いて３次のシェーピング特性を実現する。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。

図１１は、本発明の第五の実施形態におけるΔΣ変調回路例を示している。図１および図９と同じ要素については、詳細な説明は省略する。ΔΣ変調回路ＭＯＤ５は、ＭＡＳＨ方式を採用して形成されており、カスケード接続された３つのΔΣ変調器ＭＯＤ５１、ＭＯＤ５２、ＭＯＤ５３を有している。ΔΣ変調回路ＭＯＤ５は、図４に示したシステムＳＹＳに搭載される。

ΔΣ変調器ＭＯＤ５１、ＭＯＤ５２は、図９に示したΔΣ変調器ＭＯＤ３１、ＭＯＤ３２と同じ回路構成である。ΔΣ変調器ＭＯＤ５３は、図１０のΔΣ変調器ＭＯＤ４２と同じである。さらに、ΔΣ変調回路ＭＯＤ５は、量子化誤差Ｑ１、Ｑ２を相殺するために、微分器３４ａ、３４ｂ、３４ｃ、３４ｄおよび加算器３６ａを有している。微分器３４ａは、出力信号Ｙ２を受ける。微分器３４ｂ、３４ｃ、３４ｄは、直列に接続され、微分器３４ｂで出力信号Ｙ３を受ける。加算器３６ａは、出力信号Ｙ１、微分器３４ａの出力および微分器３４ｄの出力を受け、演算結果を出力信号Ｙとして出力する。

図１１に示したΔΣ変調回路ＭＯＤ５の信号伝達特性は、式（１１）、（１２）、（１３）、（１４）で表される。
Y₁(z)=(X(z)-Y₁(z)Z^-１)/(1-Z^-１))+Q₁ ‥‥（１１）
Y₂(z)=(-Q₁-Y₂(z)Z^-１)/(1-Z^-１)-Q₂Z^-１+Q₂ ‥‥（１２）
Y₃(z)=(-Q₂-Y₃(z)Z^-１)/(1-Z^-１)+Q₃ ‥‥（１３）
Y(z)=Y₁(z)+Y₂(z)(1-Z^-１)+Y₃(z)(1-Z^-1)³ ‥‥（１４）
ここで、式（１１）、式（１２）、式（１３）は、それぞれ、ΔΣ変調器ＭＯＤ５１、ＭＯＤ５２、ＭＯＤ５３の信号伝達特性を示す。式（１４）は、微分器３４ａ〜３４ｄおよび加算器３６ａを含むΔΣ変調回路ＭＯＤ５の信号伝達特性を示す。

式（１４）を解くことにより式（１５）が得られる。
Y(z)=X(z)+Q₃(1-Z^-１)⁴ ‥‥（１５）
すなわち、図１１に示したΔΣ変調回路ＭＯＤ５は、２つの積分器を用いているにもかかわらず、４次のノイズシェーピング特性を有していることがわかる。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。

図１２は、本発明の第六の実施形態におけるΔΣ変調回路例を示している。図１および図９と同じ要素については、詳細な説明は省略する。ΔΣ変調回路ＭＯＤ６は、ＭＡＳＨ方式を採用して形成されており、カスケード接続された２つのΔΣ変調器ＭＯＤ４１（図１０と同じ回路構成）、ＭＯＤ３２（図９と同じ回路構成）を有している。ΔΣ変調回路ＭＯＤ６は、図４に示したシステムＳＹＳに搭載される。

ΔΣ変調回路ＭＯＤ６は、量子化誤差Ｑ１を相殺するために、出力信号Ｙ２を受ける直列に接続された微分器３４ａ、３４ｂと、出力信号Ｙ１および微分器３４ｂの出力を受け、演算結果を出力信号Ｙとして出力する加算器３６ａを有している。

図１２に示したΔΣ変調回路ＭＯＤ６の信号伝達特性は、上述した式（８）、（５）、（１０）で表される。式（８）、（５）は、ΔΣ変調器ＭＯＤ４１、ＭＯＤ３２の信号伝達特性をそれぞれ示す。式（１０）は、微分器３４ａ、３４ｂおよび加算器３６ａを含むΔΣ変調回路ＭＯＤ６の信号伝達特性を示す。

式（１０）に式（８）、（５）を代入して解くことにより式（１６）が得られる。Y(z)=X(z)+Q₂(1-Z^-１)⁴ ‥‥（１６）
すなわち、図１２に示したΔΣ変調回路ＭＯＤ６もΔΣ変調回路ＭＯＤ５と同様に、２つの積分器で４次のノイズシェーピング特性を実現することができる。以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、ΔΣ変調回路を送信回路ＴＣのシンセサイザＦＳＹＮ内に形成する例を述べたが、これは送信回路ＴＣに限定されることなく、受信回路に用いられてもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥加算器；１２‥積分器；１４‥加算器；１６‥積分器；１８‥量子化器；２０‥遅延器；２２‥加算器；２４‥フィードバック回路；２６‥フィードバック回路；２８‥加算器；３０‥フィードバック回路；３２‥加算器；３４ａ〜３４ｄ‥微分器；３６ａ‥加算器；ＡＮＴ‥アンテナ；ＦＳＹＮ‥シンセサイザ；ＬＰＦ‥ローパスフィルタ；ＭＯＤ１〜６‥ΔΣ変調回路；ＭＯＤ３１、ＭＯＤ３２、ＭＯＤ４１、ＭＯＤ４２、ＭＯＤ５１、ＭＯＤ５２、ＭＯＤ５３‥ΔΣ変調器；ＰＡ‥パワーアンプ；ＱＭ‥直交変調器；ＳＣ‥半導体チップ；ＳＹＳ‥システム；ＴＣ‥送信回路

特開２００２−３６８６２０号公報特開平７−１５２８１号公報特開２００６−１０１５３１号公報特開２００４−８０４３０号公報

Claims

直列に接続された第１積分器および第２積分器と、
前記第２積分器の出力に接続される量子化器と、
前記量子化器の出力から前記第１および第２積分器の入力へのフィードバック経路に配置された遅延器と、
前記量子化器の出力と入力との差分を生成する加算器と、
前記加算器の出力を前記第１および第２積分器のいずれかの出力に接続する遅延器を含むフィードバック回路と
を備えていることを特徴とするΔΣ変調回路。
前記加算器の出力は、前記第１積分器の出力に接続され、
前記フィードバック回路は、直列に接続された前記遅延器と微分器とを含むこと
を特徴とする請求項１に記載のΔΣ変調回路。
前記加算器の出力は、前記第２積分器の出力に接続され、
前記フィードバック回路は、前記遅延器のみを含むこと
を特徴とする請求項１に記載のΔΣ変調回路。
直列に接続された積分器および量子化器と、量子化器の出力から前記積分器の入力へのフィードバック経路に配置された遅延器とを含み、前段の量子化器の出力と入力との差分を次段の入力に出力する複数のΔΣ変調器と、
前記ΔΣ変調器の出力を加算する加算器と、
２段目以降の前記ΔΣ変調器の出力と前記加算器との間にそれぞれ配置された少なくとも１つの微分器と、
を備え、
前記ΔΣ変調器の少なくとも１つは、前記差分を自身の前記積分器の出力にフィードバックするための遅延器を含むフィードバック回路を
備えていることを特徴とするΔΣ変調回路。
前記フィードバック回路は、前記遅延器のみを含むこと
を特徴とする請求項４に記載のΔΣ変調回路。
請求項１ないし請求項５のいずれか１項記載のΔΣ変調回路を備えていることを特徴とするシステム。