JPH10106300A - 可変データワード幅およびアレイ深さを処理する方法および装置 - Google Patents
可変データワード幅およびアレイ深さを処理する方法および装置Info
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- JPH10106300A JPH10106300A JP9166078A JP16607897A JPH10106300A JP H10106300 A JPH10106300 A JP H10106300A JP 9166078 A JP9166078 A JP 9166078A JP 16607897 A JP16607897 A JP 16607897A JP H10106300 A JPH10106300 A JP H10106300A
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- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 単一のコントローラを用いて、複数のメモリ
アレイをテストするアレイ組込み自己テストにおいて、
可変データワード幅およびアレイ深さを処理する方法お
よび装置を提供する。 【解決手段】 各メモリアレイ３０は、所定の行および
列アドレス深さとデータワード幅とを有している。各メ
モリアレイは、さらに、スキャン・レジスタ３１，３８
を有している。汎用長さのテスト・データワード５０を
発生し、各メモリアレイのスキャン・レジスタに送る。
汎用長さのテスト・データワードは、最大の行アドレス
深さ，最大の列アドレス深さ，および／または最大のデ
ータワード幅に依存する長さを有している。特定のメモ
リアレイの列アドレス深さ，行アドレス深さ，および／
またはデータワード幅を越えるテスト・データワードの
一部は、特定のメモリアレイのスキャン・レジスタの終
端からシフト・オフする。
アレイをテストするアレイ組込み自己テストにおいて、
可変データワード幅およびアレイ深さを処理する方法お
よび装置を提供する。 【解決手段】 各メモリアレイ３０は、所定の行および
列アドレス深さとデータワード幅とを有している。各メ
モリアレイは、さらに、スキャン・レジスタ３１，３８
を有している。汎用長さのテスト・データワード５０を
発生し、各メモリアレイのスキャン・レジスタに送る。
汎用長さのテスト・データワードは、最大の行アドレス
深さ，最大の列アドレス深さ，および／または最大のデ
ータワード幅に依存する長さを有している。特定のメモ
リアレイの列アドレス深さ，行アドレス深さ，および／
またはデータワード幅を越えるテスト・データワードの
一部は、特定のメモリアレイのスキャン・レジスタの終
端からシフト・オフする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、メモリ
アレイの組込み自己テストに関し、特に、単一のコント
ローラを用いる集積回路内に埋込まれた複数のアレイの
ための組込み自己テストにおいて、特に、可変データワ
ード幅およびアレイ深さを処理する方法および装置に関
する。
アレイの組込み自己テストに関し、特に、単一のコント
ローラを用いる集積回路内に埋込まれた複数のアレイの
ための組込み自己テストにおいて、特に、可変データワ
ード幅およびアレイ深さを処理する方法および装置に関
する。
【０００２】
【従来の技術】集積回路の組込み自己テストは、集積回
路に少量のロジックを付加して、集積回路の自己テスト
を可能にすることによって実現される。このようなテス
トは、集積回路が、高速に，より安価に、従来の方法よ
りもより完全にテストされることを可能にする。
路に少量のロジックを付加して、集積回路の自己テスト
を可能にすることによって実現される。このようなテス
トは、集積回路が、高速に，より安価に、従来の方法よ
りもより完全にテストされることを可能にする。
【０００３】メモリアレイの組込み自己テスト（ＡＢＩ
ＳＴ）は、次のような場合に、アレイの自己テストを可
能にする。すなわち、アレイが、チップ上で他の回路に
取り囲まれて、チップの入力パッドおよび出力パッドか
ら、部分的にまたは全体として、アレイを直接にアクセ
スできない場合である。従来のＡＢＩＳＴ方式は、アク
セスの周辺に設けられたスキャン可能なラッチに依存し
ている。ラッチは、書込みデータ，読取りデータ，およ
び書込みデータと読取りデータのためのアドレスを保持
する。専用コントローラを用いて、書込みデータおよび
アドレス・データを送る。書込みデータおよびアドレス
・データは、それぞれ、アレイのデータワード幅および
アドレス深さについて調整される。
ＳＴ）は、次のような場合に、アレイの自己テストを可
能にする。すなわち、アレイが、チップ上で他の回路に
取り囲まれて、チップの入力パッドおよび出力パッドか
ら、部分的にまたは全体として、アレイを直接にアクセ
スできない場合である。従来のＡＢＩＳＴ方式は、アク
セスの周辺に設けられたスキャン可能なラッチに依存し
ている。ラッチは、書込みデータ，読取りデータ，およ
び書込みデータと読取りデータのためのアドレスを保持
する。専用コントローラを用いて、書込みデータおよび
アドレス・データを送る。書込みデータおよびアドレス
・データは、それぞれ、アレイのデータワード幅および
アドレス深さについて調整される。
【０００４】集積回路チップ密度が増大するにつれて、
より多くのメモリアレイが、単一のチップ内に埋込まれ
る。これらのメモリアレイは、可変のデータワード幅お
よびアドレス・サイズを有することができる。典型的
に、１つのコントローラが、各アレイに対して与えられ
る。スペースを節約するには、チップ上のすべてのメモ
リアレイをテストする単一のコントローラを用いること
が望ましい。しかし、従来のコントローラは、複数のメ
モリチップ上に典型的に存在する可変のデータワード幅
およびアレイ・サイズを処理することができない。
より多くのメモリアレイが、単一のチップ内に埋込まれ
る。これらのメモリアレイは、可変のデータワード幅お
よびアドレス・サイズを有することができる。典型的
に、１つのコントローラが、各アレイに対して与えられ
る。スペースを節約するには、チップ上のすべてのメモ
リアレイをテストする単一のコントローラを用いること
が望ましい。しかし、従来のコントローラは、複数のメ
モリチップ上に典型的に存在する可変のデータワード幅
およびアレイ・サイズを処理することができない。
【０００５】したがって、エレクトロニクス産業分野で
は、単一のコントローラを用いて、集積回路内に埋込ま
れた複数のアレイに対する組込み自己テストにおいて、
可変のデータワード幅およびアドレス深さを処理する装
置および方法が必要とされている。本発明は、これらの
必要性を扱うものである。
は、単一のコントローラを用いて、集積回路内に埋込ま
れた複数のアレイに対する組込み自己テストにおいて、
可変のデータワード幅およびアドレス深さを処理する装
置および方法が必要とされている。本発明は、これらの
必要性を扱うものである。
【０００６】
【発明が解決しようとする課題】前述した従来技術にお
ける制限を克服し、本願の明細書を読みかつ理解すると
明らかになるであろう他の制限を克服するためには、本
発明の目的は、単一のコントローラを用いて、複数のメ
モリアレイをテストするアレイ組込み自己テストシステ
ムにおいて、可変のデータワード幅およびアドレス深さ
を処理する方法および装置を開示することにある。
ける制限を克服し、本願の明細書を読みかつ理解すると
明らかになるであろう他の制限を克服するためには、本
発明の目的は、単一のコントローラを用いて、複数のメ
モリアレイをテストするアレイ組込み自己テストシステ
ムにおいて、可変のデータワード幅およびアドレス深さ
を処理する方法および装置を開示することにある。
【０００７】本発明の他の目的は、チップの各アレイに
送られる汎用長さのテスト・データワードを与えること
によって、前述の問題を解決することにある。
送られる汎用長さのテスト・データワードを与えること
によって、前述の問題を解決することにある。
【０００８】
【課題を解決するための手段】本発明の原理によれば、
各メモリアレイは、所定の行および列アドレス深さとデ
ータワード幅とを有している。各メモリアレイは、さら
に、スキャン・レジスタを有している。可変データワー
ド幅およびアレイ深さを処理するには、汎用長さのテス
ト・データワードを発生し、各メモリアレイのスキャン
・レジスタに送る。
各メモリアレイは、所定の行および列アドレス深さとデ
ータワード幅とを有している。各メモリアレイは、さら
に、スキャン・レジスタを有している。可変データワー
ド幅およびアレイ深さを処理するには、汎用長さのテス
ト・データワードを発生し、各メモリアレイのスキャン
・レジスタに送る。
【０００９】本発明の一態様によれば、テスト・データ
ワードは、アドレス・データ・ブロックを有し、このブ
ロックは、メモリアレイの最大の行アドレス深さおよび
最大の列アドレス深さに依存する長さを有している。
ワードは、アドレス・データ・ブロックを有し、このブ
ロックは、メモリアレイの最大の行アドレス深さおよび
最大の列アドレス深さに依存する長さを有している。
【００１０】本発明の他の態様によれば、一実施例で
は、各スキャン・レジスタは、アドレス・レジスタを有
し、最大の行アドレス深さよりも小さい行アドレス深
さ、または最大の列アドレス深さよりも小さい列アドレ
ス深さを有する各メモリアレイにおいて、アドレス・レ
ジスタにダミーラッチを付加する。他の実施例では、ア
ドレス・データ・ブロックは、行アドレス・データ・ブ
ロックおよび列アドレス・データ・ブロックを有し、ス
キャン・レジスタは、行アドレス・レジスタおよび列ア
ドレス・レジスタを有している。行アドレス・データ・
ブロックは、第１のラインに沿って、前記行アドレス・
レジスタに送られ、列アドレス・データ・ブロックは、
第２のラインに沿って、列アドレス・レジスタに送られ
る。
は、各スキャン・レジスタは、アドレス・レジスタを有
し、最大の行アドレス深さよりも小さい行アドレス深
さ、または最大の列アドレス深さよりも小さい列アドレ
ス深さを有する各メモリアレイにおいて、アドレス・レ
ジスタにダミーラッチを付加する。他の実施例では、ア
ドレス・データ・ブロックは、行アドレス・データ・ブ
ロックおよび列アドレス・データ・ブロックを有し、ス
キャン・レジスタは、行アドレス・レジスタおよび列ア
ドレス・レジスタを有している。行アドレス・データ・
ブロックは、第１のラインに沿って、前記行アドレス・
レジスタに送られ、列アドレス・データ・ブロックは、
第２のラインに沿って、列アドレス・レジスタに送られ
る。
【００１１】本発明のさらに他の態様によれば、テスト
・データは、メモリアレイの最大データワード幅に依存
する長さを有する書込みデータ・ブロックを含んでい
る。各メモリアレイのスキャン・レジスタは、終端を有
する書込みレジスタを有し、テスト・データワードが各
メモリアレイに送られるときに、最大のデータワード幅
よりも小さいデータワード幅を有する各メモリアレイに
おいて、書込みレジスタの終端から、書込みデータ・ブ
ロックの一部をシフト・オフする。
・データは、メモリアレイの最大データワード幅に依存
する長さを有する書込みデータ・ブロックを含んでい
る。各メモリアレイのスキャン・レジスタは、終端を有
する書込みレジスタを有し、テスト・データワードが各
メモリアレイに送られるときに、最大のデータワード幅
よりも小さいデータワード幅を有する各メモリアレイに
おいて、書込みレジスタの終端から、書込みデータ・ブ
ロックの一部をシフト・オフする。
【００１２】本発明の他の態様によれば、各メモリアレ
イは、さらに、読取りデータを保持する読取りラッチを
有している。読取りデータは、ラッチからスキャンさ
れ、既知のデータが付加される。
イは、さらに、読取りデータを保持する読取りラッチを
有している。読取りデータは、ラッチからスキャンさ
れ、既知のデータが付加される。
【００１３】これらの利点および他の利点と、本発明を
特徴づける新規性の特徴とは、特許請求の範囲に詳細に
指摘されている。しかし、本発明，その利点，その使用
に得られる目的をさらに理解するには、本発明の装置の
特定の実施例を説明する図面および発明の実施の形態を
参照すべきである。
特徴づける新規性の特徴とは、特許請求の範囲に詳細に
指摘されている。しかし、本発明，その利点，その使用
に得られる目的をさらに理解するには、本発明の装置の
特定の実施例を説明する図面および発明の実施の形態を
参照すべきである。
【００１４】
【発明の実施の形態】以下に説明する実施例において
は、図面を参照するが、図面には、本発明が実施される
特定の実施例が説明のために示されている。本発明の範
囲から離れることなく、構造的変形として他の実施例を
用いることができることを理解すべきである。
は、図面を参照するが、図面には、本発明が実施される
特定の実施例が説明のために示されている。本発明の範
囲から離れることなく、構造的変形として他の実施例を
用いることができることを理解すべきである。
【００１５】本発明は、汎用長さのテスト・データワー
ドを生成して、テスト・データワードをチップの各アレ
イに送るアレイ組込み自己テスト・システムを提供す
る。
ドを生成して、テスト・データワードをチップの各アレ
イに送るアレイ組込み自己テスト・システムを提供す
る。
【００１６】図１は、本発明のアレイ組込み自己テスト
（ＡＢＩＳＴ）システムを、ブロック図で示す。これ
は、シリコンで作ることのできる半導体チップ１０上に
形成されるシステムの主要な機能的要素を示している。
チップ１０は、自己テスト・コントローラ２０とインタ
フェースする複数の埋込みアレイ３０を有している。各
メモリアレイ３０は、多数のブロックを有し、各ブロッ
クはセルのマトリックスを含んでいる。セルのアドレス
は、行アドレスおよび列アドレスによって識別される。
各ブロック内での同一セルは、集合的に、１ワードを形
成する。ワードの幅，すなわちデータワード幅は、アレ
イ内のブロックの数に相当する。アレイ・ブロック内の
行の数は、行アドレス深さと呼ばれ、アレイ・ブロック
内の列の数は、列アドレス深さと呼ばれる。さらに、各
メモリアレイは、ダイナミック・ランダムアクセス・メ
モリ（ＤＲＡＭ）またはスタティック・ランダムアクセ
ス・メモリ（ＳＲＡＭ）のいずれかとすることができ
る。
（ＡＢＩＳＴ）システムを、ブロック図で示す。これ
は、シリコンで作ることのできる半導体チップ１０上に
形成されるシステムの主要な機能的要素を示している。
チップ１０は、自己テスト・コントローラ２０とインタ
フェースする複数の埋込みアレイ３０を有している。各
メモリアレイ３０は、多数のブロックを有し、各ブロッ
クはセルのマトリックスを含んでいる。セルのアドレス
は、行アドレスおよび列アドレスによって識別される。
各ブロック内での同一セルは、集合的に、１ワードを形
成する。ワードの幅，すなわちデータワード幅は、アレ
イ内のブロックの数に相当する。アレイ・ブロック内の
行の数は、行アドレス深さと呼ばれ、アレイ・ブロック
内の列の数は、列アドレス深さと呼ばれる。さらに、各
メモリアレイは、ダイナミック・ランダムアクセス・メ
モリ（ＤＲＡＭ）またはスタティック・ランダムアクセ
ス・メモリ（ＳＲＡＭ）のいずれかとすることができ
る。
【００１７】コントローラ２０は、スキャン・レジスタ
３１を経て、アレイ３０とインタフェースする。各スキ
ャン・レジスタ３１は、一般に、読取り／書込み制御デ
ータ，アドレス・データ，書込みデータを保持する複数
のシフトレジスタ・ラッチを有している。コントローラ
２０は、テストデータ発生器２２を制御する。この発生
器は、書込みデータ，アドレス・データ，読取り／書込
み制御データを含むテスト・データワード５０を発生す
る。テスト・データワード５０は、複数のシフトレジス
タ・ラッチに保持することもでき、ライン７２を経て直
列にスキャン・アウトされ、並列の各アレイ３０のスキ
ャン・レジスタ３１によって、直列に受信される。
３１を経て、アレイ３０とインタフェースする。各スキ
ャン・レジスタ３１は、一般に、読取り／書込み制御デ
ータ，アドレス・データ，書込みデータを保持する複数
のシフトレジスタ・ラッチを有している。コントローラ
２０は、テストデータ発生器２２を制御する。この発生
器は、書込みデータ，アドレス・データ，読取り／書込
み制御データを含むテスト・データワード５０を発生す
る。テスト・データワード５０は、複数のシフトレジス
タ・ラッチに保持することもでき、ライン７２を経て直
列にスキャン・アウトされ、並列の各アレイ３０のスキ
ャン・レジスタ３１によって、直列に受信される。
【００１８】各アレイ３０は、読取り／書込み制御デー
タ，アドレス・データ，書込みデータを解釈するための
ロジック３５を有している。読取り／書込み制御データ
は、読取りまたは書込み動作が実行されるべきか否かを
制御する。読取り／書込み制御データが、書込み動作が
実行されるべきことを指示すると、スキャン・レジスタ
３１に保持された書込みデータが、アドレス・データに
よって識別されるアドレスに書込まれる。読取り／書込
み制御データが、読取り動作が実行されるべきことを指
示すると、識別されたアドレスに格納されているワード
が、第２のスキャン・レジスタ３８に並列に送られる。
スキャン・レジスタ３８は、次に、ライン７４を経てデ
ータ比較回路２８にスキャンすることができる。比較回
路では、読取りデータが、予測データと比較され、識別
されたワードをテストする。
タ，アドレス・データ，書込みデータを解釈するための
ロジック３５を有している。読取り／書込み制御データ
は、読取りまたは書込み動作が実行されるべきか否かを
制御する。読取り／書込み制御データが、書込み動作が
実行されるべきことを指示すると、スキャン・レジスタ
３１に保持された書込みデータが、アドレス・データに
よって識別されるアドレスに書込まれる。読取り／書込
み制御データが、読取り動作が実行されるべきことを指
示すると、識別されたアドレスに格納されているワード
が、第２のスキャン・レジスタ３８に並列に送られる。
スキャン・レジスタ３８は、次に、ライン７４を経てデ
ータ比較回路２８にスキャンすることができる。比較回
路では、読取りデータが、予測データと比較され、識別
されたワードをテストする。
【００１９】アレイ・ロジック３５は、アレイ３０のア
ドレス深さよりも深いアドレスを検出する回路３２をさ
らに有している。このような領域外アドレスが検出され
ると、アレイ・ロジックは、要求された動作を無視する
ことができ、これによりアレイ３０が不注意に書込まれ
ること、または識別されなかったアドレスから不注意に
読取られることを防止する。データ比較回路２８は、ま
た、領域外アドレスを検出するロジックを有し、領域外
の場合に、データ比較動作を無視できるようにする。
ドレス深さよりも深いアドレスを検出する回路３２をさ
らに有している。このような領域外アドレスが検出され
ると、アレイ・ロジックは、要求された動作を無視する
ことができ、これによりアレイ３０が不注意に書込まれ
ること、または識別されなかったアドレスから不注意に
読取られることを防止する。データ比較回路２８は、ま
た、領域外アドレスを検出するロジックを有し、領域外
の場合に、データ比較動作を無視できるようにする。
【００２０】図２において、コントローラ２０が、不合
格アドレス回路２４をさらに有することがわかる。この
回路２４は、データ比較誤りが発生するアドレス・レジ
スタを捕捉する１つ以上のレジスタを含んでいる。コン
トローラ２０は、また、合格／不合格回路２６を有して
いる。この回路は、特定のアレイ３０が組込み自己テス
トに合格したか否かを示すデータビットを保持する１つ
以上のラッチを含んでいる。周知のように、合格／不合
格ビット・レジスタおよび不合格アドレス・レジスタ
は、診断に対してスキャン・アウトできる。
格アドレス回路２４をさらに有することがわかる。この
回路２４は、データ比較誤りが発生するアドレス・レジ
スタを捕捉する１つ以上のレジスタを含んでいる。コン
トローラ２０は、また、合格／不合格回路２６を有して
いる。この回路は、特定のアレイ３０が組込み自己テス
トに合格したか否かを示すデータビットを保持する１つ
以上のラッチを含んでいる。周知のように、合格／不合
格ビット・レジスタおよび不合格アドレス・レジスタ
は、診断に対してスキャン・アウトできる。
【００２１】図３および図４は、図１に示すテスト・デ
ータワード５０およびメモリアレイ３０を詳細に示すブ
ロック図である。簡略化するために、チップ１０は、以
下の２個だけのメモリアレイを有するものとして示して
いる。すなわち、メモリアレイ３０ａ，８×２アレイ
（８ワードを含み、各ワードは２ビットのデータワード
幅を有することを意味している）と、メモリアレイ３０
ｂ，１６×４アレイとである。アレイ・ブロック内のセ
ルのマトリックスは、多数の構成を有することができる
ことがわかる。図５に示す実施例では、アレイ３０ａ
は、２×４構成、したがって１ビットの行アドレス深さ
と２ビットの列アドレス深さとを有するブロック３６ａ
を備えている。アレイ３０ｂは、８×２構成、したがっ
て３ビットの行アドレス深さと１ビット列深さとを有す
るブロック３６ｂを備えるように示されている。最大行
アドレス深さ、すなわち、すべての他のアレイの行アド
レス深さ以上の行アドレス深さを有するアレイの行アド
レス深さは、３ビットである。最大列アドレス深さ、す
なわち、すべての他のアレイの列アドレス深さ以上の列
アドレス深さを有するアレイの列アドレス深さは、２ビ
ットである。
ータワード５０およびメモリアレイ３０を詳細に示すブ
ロック図である。簡略化するために、チップ１０は、以
下の２個だけのメモリアレイを有するものとして示して
いる。すなわち、メモリアレイ３０ａ，８×２アレイ
（８ワードを含み、各ワードは２ビットのデータワード
幅を有することを意味している）と、メモリアレイ３０
ｂ，１６×４アレイとである。アレイ・ブロック内のセ
ルのマトリックスは、多数の構成を有することができる
ことがわかる。図５に示す実施例では、アレイ３０ａ
は、２×４構成、したがって１ビットの行アドレス深さ
と２ビットの列アドレス深さとを有するブロック３６ａ
を備えている。アレイ３０ｂは、８×２構成、したがっ
て３ビットの行アドレス深さと１ビット列深さとを有す
るブロック３６ｂを備えるように示されている。最大行
アドレス深さ、すなわち、すべての他のアレイの行アド
レス深さ以上の行アドレス深さを有するアレイの行アド
レス深さは、３ビットである。最大列アドレス深さ、す
なわち、すべての他のアレイの列アドレス深さ以上の列
アドレス深さを有するアレイの列アドレス深さは、２ビ
ットである。
【００２２】さらに、この実施例では、最大データワー
ド幅、すなわち、すべての他のアレイのデータワード幅
以上のデータワード幅を有するアレイのデータワード幅
は、４ビットである。しかし、ここに説明するアレイの
数およびサイズは、例示であり、本発明はこれに限定さ
れるものではない。さらに多くのアレイを、集積回路に
設けることができ、アレイのサイズを、小さくあるいは
大きくすることができる。
ド幅、すなわち、すべての他のアレイのデータワード幅
以上のデータワード幅を有するアレイのデータワード幅
は、４ビットである。しかし、ここに説明するアレイの
数およびサイズは、例示であり、本発明はこれに限定さ
れるものではない。さらに多くのアレイを、集積回路に
設けることができ、アレイのサイズを、小さくあるいは
大きくすることができる。
【００２３】テスト・データワード５０は、書込みデー
タ・ブロック５２と、アドレス・データ・ブロック５４
と、読取り／書込みデータ・ブロック５６とを含んでい
る。本実施例では、アドレス・データ・ブロック５４
は、第１のバイナリ・アドレスＡ０および第２のバイナ
リ・アドレスＡ１を識別する複数のデータ・ビットを含
んでいる。読取り／書込みデータ・ブロック５６は、２
つのデータ・ビットを含んでいる。すなわち、第１のア
ドレスＡ０での実行動作を指示する第１のビットＲＷA0
と、第２のアドレスＡ１での実行動作を指示する第２の
ビットＲＷA1とである。アドレス・データ・ブロック５
４は、ただ１つのバイナリ・アドレスを保持でき、およ
び／または読取り／書込みデータ・ブロック５６は、た
だ１つの読取り／書込みビットを保持できることがわか
る。しかし、各テスト・データワード５０で、２つのア
ドレスおよび２つの読取り／書込みデータ・ビットをス
キャン・アウトすることは、テスト手順を最適にする。
その理由は、新しいテスト・データワード５０のスキャ
ン・インと同時に、アレイ３０から読取りデータをスキ
ャン・アウトできるからである。
タ・ブロック５２と、アドレス・データ・ブロック５４
と、読取り／書込みデータ・ブロック５６とを含んでい
る。本実施例では、アドレス・データ・ブロック５４
は、第１のバイナリ・アドレスＡ０および第２のバイナ
リ・アドレスＡ１を識別する複数のデータ・ビットを含
んでいる。読取り／書込みデータ・ブロック５６は、２
つのデータ・ビットを含んでいる。すなわち、第１のア
ドレスＡ０での実行動作を指示する第１のビットＲＷA0
と、第２のアドレスＡ１での実行動作を指示する第２の
ビットＲＷA1とである。アドレス・データ・ブロック５
４は、ただ１つのバイナリ・アドレスを保持でき、およ
び／または読取り／書込みデータ・ブロック５６は、た
だ１つの読取り／書込みビットを保持できることがわか
る。しかし、各テスト・データワード５０で、２つのア
ドレスおよび２つの読取り／書込みデータ・ビットをス
キャン・アウトすることは、テスト手順を最適にする。
その理由は、新しいテスト・データワード５０のスキャ
ン・インと同時に、アレイ３０から読取りデータをスキ
ャン・アウトできるからである。
【００２４】テスト・データワード５０は、チップ１０
上のいずれかのアレイ３０によってその利用を可能にす
る汎用長さを有している。例えば、本実施例では、テス
ト・データワード５０の長さは、最大の行および列アド
レス深さ、および最大のデータワード幅に依存する。
上のいずれかのアレイ３０によってその利用を可能にす
る汎用長さを有している。例えば、本実施例では、テス
ト・データワード５０の長さは、最大の行および列アド
レス深さ、および最大のデータワード幅に依存する。
【００２５】特に、読取り／書込みデータ・ブロック５
６の長さは、テスト・データワード５０で送られるアド
レスの数に依存する。２つのアドレスが送られる場合に
は、書込み／読取りデータ・ブロックは、２ビットを含
む。アドレス・データ・ブロック５４の長さは、最大行
アドレス深さおよび最大列アドレス深さに依存する。２
つのアドレスが送られる場合、アドレス・データ・ブロ
ック５４は、最大行アドレス深さおよび最大列アドレス
深さの和の２倍に等しい長さを有している。したがっ
て、本実施例では、読取り／書込みデータ・ブロック５
６は、２個のデータ・ビットを含み、アドレス・データ
・ブロック５４は、１０個のデータ・ビットを含む。５
個のデータ・ビットＡ０R2〜Ａ０R0およびＡ０C1〜Ａ０
C0は、第１のバイナリ・アドレスＡ０の行アドレスおよ
び列アドレスを表し、５個のデータ・ビットＡ１R2〜Ａ
１R0およびＡ１C1〜Ａ１C0は、第２のバイナリ・アドレ
スＡ１を表している。データ・ビットＡ０R2，Ａ１R2お
よびＡ０C1，Ａ１C1は、それぞれ、最上位行ビットおよ
び最上位列ビットであり、データ・ビットＡ０R0，Ａ１
R0およびＡ０C0，Ａ１C0は、それぞれ、最下位行ビット
および最下位列ビットである。
６の長さは、テスト・データワード５０で送られるアド
レスの数に依存する。２つのアドレスが送られる場合に
は、書込み／読取りデータ・ブロックは、２ビットを含
む。アドレス・データ・ブロック５４の長さは、最大行
アドレス深さおよび最大列アドレス深さに依存する。２
つのアドレスが送られる場合、アドレス・データ・ブロ
ック５４は、最大行アドレス深さおよび最大列アドレス
深さの和の２倍に等しい長さを有している。したがっ
て、本実施例では、読取り／書込みデータ・ブロック５
６は、２個のデータ・ビットを含み、アドレス・データ
・ブロック５４は、１０個のデータ・ビットを含む。５
個のデータ・ビットＡ０R2〜Ａ０R0およびＡ０C1〜Ａ０
C0は、第１のバイナリ・アドレスＡ０の行アドレスおよ
び列アドレスを表し、５個のデータ・ビットＡ１R2〜Ａ
１R0およびＡ１C1〜Ａ１C0は、第２のバイナリ・アドレ
スＡ１を表している。データ・ビットＡ０R2，Ａ１R2お
よびＡ０C1，Ａ１C1は、それぞれ、最上位行ビットおよ
び最上位列ビットであり、データ・ビットＡ０R0，Ａ１
R0およびＡ０C0，Ａ１C0は、それぞれ、最下位行ビット
および最下位列ビットである。
【００２６】書込みデータ・ブロック５２の長さは、最
大データワード幅に依存する。したがって、本実施例で
は、書込みデータ・ブロック５２は、４つの書込みデー
タ・ビットＷ0 〜Ｗ3 を含んでいる。テスト・データワ
ード５０は、書込みデータ・ブロック５２が最初にスキ
ャン・アウトされ、続いてアドレス・データ・ブロック
５４が、続いて読取り／書込みデータ・ブロック５６が
スキャン・アウトされるように、配列されている。
大データワード幅に依存する。したがって、本実施例で
は、書込みデータ・ブロック５２は、４つの書込みデー
タ・ビットＷ0 〜Ｗ3 を含んでいる。テスト・データワ
ード５０は、書込みデータ・ブロック５２が最初にスキ
ャン・アウトされ、続いてアドレス・データ・ブロック
５４が、続いて読取り／書込みデータ・ブロック５６が
スキャン・アウトされるように、配列されている。
【００２７】各スキャン・レジスタ３１ａ，３１ｂは、
アドレス・レジスタ６４ａ，６４ｂに直列にリンクされ
た読取り／書込み制御データ・レジスタ６６ａ，６６ｂ
を有している。アドレス・レジスタ６４ａ，６４ｂは、
書込みレジスタ６２ａ，６２ｂに直列にリンクされてい
る。読取り／書込み制御データ・レジスタ６６ａ，６６
ｂは、スキャン・レジスタ３１ａ，３１ｂの入力端部に
設けられ、書込みレジスタ６２ａ，６２ｂは、反対側の
端部に設けられている。各読取り／書込み制御データ・
レジスタ６６ａ，６６ｂは、読取り／書込みデータ・ブ
ロック５６のデータ・ビットを保持する２個のラッチ６
７ａ，６７ｂを有している。
アドレス・レジスタ６４ａ，６４ｂに直列にリンクされ
た読取り／書込み制御データ・レジスタ６６ａ，６６ｂ
を有している。アドレス・レジスタ６４ａ，６４ｂは、
書込みレジスタ６２ａ，６２ｂに直列にリンクされてい
る。読取り／書込み制御データ・レジスタ６６ａ，６６
ｂは、スキャン・レジスタ３１ａ，３１ｂの入力端部に
設けられ、書込みレジスタ６２ａ，６２ｂは、反対側の
端部に設けられている。各読取り／書込み制御データ・
レジスタ６６ａ，６６ｂは、読取り／書込みデータ・ブ
ロック５６のデータ・ビットを保持する２個のラッチ６
７ａ，６７ｂを有している。
【００２８】各アドレス・レジスタ６４ａ，６４ｂは、
アレイ３０ａとアレイ３０ｂのアドレスをそれぞれ識別
するのに必要なアドレス・データ・ビットを保持するア
ドレス・ラッチ６５ａ，６５ｂを有している。アレイ３
０ａのみが、ビットＡ０R0，Ａ１R0およびＡ０C0〜Ａ０
C1，Ａ１C0〜Ａ１C1を利用してそのアドレスのすべてを
識別する。したがって、６個のラッチ６５ａを有してい
る。アレイ３０ｂは、アドレス・ビットＡ０R0〜Ａ
０R2，Ａ１R0〜Ａ１R2およびＡ０CO，Ａ１C0を使用し、
したがって８個のラッチ６５ｂを有している。したがっ
て、アドレス・ラッチ６５ａ，６５ｂの数は、２個のア
ドレス３０ａと３０ｂとの間で異なる。というのは、ア
レイ３０ｂが、大きなアレイ・サイズを有するからであ
る。アドレス・レジスタ６４ａ，６４ｂの長さを等しく
して、アドレス・データ・ビットが、書込みラッチ・レ
ジスタ６２ａ，６２ｂへシフトすることを防止するため
には、ダミーラッチ６９ａ，６９ｂを、アドレス・レジ
スタ６４ａ，６４ｂに付加する。特に、アドレス・レジ
スタ６４ａは、ダミーラッチ６９ａが付加されて、ビッ
トＡ０R2，Ａ０R1，Ａ１R2，Ａ１R1を保持する。これら
ビットは、アレイ３０ａのアドレスを識別することが必
要とされないビットである。同様に、アドレス・レジス
タ６４ｂはダミーラッチ６９ｂが付加され、ビットＡ０
C1，Ａ１C1を保持する。
アレイ３０ａとアレイ３０ｂのアドレスをそれぞれ識別
するのに必要なアドレス・データ・ビットを保持するア
ドレス・ラッチ６５ａ，６５ｂを有している。アレイ３
０ａのみが、ビットＡ０R0，Ａ１R0およびＡ０C0〜Ａ０
C1，Ａ１C0〜Ａ１C1を利用してそのアドレスのすべてを
識別する。したがって、６個のラッチ６５ａを有してい
る。アレイ３０ｂは、アドレス・ビットＡ０R0〜Ａ
０R2，Ａ１R0〜Ａ１R2およびＡ０CO，Ａ１C0を使用し、
したがって８個のラッチ６５ｂを有している。したがっ
て、アドレス・ラッチ６５ａ，６５ｂの数は、２個のア
ドレス３０ａと３０ｂとの間で異なる。というのは、ア
レイ３０ｂが、大きなアレイ・サイズを有するからであ
る。アドレス・レジスタ６４ａ，６４ｂの長さを等しく
して、アドレス・データ・ビットが、書込みラッチ・レ
ジスタ６２ａ，６２ｂへシフトすることを防止するため
には、ダミーラッチ６９ａ，６９ｂを、アドレス・レジ
スタ６４ａ，６４ｂに付加する。特に、アドレス・レジ
スタ６４ａは、ダミーラッチ６９ａが付加されて、ビッ
トＡ０R2，Ａ０R1，Ａ１R2，Ａ１R1を保持する。これら
ビットは、アレイ３０ａのアドレスを識別することが必
要とされないビットである。同様に、アドレス・レジス
タ６４ｂはダミーラッチ６９ｂが付加され、ビットＡ０
C1，Ａ１C1を保持する。
【００２９】テスト・データワードの長さと、ダミーラ
ッチの数および位置とは、アレイの構成に従って変化す
ることがわかる。例えば、図１３の他の実施例に示され
るように、図５に示される２×８ブロックとは異なり、
アレイ３０ｂは、４×４のブロックよりなる構成を有す
ることができ、アレイ３０ａは、２×４のブロックより
なる構成のままとすることができる。この実施例では、
最大行アドレス深さは２ビットであり、最大列アドレス
深さは２ビットである。したがって、２つのアドレスを
送るには、テスト・データワードは、先の実施例におけ
る１０ビットとは対照的に、本実施例では、８ビットの
みよりなることが必要である。さらに、ダミーラッチの
位置および数は、先の実施例とは異なる。特に、アレイ
３０ｂは、ダミーラッチと必要とせず、アレイ３０ａ
は、２個のみのダミーラッチを必要とする。１個のダミ
ーラッチは、各アドレスにおいて、最上位行アドレス・
データ・ビットを保持する。
ッチの数および位置とは、アレイの構成に従って変化す
ることがわかる。例えば、図１３の他の実施例に示され
るように、図５に示される２×８ブロックとは異なり、
アレイ３０ｂは、４×４のブロックよりなる構成を有す
ることができ、アレイ３０ａは、２×４のブロックより
なる構成のままとすることができる。この実施例では、
最大行アドレス深さは２ビットであり、最大列アドレス
深さは２ビットである。したがって、２つのアドレスを
送るには、テスト・データワードは、先の実施例におけ
る１０ビットとは対照的に、本実施例では、８ビットの
みよりなることが必要である。さらに、ダミーラッチの
位置および数は、先の実施例とは異なる。特に、アレイ
３０ｂは、ダミーラッチと必要とせず、アレイ３０ａ
は、２個のみのダミーラッチを必要とする。１個のダミ
ーラッチは、各アドレスにおいて、最上位行アドレス・
データ・ビットを保持する。
【００３０】図３および図４に戻り、各書込みレジスタ
６２ａ，６２ｂは、アドレスに書込まれる書込みデータ
・ビットを保持する書込みラッチ６３ａ，６３ｂを有し
ている。アレイ３０ａは、テストのために２ビットのみ
の書込みデータを必要とする。というのは、書込みデー
タのデータワード幅が、２ビットだからである。したが
って、アレイ３０ａは、２個の書込みラッチ６３ａを有
している。同様に、アレイ３０ｂは、４ビットの書込み
データを必要とし、したがって４個の書込みラッチ６３
ｂを有している。したがって、書込みラッチ６３ａ，６
３ｂの数は、２個のアレイ３０ａと３０ｂとの間で異な
っている。というのは、アレイ３０ｂが、大きなデータ
ワード幅を有するからである。書込みレジスタ６２ａに
ダミーラッチを付加するこなしに、可変データワード幅
を処理するには、書込みラッチ６３ａ，６３ｂは、スキ
ャン・レジスタ３１ａ，３１ｂの終端にそれぞれ配置さ
れる。このような配置では、最大データワード幅よりも
小さいデータワード幅を有するアレイにおいて、書込み
データは、スキャン・レジスタの終端からフォール・オ
フ（ｆａｌｌ ｏｆｆ）する。例えば、テスト・データ
ワード５０が、スキャン・レジスタ３１ａにスキャンさ
れると、第１の２つのテスト・データワードＷ3 ，Ｗ2
は、スキャン・レジスタ３１ａの終端からフォール・オ
フする。書込みデータ・ビットＷ1 ，Ｗ0 は、スキャン
・レジスタ３１ａに留まり、アレイのテストに用いるた
めに書込みラッチ６３ａによって保持される。
６２ａ，６２ｂは、アドレスに書込まれる書込みデータ
・ビットを保持する書込みラッチ６３ａ，６３ｂを有し
ている。アレイ３０ａは、テストのために２ビットのみ
の書込みデータを必要とする。というのは、書込みデー
タのデータワード幅が、２ビットだからである。したが
って、アレイ３０ａは、２個の書込みラッチ６３ａを有
している。同様に、アレイ３０ｂは、４ビットの書込み
データを必要とし、したがって４個の書込みラッチ６３
ｂを有している。したがって、書込みラッチ６３ａ，６
３ｂの数は、２個のアレイ３０ａと３０ｂとの間で異な
っている。というのは、アレイ３０ｂが、大きなデータ
ワード幅を有するからである。書込みレジスタ６２ａに
ダミーラッチを付加するこなしに、可変データワード幅
を処理するには、書込みラッチ６３ａ，６３ｂは、スキ
ャン・レジスタ３１ａ，３１ｂの終端にそれぞれ配置さ
れる。このような配置では、最大データワード幅よりも
小さいデータワード幅を有するアレイにおいて、書込み
データは、スキャン・レジスタの終端からフォール・オ
フ（ｆａｌｌ ｏｆｆ）する。例えば、テスト・データ
ワード５０が、スキャン・レジスタ３１ａにスキャンさ
れると、第１の２つのテスト・データワードＷ3 ，Ｗ2
は、スキャン・レジスタ３１ａの終端からフォール・オ
フする。書込みデータ・ビットＷ1 ，Ｗ0 は、スキャン
・レジスタ３１ａに留まり、アレイのテストに用いるた
めに書込みラッチ６３ａによって保持される。
【００３１】各スキャン・レジスタ３１ａ，３１ｂにお
いて、アドレス・レジスタ６４ａ，６４ｂの位置が、読
取り／書込み制御データ・レジスタ６６ａ，６６ｂで交
換されるならば、テスト・データワード５０を、読取り
／書込みデータ・ブロック５６が、アドレス・データ・
ブロック５４の前でスキャン・アウトされるように、配
列できることがわかる。さらに、スキャン・レジスタ３
１が適切に配列され、より小さいアレイの書込みラッチ
に、ダミー書込みラッチが付加されるならば、書込みデ
ータ・ブロック５２は、最初にスキャンされる必要はな
い。さらに、アドレス・データ・ブロック５４内のアド
レス・データ・ビットの説明した配置は、単なる例示で
あり、各アレイのスキャン・レジスタが適切に配線され
埋込まれる限り、変更できることがわかる。
いて、アドレス・レジスタ６４ａ，６４ｂの位置が、読
取り／書込み制御データ・レジスタ６６ａ，６６ｂで交
換されるならば、テスト・データワード５０を、読取り
／書込みデータ・ブロック５６が、アドレス・データ・
ブロック５４の前でスキャン・アウトされるように、配
列できることがわかる。さらに、スキャン・レジスタ３
１が適切に配列され、より小さいアレイの書込みラッチ
に、ダミー書込みラッチが付加されるならば、書込みデ
ータ・ブロック５２は、最初にスキャンされる必要はな
い。さらに、アドレス・データ・ブロック５４内のアド
レス・データ・ビットの説明した配置は、単なる例示で
あり、各アレイのスキャン・レジスタが適切に配線され
埋込まれる限り、変更できることがわかる。
【００３２】図６〜図８は、図１に示したテスト・デー
タワード５０およびメモリアレイ３０の他の構成を示す
ブロック図である。テスト・データワード５０は、３つ
のデータワード５０ａ，５０ｂ，５０ｃに分割される。
データワード５０ａは、書込みデータ・ブロック５２お
よび読取り／書込みデータ・ブロック５６を含んでい
る。アドレス・データ・ブロック５４は、列アドレス・
データ・ブロック５４′と行アドレス・データ・ブロッ
ク５４″とに分割される。テスト・データワード５０ｂ
は列アドレス・データ・ブロック５４′を保持し、テス
ト・データワード５０ｃは、列アドレス・データ・ブロ
ック５４″を保持する。テスト・データワード５０ａ
は、第１のライン７２ａ上にスキャン・アウトされ、デ
ータワード５０ｂは、第２のライン７２ｂ上にスキャン
・アウトされ、データワード５０ｃは、第３のライン７
２ｃに沿ってスキャン・アウトされる。テスト・データ
ワード５０ａは、次のように配列される。すなわち、書
込みデータ・ブロック５２が最初にスキャン・アウトさ
れ、続いて読取り／書込みブロック５６がスキャン・ア
ウトされる。テスト・データワード５０ａ，５０ｂ，５
０ｃを、並列にスキャン・アウトすることができ、これ
によりアレイ３０にテスト・データワード５０を送るこ
とが要求されるスキャン・シフトの数を小さくする。例
えば、１本のライン上でテスト・データワード５０をス
キャン・アウトするためには、１６回のスキャン・シフ
トが要求される。しかし、この実施例では、６回のみの
スキャン・シフトが必要とされる。したがって、複数の
スキャン・アウト・ラインは、典型的に、ＡＢＩＳＴテ
ストを、高速で実行することを可能にする。
タワード５０およびメモリアレイ３０の他の構成を示す
ブロック図である。テスト・データワード５０は、３つ
のデータワード５０ａ，５０ｂ，５０ｃに分割される。
データワード５０ａは、書込みデータ・ブロック５２お
よび読取り／書込みデータ・ブロック５６を含んでい
る。アドレス・データ・ブロック５４は、列アドレス・
データ・ブロック５４′と行アドレス・データ・ブロッ
ク５４″とに分割される。テスト・データワード５０ｂ
は列アドレス・データ・ブロック５４′を保持し、テス
ト・データワード５０ｃは、列アドレス・データ・ブロ
ック５４″を保持する。テスト・データワード５０ａ
は、第１のライン７２ａ上にスキャン・アウトされ、デ
ータワード５０ｂは、第２のライン７２ｂ上にスキャン
・アウトされ、データワード５０ｃは、第３のライン７
２ｃに沿ってスキャン・アウトされる。テスト・データ
ワード５０ａは、次のように配列される。すなわち、書
込みデータ・ブロック５２が最初にスキャン・アウトさ
れ、続いて読取り／書込みブロック５６がスキャン・ア
ウトされる。テスト・データワード５０ａ，５０ｂ，５
０ｃを、並列にスキャン・アウトすることができ、これ
によりアレイ３０にテスト・データワード５０を送るこ
とが要求されるスキャン・シフトの数を小さくする。例
えば、１本のライン上でテスト・データワード５０をス
キャン・アウトするためには、１６回のスキャン・シフ
トが要求される。しかし、この実施例では、６回のみの
スキャン・シフトが必要とされる。したがって、複数の
スキャン・アウト・ラインは、典型的に、ＡＢＩＳＴテ
ストを、高速で実行することを可能にする。
【００３３】ライン７２ａ〜７２ｃを受け入れるため
に、各スキャン・レジスタ３１ａ，３１ｂは、３個のレ
ジスタに分割される。レジスタ３３ａ，３３ｂは、ライ
ン７２ａを受け入れ、読取り／書込みレジスタ６６ａ，
６６ｂを有している。これらレジスタは、続く書込みレ
ジスタ６２ａ，６２ｂに直列にリンクされている。スキ
ャン・レジスタ３４ａ，３４ｂは、列アドレス・レジス
タ６４ａ′，６４ｂ′を有し、ライン７２ｂを受け入れ
る。スキャン・レジスタ３５ａ，３５ｂは、行アドレス
・レジスタ６４ａ″，６４ｂ″を有し、ライン７２ｃを
受け入れる。
に、各スキャン・レジスタ３１ａ，３１ｂは、３個のレ
ジスタに分割される。レジスタ３３ａ，３３ｂは、ライ
ン７２ａを受け入れ、読取り／書込みレジスタ６６ａ，
６６ｂを有している。これらレジスタは、続く書込みレ
ジスタ６２ａ，６２ｂに直列にリンクされている。スキ
ャン・レジスタ３４ａ，３４ｂは、列アドレス・レジス
タ６４ａ′，６４ｂ′を有し、ライン７２ｂを受け入れ
る。スキャン・レジスタ３５ａ，３５ｂは、行アドレス
・レジスタ６４ａ″，６４ｂ″を有し、ライン７２ｃを
受け入れる。
【００３４】前の実施例と同様に、書込みレジスタ６２
ａは、２個のラッチ６３ａを有し、書込みレジスタ６２
ｂは、４個のラッチ６３ｂを有している。さらに、書込
みレジスタ６２ａ，６２ｂは、それぞれ、レジスタ３３
ａ，３３ｂの終端に配置される。アレイ３０ａでは、書
込みデータがレジスタ３３ａの終端からフォール・オフ
する。
ａは、２個のラッチ６３ａを有し、書込みレジスタ６２
ｂは、４個のラッチ６３ｂを有している。さらに、書込
みレジスタ６２ａ，６２ｂは、それぞれ、レジスタ３３
ａ，３３ｂの終端に配置される。アレイ３０ａでは、書
込みデータがレジスタ３３ａの終端からフォール・オフ
する。
【００３５】列アドレス・レジスタ６４ａ′，６４ｂ′
は、それぞれ、４個のアドレス・ラッチ６５ａと、２個
のアドレス・ラッチ６５ｂとを有している。行アドレス
・レジスタ６４ａ″，６４ｂ″は、それぞれ、２個のア
ドレス・ラッチ６５ａと、６個のアドレス・ラッチ６５
ｂとを有している。しかし、前の実施例とは異なり、ア
ドレス・レジスタ６４ａ′，６４ａ″および６４ｂ′，
６４ｂ″は、ダミーラッチが付加されない。その代わり
に、アドレス・データ・ビットは、アドレス・データ・
ブロック５４′，５４″内のビットが、最上位ビットか
ら開始して、交互のシーケンスでスキャン・アウトされ
るように配列される。列アドレス・データ・ブロック５
４′内で、第２のアドレスＡ１の最上位列アドレス・ビ
ットが、最初にスキャン・アウトされ、続いて第１のア
ドレスＡ０の最上位列アドレス・ビットがスキャン・ア
ウトされ、続いて第２のアドレスＡ１の次の最上位列ア
ドレス・ビットがスキャン・アウトされ、以下同様にス
キャン・アウトされる。行アドレス・データ・ブロック
５４″内で、第２のアドレスＡ１の最上位行アドレス・
ビットがスキャン・アウトされ、続いて第１のアドレス
Ａ０の最上位行アドレス・ビットがスキャン・アウトさ
れ、続いて第２のアドレスＡ１の次の最上位行アドレス
・ビットがスキャン・アウトされ、以下同様にスキャン
・アウトされる。
は、それぞれ、４個のアドレス・ラッチ６５ａと、２個
のアドレス・ラッチ６５ｂとを有している。行アドレス
・レジスタ６４ａ″，６４ｂ″は、それぞれ、２個のア
ドレス・ラッチ６５ａと、６個のアドレス・ラッチ６５
ｂとを有している。しかし、前の実施例とは異なり、ア
ドレス・レジスタ６４ａ′，６４ａ″および６４ｂ′，
６４ｂ″は、ダミーラッチが付加されない。その代わり
に、アドレス・データ・ビットは、アドレス・データ・
ブロック５４′，５４″内のビットが、最上位ビットか
ら開始して、交互のシーケンスでスキャン・アウトされ
るように配列される。列アドレス・データ・ブロック５
４′内で、第２のアドレスＡ１の最上位列アドレス・ビ
ットが、最初にスキャン・アウトされ、続いて第１のア
ドレスＡ０の最上位列アドレス・ビットがスキャン・ア
ウトされ、続いて第２のアドレスＡ１の次の最上位列ア
ドレス・ビットがスキャン・アウトされ、以下同様にス
キャン・アウトされる。行アドレス・データ・ブロック
５４″内で、第２のアドレスＡ１の最上位行アドレス・
ビットがスキャン・アウトされ、続いて第１のアドレス
Ａ０の最上位行アドレス・ビットがスキャン・アウトさ
れ、続いて第２のアドレスＡ１の次の最上位行アドレス
・ビットがスキャン・アウトされ、以下同様にスキャン
・アウトされる。
【００３６】例えば、本実施例では、列アドレス・デー
タ・ブロック５４′は、Ａ１C1，Ａ０C1，Ａ１C0，Ａ０
C0のようにスキャン・アウトするように配列される。よ
り小さいアレイにおいては、最上位ビットを最初に送る
ことによって、上位ビットは、アドレス・レジスタの終
端からフォール・オフし、およびアドレスを識別するこ
とが必要とされるアドレス・ビットのみが残る。例えば
列アドレス・レジスタ６４ｂ′では、ビットＡ０C0，Ａ
１C0はラッチ６５ａに保持され、ビットＡ０C1，Ａ１C1
はフォール・オフする。
タ・ブロック５４′は、Ａ１C1，Ａ０C1，Ａ１C0，Ａ０
C0のようにスキャン・アウトするように配列される。よ
り小さいアレイにおいては、最上位ビットを最初に送る
ことによって、上位ビットは、アドレス・レジスタの終
端からフォール・オフし、およびアドレスを識別するこ
とが必要とされるアドレス・ビットのみが残る。例えば
列アドレス・レジスタ６４ｂ′では、ビットＡ０C0，Ａ
１C0はラッチ６５ａに保持され、ビットＡ０C1，Ａ１C1
はフォール・オフする。
【００３７】複数のスキャン・アウト・ラインを用いる
他の実施例において、読取り／書込みデータ・ブロック
５６を、アドレス・データ・ブロック５４′または５
４″の後に、スキャン・アウトすることができる。さら
に、対応する書込みレジスタまたはアドレス・レジスタ
が、スキャン・レジスタ３１ａ，３１ｂ内に適切に配列
され、ダミーラッチが付加されるならば、読取り／書込
みデータ・ブロック５６を、書込みデータブロック５２
もしくはアドレス・データ・ブロック５４′または５
４″の前に、スキャン・アウトすることができる。さら
に、アドレス・レジスタにダミーラッチが付加されるな
らば、アドレス・データ・ブロック５４′および／また
は５４″内に、ビットをいかなる順序でも配列できるこ
とを理解すべきである。
他の実施例において、読取り／書込みデータ・ブロック
５６を、アドレス・データ・ブロック５４′または５
４″の後に、スキャン・アウトすることができる。さら
に、対応する書込みレジスタまたはアドレス・レジスタ
が、スキャン・レジスタ３１ａ，３１ｂ内に適切に配列
され、ダミーラッチが付加されるならば、読取り／書込
みデータ・ブロック５６を、書込みデータブロック５２
もしくはアドレス・データ・ブロック５４′または５
４″の前に、スキャン・アウトすることができる。さら
に、アドレス・レジスタにダミーラッチが付加されるな
らば、アドレス・データ・ブロック５４′および／また
は５４″内に、ビットをいかなる順序でも配列できるこ
とを理解すべきである。
【００３８】図９および図１０は、どのようにして読取
りデータを、スキャン・レジスタからスキャンでき、コ
ントローラ２０にスキャンできるかを示す。各アレイ３
０は、複数の読取りラッチ（その数は、アレイのデータ
ワード幅に相当する）を有するスキャン・レジスタ３８
を有している。読取りコマンドが、読取り／書込み制御
データによって指示されると、アレイ・ロジック３５
は、識別されたアレイから読取りデータを並列にアップ
ロードして、ライン９３を経てレジスタ３８をスキャン
する。
りデータを、スキャン・レジスタからスキャンでき、コ
ントローラ２０にスキャンできるかを示す。各アレイ３
０は、複数の読取りラッチ（その数は、アレイのデータ
ワード幅に相当する）を有するスキャン・レジスタ３８
を有している。読取りコマンドが、読取り／書込み制御
データによって指示されると、アレイ・ロジック３５
は、識別されたアレイから読取りデータを並列にアップ
ロードして、ライン９３を経てレジスタ３８をスキャン
する。
【００３９】次に、スキャン・レジスタ３８を、テスト
・データワード５０のスキャン・アウトと同時に、ライ
ン７４に沿って、コントローラ２０にスキャンすること
ができる。テスト・データワード５０においてスキャン
するのに必要なスキャン・シフトの数は、典型的に、ス
キャン・レジスタ３８の読取りラッチをスキャン・アウ
トするのに必要なスキャン・シフトの数よりも大きいこ
とを理解すべきである。例えば、アレイ３０ａは、スキ
ャン・レジスタ３８をスキャン・アウトするのに２回の
スキャン・シフトを必要とする。しかし、テスト・デー
タワード５０が１本のラインに沿ってスキャン・アウト
される場合には、１６回のスキャン・シフトが必要とさ
れる。
・データワード５０のスキャン・アウトと同時に、ライ
ン７４に沿って、コントローラ２０にスキャンすること
ができる。テスト・データワード５０においてスキャン
するのに必要なスキャン・シフトの数は、典型的に、ス
キャン・レジスタ３８の読取りラッチをスキャン・アウ
トするのに必要なスキャン・シフトの数よりも大きいこ
とを理解すべきである。例えば、アレイ３０ａは、スキ
ャン・レジスタ３８をスキャン・アウトするのに２回の
スキャン・シフトを必要とする。しかし、テスト・デー
タワード５０が１本のラインに沿ってスキャン・アウト
される場合には、１６回のスキャン・シフトが必要とさ
れる。
【００４０】余分のスキャン・シフトを考慮するには、
コントローラ２０にスキャンされるデータ・パスを、既
知のデータで埋込むことができる。埋込みデータは、図
９に示すように、フィードバック・ループ９７を用いる
ことによって、与えることができる。フィードバック・
ループ９７は、ライン７４に沿ってスキャン・アウトさ
れた各読取りデータ・ビットを、レジスタ３８の第１の
読取りラッチに戻して入力する。
コントローラ２０にスキャンされるデータ・パスを、既
知のデータで埋込むことができる。埋込みデータは、図
９に示すように、フィードバック・ループ９７を用いる
ことによって、与えることができる。フィードバック・
ループ９７は、ライン７４に沿ってスキャン・アウトさ
れた各読取りデータ・ビットを、レジスタ３８の第１の
読取りラッチに戻して入力する。
【００４１】図１０に示すような、埋込みデータを、２
つの入力ライン２４２，２４３と１つの出力ライン２３
６とを有するマルチプレクサ（ｍｕｘ）２４０を用い
て、交互に与えることができる。入力ライン２４２を０
に接続し、入力ライン２４３を１に接続することができ
る。アレイ３０からの制御信号２４１は、マルチプレク
サ２４０の出力信号２３６を制御する。出力信号２３６
は、読取りラッチ３８に直列にスキャンされ、したがっ
て読取りデータに既知のデータを埋め込む。０および１
の両方の使用は、完全な不合格テストの能力を可能にす
る。すなわち、読取りラッチが適切に変位することを保
証する。
つの入力ライン２４２，２４３と１つの出力ライン２３
６とを有するマルチプレクサ（ｍｕｘ）２４０を用い
て、交互に与えることができる。入力ライン２４２を０
に接続し、入力ライン２４３を１に接続することができ
る。アレイ３０からの制御信号２４１は、マルチプレク
サ２４０の出力信号２３６を制御する。出力信号２３６
は、読取りラッチ３８に直列にスキャンされ、したがっ
て読取りデータに既知のデータを埋め込む。０および１
の両方の使用は、完全な不合格テストの能力を可能にす
る。すなわち、読取りラッチが適切に変位することを保
証する。
【００４２】図１１および図１２を参照して、本発明
を、１つのテスト・サイクルの動作を説明することによ
って、さらに説明する。コントローラ２０は、最初に、
ブロック９８に示すように、テスト・データワード５０
を発生する。次に、テスト・データワード５０を、ブロ
ック１０２に示すように、各アレイの書込みラッチ，ア
ドレス・ラッチ，読取り／書込みラッチに直列にスキャ
ン・アウトする。これと同時に、ブロック１１４で読取
りデータ・ラッチに前にロードされた読取りデータを、
ブロック１２０に示すように、コントローラにスキャン
することができる。
を、１つのテスト・サイクルの動作を説明することによ
って、さらに説明する。コントローラ２０は、最初に、
ブロック９８に示すように、テスト・データワード５０
を発生する。次に、テスト・データワード５０を、ブロ
ック１０２に示すように、各アレイの書込みラッチ，ア
ドレス・ラッチ，読取り／書込みラッチに直列にスキャ
ン・アウトする。これと同時に、ブロック１１４で読取
りデータ・ラッチに前にロードされた読取りデータを、
ブロック１２０に示すように、コントローラにスキャン
することができる。
【００４３】ブロック１０４で、テスト・データワード
５０をコントローラ２０からスキャンし、読取りラッチ
をコントローラ２０へスキャンした後に、アレイをコン
トローラ２０によってイネーブルする。ブロック１０６
で、コントローラ２０は、第１のクロック・パルスを供
給する。ブロック１０８に示すように、各アレイは、現
在のクロック・パルスに対して、読取り／書込み制御デ
ータ・ブロック５６および対応するデータ・ブロック５
４を、ダウンロードする。
５０をコントローラ２０からスキャンし、読取りラッチ
をコントローラ２０へスキャンした後に、アレイをコン
トローラ２０によってイネーブルする。ブロック１０６
で、コントローラ２０は、第１のクロック・パルスを供
給する。ブロック１０８に示すように、各アレイは、現
在のクロック・パルスに対して、読取り／書込み制御デ
ータ・ブロック５６および対応するデータ・ブロック５
４を、ダウンロードする。
【００４４】アドレス・ブロック５４によって識別され
たアドレスが、アレイの最大アドレスよりも大きいなら
ば、検出回路３２は、読取り／書込み動作が、判断ブロ
ック１１０に示すように、アレイおよびシステムがブロ
ック１１８に進むことを実行することを阻止する。アド
レスが領域内であれば、判断ブロック１１０，１１２に
示すように、アレイは、要求された動作が読取り動作ま
たは書込み動作であるかを決定する。
たアドレスが、アレイの最大アドレスよりも大きいなら
ば、検出回路３２は、読取り／書込み動作が、判断ブロ
ック１１０に示すように、アレイおよびシステムがブロ
ック１１８に進むことを実行することを阻止する。アド
レスが領域内であれば、判断ブロック１１０，１１２に
示すように、アレイは、要求された動作が読取り動作ま
たは書込み動作であるかを決定する。
【００４５】読取り／書込みビットが読取り動作を示す
ならば、判断ブロック１１２，１１４に示すように、ア
レイは、特定のアドレスからの読取りデータを、その読
取りラッチにロードする。読取り／書込みビットが書込
み動作を示すならば、判断ブロック１１２，１１６に示
すように、アレイは、書込みデータを特定のアドレスに
書込む。
ならば、判断ブロック１１２，１１４に示すように、ア
レイは、特定のアドレスからの読取りデータを、その読
取りラッチにロードする。読取り／書込みビットが書込
み動作を示すならば、判断ブロック１１２，１１６に示
すように、アレイは、書込みデータを特定のアドレスに
書込む。
【００４６】読取りまたは書込み動作が実行された後、
動作は、判断ブロック１１８に進む。このブロックで
は、２つのクロック・パルスが供給されたか否かを決定
する。２つのクロック・パルスが発生していなければ、
動作は、ブロック１０６にループバックする。ブロック
１０６では、第２のクロック・パルスが供給される。２
つのクロック・パルスが供給されていると、アドレスは
ディスエーブルされ、動作はブロック９８にループバッ
クする。ブロック９８では、新しいテスト・データが発
生され、動作が繰り返される。
動作は、判断ブロック１１８に進む。このブロックで
は、２つのクロック・パルスが供給されたか否かを決定
する。２つのクロック・パルスが発生していなければ、
動作は、ブロック１０６にループバックする。ブロック
１０６では、第２のクロック・パルスが供給される。２
つのクロック・パルスが供給されていると、アドレスは
ディスエーブルされ、動作はブロック９８にループバッ
クする。ブロック９８では、新しいテスト・データが発
生され、動作が繰り返される。
【００４７】前述した実施例は、例示である。もちろ
ん、本発明の範囲または趣旨から離れることなく、前述
した実施例に対して、種々の変更および付加を行うこと
ができることがわかる。したがって、本発明の範囲は、
前述した特定の実施例に限定されるものではなく、特許
請求の範囲によってのみ定められるべきである。
ん、本発明の範囲または趣旨から離れることなく、前述
した実施例に対して、種々の変更および付加を行うこと
ができることがわかる。したがって、本発明の範囲は、
前述した特定の実施例に限定されるものではなく、特許
請求の範囲によってのみ定められるべきである。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）単一のコントローラを用いて、各々がスキャン・
レジスタを有する複数のメモリアレイをテストするアレ
イ組込み自己テストにおいて、可変データワード幅およ
びアレイ深さを処理する方法において、（ａ）前記コン
トローラを用いて、汎用長さのテスト・データワードを
発生するステップと、（ｂ）前記コントローラを用い
て、各メモリアレイの前記スキャン・レジスタに、前記
テスト・データワードを送るステップと、を含むことを
特徴とする方法。 （２）各メモリアレイは、所定の行アドレス深さおよび
列アドレス深さを有し、少なくとも１つのメモリアレイ
は、最大の列アレイ深さを有し、少なくとも１つのメモ
リアレイは、最大の行アドレス深さを有し、前記テスト
・データワードの長さは、前記最大の列アドレス深さお
よび前記最大の行アドレス深さに依存する、ことを特徴
とする上記（１）に記載の方法。 （３）前記テスト・データワードは、行アドレス・デー
タ・ブロックおよび列アドレス・データ・ブロックを有
し、前記各スキャン・レジスタは、行アドレス・レジス
タと列アドレス・レジスタとを有し、前記行アドレス・
レジスタおよび列アドレス・レジスタは、それぞれ、終
端を有し、前記ステップ（ｂ）は、前記最大の行アドレ
ス深さよりも小さい行アドレス深さを有する各メモリア
レイにおいて、前記行アドレス・レジスタの終端から、
前記行アドレス・データ・ブロックの一部をシフト・オ
フし、前記最大の列アドレス深さよりも小さい列アドレ
ス深さを有する各メモリアレイにおいて、前記列アドレ
ス・レジスタの終端から、前記列アドレス・データ・ブ
ロックの一部をシフト・オフするステップを含むことを
特徴とする上記（２）に記載の方法。 （４）前記テスト・データワードは、さらに、書込みデ
ータ・ブロックを有し、前記スキャン・レジスタは、さ
らに、書込みレジスタを有し、前記ステップ（ｂ）は、
前記書込みデータ・ブロックを、第１のラインに沿っ
て、前記書込みレジスタにスキャンし、前記行アドレス
・データ・ブロックを、第２のラインに沿って、前記行
アドレス・レジスタにスキャンし、前記列アドレス・ブ
ロックを、第３のラインに沿って、前記列アドレス・レ
ジスタにスキャンするステップを含むことを特徴とする
上記（３）に記載の方法。 （５）前記行アドレス・データ・ブロックおよび列アド
レス・データ・ブロックの各々は、最上位ビットを有
し、前記行アドレス・データ・ブロックを、前記最上位
の行アドレス・ビットを先頭にして、前記行アドレス・
レジスタに送り、前記列アドレス・データ・ブロック
を、前記最上位の列アドレス・ビットを先頭にして、前
記列アドレス・レジスタに送るステップを含むことを特
徴とする上記（３）に記載の方法。 （６）前記行アドレス・データ・ブロック内のデータ
と、前記列アドレス・データ・ブロック内のデータと
を、交互シーケンスで送ることを特徴とする上記（５）
に記載の方法。 （７）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大のデータワード幅に依存することを特徴とする上
記（１）に記載の方法。 （８）前記テスト・データワードは、書込みデータ・ブ
ロックを含み、各スキャン・レジスタは、終端を有する
書込みレジスタを備え、前記ステップ（ｂ）は、前記最
大のデータワード幅よりも小さいデータワード幅を有す
る各メモリアレイにおいて、前記終端から、前記書込み
データ・ブロックの一部をシフト・オフするステップ
を、さらに含むことを特徴とする上記（７）に記載の方
法。 （９）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大の行アドレス深さと、前記最大の列アドレス深さ
と、前記最大のデータワード幅とに依存することを特徴
とする上記（１）に記載の方法。 （１０）前記テスト・データワードは、アドレス・デー
タ・ブロックおよび書込みデータ・ブロックを有し、前
記各スキャン・レジスタは、アドレス・レジスタに直列
にリンクされた書込みレジスタを有し、前記ステップ
（ｂ）は、前記書込みデータ・ブロックおよび前記アド
レス・データ・ブロックを、単一の入力ラインに沿っ
て、前記スキャン・レジスタに直列にスキャンするステ
ップをさらに含むことを特徴とする上記（９）に記載の
方法。 （１１）前記スキャン・レジスタは終端を有し、前記直
列のスキャン・ステップは、前記最大のデータワード幅
よりも小さいデータワード幅を有する各メモリアレイの
前記スキャン・レジスタの終端から、前記書込みデータ
・ブロックの一部をシフト・オフするステップを含むこ
とを特徴とする上記（１０）に記載の方法。 （１２）各アドレス・レジスタは、長さを有し、さら
に、最大の行アドレス深さよりも小さい行アドレス深さ
を有する各メモリアレイにおいて、前記アドレス・レジ
スタにダミーラッチを付加し、最大の列アドレス深さよ
りも小さい列アドレス深さを有する各メモリアレイの前
記アドレス・レジスタにダミーラッチを付加するステッ
プを含み、前記ダミーラッチは、各メモリアレイに、等
しい長さのアドレス・レジスタを与え、前記アドレス・
データ・ブロックに、ダミーデータビットを付加し、前
記ダミーラッチを満たすステップを含むことを特徴とす
る上記（１０）に記載の方法。 （１３）各メモリアレイは、さらに、読取りデータを保
持できる読取りラッチを有し、前記読取りラッチから読
取りデータをスキャンするステップと、前記読取りデー
タに、既知のデータを付加するステップと、をさらに含
むことを特徴とする上記（１）に記載の方法。 （１４）前記付加ステップは、さらに、前記読取りラッ
チを経て、前記読取りデータの少なくとも一部を繰り返
すステップを含むことを特徴とする上記（１３）に記載
の方法。 （１５）前記テスト・データワードは、動作を実行する
アドレスを識別し、さらに、各メモリアレイについて、
前記識別されたアドレスが、メモリアレイのアドレス深
さを越えるか否かを判断するステップを含むことを特徴
とする上記（１）に記載の方法。 （１６）単一のコントローラを用いて、各々がスキャン
・レジスタを有する複数のメモリアレイをテストするア
レイ組込み自己テストにおいて、可変データワード幅お
よびアレイ深さを処理する装置であって、汎用長さのテ
スト・データワードを発生するテスト・データ発生器
と、各メモリアレイの前記スキャン・レジスタに、前記
テスト・データワードを送る手段と、を備えることを特
徴とする装置。 （１７）各メモリアレイは、所定の行アドレス深さおよ
び列アドレス深さを有し、少なくとも１つのメモリアレ
イは、最大の列アレイ深さを有し、少なくとも１つのメ
モリアレイは、最大の行アドレス深さを有し、前記テス
ト・データワードの長さは、前記最大の列アドレス深さ
および前記最大の行アドレス深さに依存する、ことを特
徴とする上記（１６）に記載の装置。 （１８）前記テスト・データワードは、行アドレス・デ
ータ・ブロックおよび列アドレス・データ・ブロックを
有し、前記各スキャン・レジスタは、行アドレス・レジ
スタと列アドレス・レジスタとを有し、前記行アドレス
・レジスタおよび列アドレス・レジスタは、それぞれ、
終端を有し、前記送る手段は、前記最大の行アドレス深
さよりも小さい行アドレス深さを有する各メモリアレイ
において、前記行アドレス・レジスタの終端から、前記
行アドレス・データ・ブロックの一部をシフト・オフ
し、前記最大の列アドレス深さよりも小さい列アドレス
深さを有する各メモリアレイにおいて、前記列アドレス
・レジスタの終端から、前記列アドレス・データ・ブロ
ックの一部をシフト・オフするシフト手段を有すること
を特徴とする上記（１７）に記載の装置。 （１９）前記テスト・データワードは、さらに、書込み
データ・ブロックを有し、前記スキャン・レジスタは、
さらに、書込みレジスタを有し、前記送る手段は、前記
書込みデータ・ブロックを、前記書込みレジスタに送る
第１のラインと、前記行アドレス・データ・ブロック
を、前記行アドレス・レジスタに送る第２のラインと、
前記列アドレス・ブロックを、前記列アドレス・レジス
タに送る第３のラインとを有することを特徴とする上記
（１８）に記載の装置。 （２０）前記行アドレス・データ・ブロックおよび列ア
ドレス・データ・ブロックの各々は、最上位ビットを有
し、前記行アドレス・データ・ブロックを、前記最上位
の行アドレス・ビットを先頭にして、前記行アドレス・
レジスタに送り、前記列アドレス・データ・ブロック
を、前記最上位の列アドレス・ビットを先頭にして、前
記列アドレス・レジスタに送ることを特徴とする上記
（１８）に記載の装置。 （２１）前記行アドレス・データ・ブロック内のデータ
と、前記列アドレス・データ・ブロック内のデータと
を、交互シーケンスで送ることを特徴とする上記（２
０）に記載の装置。 （２２）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大のデータワード幅に依存することを特徴とする上
記（１６）に記載の装置。 （２３）前記テスト・データワードは、書込みデータ・
ブロックを含み、各スキャン・レジスタは、終端を有す
る書込みレジスタを備え、前記送る手段は、前記最大の
データワード幅よりも小さいデータワード幅を有する各
メモリアレイにおいて、前記終端から、前記書込みデー
タ・ブロックの一部をシフト・オフするシフト手段を有
することを特徴とする上記（２２）に記載の装置。 （２４）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大の行アドレス深さと、前記最大の列アドレス深さ
と、前記最大のデータワード幅とに依存することを特徴
とする上記（１６）に記載の装置。 （２５）前記テスト・データワードは、アドレス・デー
タ・ブロックおよぴ書込みデータ・ブロックを有し、前
記各スキャン・レジスタは、アドレス・レジスタに直列
にリンクされた書込みレジスタを有し、前記送る手段
は、前記書込みデータ・ブロックおよび前記アドレス・
データ・ブロックを、前記スキャン・レジスタに送る単
一の入力ラインを有することを特徴とする上記（２４）
に記載の装置。 （２６）前記スキャン・レジスタは終端を有し、前記送
る手段は、前記最大のデータワード幅よりも小さいデー
タワード幅を有する各メモリアレイの前記スキャン・レ
ジスタの終端から、前記書込みデータ・ブロックの一部
をシフト・オフするシフト手段を有することを特徴とす
る上記（２５）に記載の装置。 （２７）各アドレス・レジスタは、長さを有し、最大の
行アドレス深さよりも小さい行アドレス深さを有する各
メモリアレイにおいて、前記アドレス・レジスタはダミ
ーラッチを有し、最大の列アドレス深さよりも小さい列
アドレス深さを有する各メモリアレイにおいて、前記ア
ドレス・レジスタにダミーラッチを有し、すべてのアド
レス・レジスタの長さが等しくなるようにし、前記アド
レス・データ・ブロックは、ダミーデータビットを有
し、前記ダミーラッチを満たすことを特徴とする上記
（２３）に記載の装置。 （２８）各メモリアレイは、さらに、読取りデータを保
持できる読取りラッチを有し、前記読取りラッチから読
取りデータをスキャンする手段と、前記読取りデータ
に、既知のデータを付加する手段と、をさらに備えるこ
とを特徴とする上記（１６）に記載の装置。 （２９）前記付加手段は、さらに、前記読取りラッチを
経て、前記読取りデータの少なくとも一部を繰り返すフ
ィードバック手段を有することを特徴とする上記（２
８）に記載の装置。 （３０）前記テスト・データワードは、動作を実行する
バイナリ・アドレスを有し、さらに装置、各メモリアレ
イについて、識別されたバイナリ・アドレスが、メモリ
アレイのアドレス深さを越えるか否かを判断する手段を
備えることを特徴とする上記（１６）に記載の装置。
の事項を開示する。 （１）単一のコントローラを用いて、各々がスキャン・
レジスタを有する複数のメモリアレイをテストするアレ
イ組込み自己テストにおいて、可変データワード幅およ
びアレイ深さを処理する方法において、（ａ）前記コン
トローラを用いて、汎用長さのテスト・データワードを
発生するステップと、（ｂ）前記コントローラを用い
て、各メモリアレイの前記スキャン・レジスタに、前記
テスト・データワードを送るステップと、を含むことを
特徴とする方法。 （２）各メモリアレイは、所定の行アドレス深さおよび
列アドレス深さを有し、少なくとも１つのメモリアレイ
は、最大の列アレイ深さを有し、少なくとも１つのメモ
リアレイは、最大の行アドレス深さを有し、前記テスト
・データワードの長さは、前記最大の列アドレス深さお
よび前記最大の行アドレス深さに依存する、ことを特徴
とする上記（１）に記載の方法。 （３）前記テスト・データワードは、行アドレス・デー
タ・ブロックおよび列アドレス・データ・ブロックを有
し、前記各スキャン・レジスタは、行アドレス・レジス
タと列アドレス・レジスタとを有し、前記行アドレス・
レジスタおよび列アドレス・レジスタは、それぞれ、終
端を有し、前記ステップ（ｂ）は、前記最大の行アドレ
ス深さよりも小さい行アドレス深さを有する各メモリア
レイにおいて、前記行アドレス・レジスタの終端から、
前記行アドレス・データ・ブロックの一部をシフト・オ
フし、前記最大の列アドレス深さよりも小さい列アドレ
ス深さを有する各メモリアレイにおいて、前記列アドレ
ス・レジスタの終端から、前記列アドレス・データ・ブ
ロックの一部をシフト・オフするステップを含むことを
特徴とする上記（２）に記載の方法。 （４）前記テスト・データワードは、さらに、書込みデ
ータ・ブロックを有し、前記スキャン・レジスタは、さ
らに、書込みレジスタを有し、前記ステップ（ｂ）は、
前記書込みデータ・ブロックを、第１のラインに沿っ
て、前記書込みレジスタにスキャンし、前記行アドレス
・データ・ブロックを、第２のラインに沿って、前記行
アドレス・レジスタにスキャンし、前記列アドレス・ブ
ロックを、第３のラインに沿って、前記列アドレス・レ
ジスタにスキャンするステップを含むことを特徴とする
上記（３）に記載の方法。 （５）前記行アドレス・データ・ブロックおよび列アド
レス・データ・ブロックの各々は、最上位ビットを有
し、前記行アドレス・データ・ブロックを、前記最上位
の行アドレス・ビットを先頭にして、前記行アドレス・
レジスタに送り、前記列アドレス・データ・ブロック
を、前記最上位の列アドレス・ビットを先頭にして、前
記列アドレス・レジスタに送るステップを含むことを特
徴とする上記（３）に記載の方法。 （６）前記行アドレス・データ・ブロック内のデータ
と、前記列アドレス・データ・ブロック内のデータと
を、交互シーケンスで送ることを特徴とする上記（５）
に記載の方法。 （７）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大のデータワード幅に依存することを特徴とする上
記（１）に記載の方法。 （８）前記テスト・データワードは、書込みデータ・ブ
ロックを含み、各スキャン・レジスタは、終端を有する
書込みレジスタを備え、前記ステップ（ｂ）は、前記最
大のデータワード幅よりも小さいデータワード幅を有す
る各メモリアレイにおいて、前記終端から、前記書込み
データ・ブロックの一部をシフト・オフするステップ
を、さらに含むことを特徴とする上記（７）に記載の方
法。 （９）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大の行アドレス深さと、前記最大の列アドレス深さ
と、前記最大のデータワード幅とに依存することを特徴
とする上記（１）に記載の方法。 （１０）前記テスト・データワードは、アドレス・デー
タ・ブロックおよび書込みデータ・ブロックを有し、前
記各スキャン・レジスタは、アドレス・レジスタに直列
にリンクされた書込みレジスタを有し、前記ステップ
（ｂ）は、前記書込みデータ・ブロックおよび前記アド
レス・データ・ブロックを、単一の入力ラインに沿っ
て、前記スキャン・レジスタに直列にスキャンするステ
ップをさらに含むことを特徴とする上記（９）に記載の
方法。 （１１）前記スキャン・レジスタは終端を有し、前記直
列のスキャン・ステップは、前記最大のデータワード幅
よりも小さいデータワード幅を有する各メモリアレイの
前記スキャン・レジスタの終端から、前記書込みデータ
・ブロックの一部をシフト・オフするステップを含むこ
とを特徴とする上記（１０）に記載の方法。 （１２）各アドレス・レジスタは、長さを有し、さら
に、最大の行アドレス深さよりも小さい行アドレス深さ
を有する各メモリアレイにおいて、前記アドレス・レジ
スタにダミーラッチを付加し、最大の列アドレス深さよ
りも小さい列アドレス深さを有する各メモリアレイの前
記アドレス・レジスタにダミーラッチを付加するステッ
プを含み、前記ダミーラッチは、各メモリアレイに、等
しい長さのアドレス・レジスタを与え、前記アドレス・
データ・ブロックに、ダミーデータビットを付加し、前
記ダミーラッチを満たすステップを含むことを特徴とす
る上記（１０）に記載の方法。 （１３）各メモリアレイは、さらに、読取りデータを保
持できる読取りラッチを有し、前記読取りラッチから読
取りデータをスキャンするステップと、前記読取りデー
タに、既知のデータを付加するステップと、をさらに含
むことを特徴とする上記（１）に記載の方法。 （１４）前記付加ステップは、さらに、前記読取りラッ
チを経て、前記読取りデータの少なくとも一部を繰り返
すステップを含むことを特徴とする上記（１３）に記載
の方法。 （１５）前記テスト・データワードは、動作を実行する
アドレスを識別し、さらに、各メモリアレイについて、
前記識別されたアドレスが、メモリアレイのアドレス深
さを越えるか否かを判断するステップを含むことを特徴
とする上記（１）に記載の方法。 （１６）単一のコントローラを用いて、各々がスキャン
・レジスタを有する複数のメモリアレイをテストするア
レイ組込み自己テストにおいて、可変データワード幅お
よびアレイ深さを処理する装置であって、汎用長さのテ
スト・データワードを発生するテスト・データ発生器
と、各メモリアレイの前記スキャン・レジスタに、前記
テスト・データワードを送る手段と、を備えることを特
徴とする装置。 （１７）各メモリアレイは、所定の行アドレス深さおよ
び列アドレス深さを有し、少なくとも１つのメモリアレ
イは、最大の列アレイ深さを有し、少なくとも１つのメ
モリアレイは、最大の行アドレス深さを有し、前記テス
ト・データワードの長さは、前記最大の列アドレス深さ
および前記最大の行アドレス深さに依存する、ことを特
徴とする上記（１６）に記載の装置。 （１８）前記テスト・データワードは、行アドレス・デ
ータ・ブロックおよび列アドレス・データ・ブロックを
有し、前記各スキャン・レジスタは、行アドレス・レジ
スタと列アドレス・レジスタとを有し、前記行アドレス
・レジスタおよび列アドレス・レジスタは、それぞれ、
終端を有し、前記送る手段は、前記最大の行アドレス深
さよりも小さい行アドレス深さを有する各メモリアレイ
において、前記行アドレス・レジスタの終端から、前記
行アドレス・データ・ブロックの一部をシフト・オフ
し、前記最大の列アドレス深さよりも小さい列アドレス
深さを有する各メモリアレイにおいて、前記列アドレス
・レジスタの終端から、前記列アドレス・データ・ブロ
ックの一部をシフト・オフするシフト手段を有すること
を特徴とする上記（１７）に記載の装置。 （１９）前記テスト・データワードは、さらに、書込み
データ・ブロックを有し、前記スキャン・レジスタは、
さらに、書込みレジスタを有し、前記送る手段は、前記
書込みデータ・ブロックを、前記書込みレジスタに送る
第１のラインと、前記行アドレス・データ・ブロック
を、前記行アドレス・レジスタに送る第２のラインと、
前記列アドレス・ブロックを、前記列アドレス・レジス
タに送る第３のラインとを有することを特徴とする上記
（１８）に記載の装置。 （２０）前記行アドレス・データ・ブロックおよび列ア
ドレス・データ・ブロックの各々は、最上位ビットを有
し、前記行アドレス・データ・ブロックを、前記最上位
の行アドレス・ビットを先頭にして、前記行アドレス・
レジスタに送り、前記列アドレス・データ・ブロック
を、前記最上位の列アドレス・ビットを先頭にして、前
記列アドレス・レジスタに送ることを特徴とする上記
（１８）に記載の装置。 （２１）前記行アドレス・データ・ブロック内のデータ
と、前記列アドレス・データ・ブロック内のデータと
を、交互シーケンスで送ることを特徴とする上記（２
０）に記載の装置。 （２２）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大のデータワード幅に依存することを特徴とする上
記（１６）に記載の装置。 （２３）前記テスト・データワードは、書込みデータ・
ブロックを含み、各スキャン・レジスタは、終端を有す
る書込みレジスタを備え、前記送る手段は、前記最大の
データワード幅よりも小さいデータワード幅を有する各
メモリアレイにおいて、前記終端から、前記書込みデー
タ・ブロックの一部をシフト・オフするシフト手段を有
することを特徴とする上記（２２）に記載の装置。 （２４）各メモリアレイは、所定のデータワード幅を有
し、少なくとも１つのメモリアレイは、最大のデータワ
ード幅を有し、前記テスト・データワードの長さは、前
記最大の行アドレス深さと、前記最大の列アドレス深さ
と、前記最大のデータワード幅とに依存することを特徴
とする上記（１６）に記載の装置。 （２５）前記テスト・データワードは、アドレス・デー
タ・ブロックおよぴ書込みデータ・ブロックを有し、前
記各スキャン・レジスタは、アドレス・レジスタに直列
にリンクされた書込みレジスタを有し、前記送る手段
は、前記書込みデータ・ブロックおよび前記アドレス・
データ・ブロックを、前記スキャン・レジスタに送る単
一の入力ラインを有することを特徴とする上記（２４）
に記載の装置。 （２６）前記スキャン・レジスタは終端を有し、前記送
る手段は、前記最大のデータワード幅よりも小さいデー
タワード幅を有する各メモリアレイの前記スキャン・レ
ジスタの終端から、前記書込みデータ・ブロックの一部
をシフト・オフするシフト手段を有することを特徴とす
る上記（２５）に記載の装置。 （２７）各アドレス・レジスタは、長さを有し、最大の
行アドレス深さよりも小さい行アドレス深さを有する各
メモリアレイにおいて、前記アドレス・レジスタはダミ
ーラッチを有し、最大の列アドレス深さよりも小さい列
アドレス深さを有する各メモリアレイにおいて、前記ア
ドレス・レジスタにダミーラッチを有し、すべてのアド
レス・レジスタの長さが等しくなるようにし、前記アド
レス・データ・ブロックは、ダミーデータビットを有
し、前記ダミーラッチを満たすことを特徴とする上記
（２３）に記載の装置。 （２８）各メモリアレイは、さらに、読取りデータを保
持できる読取りラッチを有し、前記読取りラッチから読
取りデータをスキャンする手段と、前記読取りデータ
に、既知のデータを付加する手段と、をさらに備えるこ
とを特徴とする上記（１６）に記載の装置。 （２９）前記付加手段は、さらに、前記読取りラッチを
経て、前記読取りデータの少なくとも一部を繰り返すフ
ィードバック手段を有することを特徴とする上記（２
８）に記載の装置。 （３０）前記テスト・データワードは、動作を実行する
バイナリ・アドレスを有し、さらに装置、各メモリアレ
イについて、識別されたバイナリ・アドレスが、メモリ
アレイのアドレス深さを越えるか否かを判断する手段を
備えることを特徴とする上記（１６）に記載の装置。
【図１】本発明の原理に基づくアレイ組込み自己テスト
・システムを示すブロック図である。
・システムを示すブロック図である。
【図２】図１のコントローラをさらに詳細に示すブロッ
ク図である。
ク図である。
【図３】図１のテスト・データワードおよびメモリアレ
イをさらに詳細に示すブロック図である。
イをさらに詳細に示すブロック図である。
【図４】図１のテスト・データワードおよびメモリアレ
イをさらに詳細に示すブロック図である。
イをさらに詳細に示すブロック図である。
【図５】図４に示したメモリアレイのメモリ・ブロック
を示す図である。
を示す図である。
【図６】図１のテスト・データワードおよびメモリアレ
イの他の実施例を示すブロック図である。
イの他の実施例を示すブロック図である。
【図７】図１のテスト・データワードおよびメモリアレ
イの他の実施例を示すブロック図である。
イの他の実施例を示すブロック図である。
【図８】図１のテスト・データワードおよびメモリアレ
イの他の実施例を示すブロック図である。
イの他の実施例を示すブロック図である。
【図９】図１に示されるメモリアレイの読取りラッチを
示すブロック図である。
示すブロック図である。
【図１０】図１に示されるメモリアレイの他の読取りラ
ッチを示すブロック図である。
ッチを示すブロック図である。
【図１１】図１のシステムの動作を説明するフロー図で
ある。
ある。
【図１２】図１のシステムの動作を説明するフロー図で
ある。
ある。
【図１３】図３および図４に示されたメモリアレイの他
のメモリ・ブロック構成を示すブロック図である。
のメモリ・ブロック構成を示すブロック図である。
１０ 半導体チップ ２０ 自己テスト・コントローラ ２２ テストデータ発生器 ２４ 不合格アドレス回路 ２６ 合格／不合格回路 ２８ データ比較回路 ３０ 埋込みアレイ ３１，３８ スキャン・レジスタ ３２ 検出回路 ３３ａ，３３ｂ，３４ａ，３４ｂ，３５ａ，３５ｂ レ
ジスタ ３５ ロジック ５０ テスト・データワード ５２ 書込みデータ・ブロック ５４ アドレス・データ・ブロック ５４′ 列アドレス・データ・ブロック ５４″ 行アドレス・データ・ブロック ５６ 読取り／書込みデータ・ブロック ６２ａ，６２ｂ 書込みレジスタ ６３ａ，６３ｂ 書込みラッチ ６４ａ，６４ｂ アドレス・レジスタ ６５ａ，６５ｂ アドレス・ラッチ ６６ａ，６６ｂ 読取り／書込み制御データ・レジスタ ６７ａ，６７ｂ ラッチ ６９ａ，６９ｂ ダミーラッチ ７２，７４ ライン ９７ フィードバック・ループ ２３６ 出力信号 ２４０ マルチプレクサ ２４２，２４３ ライン
ジスタ ３５ ロジック ５０ テスト・データワード ５２ 書込みデータ・ブロック ５４ アドレス・データ・ブロック ５４′ 列アドレス・データ・ブロック ５４″ 行アドレス・データ・ブロック ５６ 読取り／書込みデータ・ブロック ６２ａ，６２ｂ 書込みレジスタ ６３ａ，６３ｂ 書込みラッチ ６４ａ，６４ｂ アドレス・レジスタ ６５ａ，６５ｂ アドレス・ラッチ ６６ａ，６６ｂ 読取り／書込み制御データ・レジスタ ６７ａ，６７ｂ ラッチ ６９ａ，６９ｂ ダミーラッチ ７２，７４ ライン ９７ フィードバック・ループ ２３６ 出力信号 ２４０ マルチプレクサ ２４２，２４３ ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トッド・アラン・クリスタンセン アメリカ合衆国 55901 ミネソタ州 ロ チェスタートゥエンティサード ストリー ト エヌダブリュ 2410 (72)発明者 リーランド・レスリー・デイ アメリカ合衆国 55901 ミネソタ州 ロ チェスターサーティーンス アヴェニュー エヌダブリュ 4535 (72)発明者 ポウル・アレン・ガンフィールド アメリカ合衆国 55901 ミネソタ州 ロ チェスターフォーティフォース アヴェニ ュー エヌダブリュ 5920 (72)発明者 マラリ・ヴァディギリ アメリカ合衆国 11787 ニューヨーク州 スミスタウン アールティー 25エイ 44 エイピーティー 103 (72)発明者 ポウル・ワング アメリカ合衆国 55901 ミネソタ州 ロ チェスターフィフティーンス アヴェニュ ー エヌダブリュ 4515
Claims (30)
- 【請求項１】単一のコントローラを用いて、各々がスキ
ャン・レジスタを有する複数のメモリアレイをテストす
るアレイ組込み自己テストにおいて、可変データワード
幅およびアレイ深さを処理する方法において、（ａ）前
記コントローラを用いて、汎用長さのテスト・データワ
ードを発生するステップと、（ｂ）前記コントローラを
用いて、各メモリアレイの前記スキャン・レジスタに、
前記テスト・データワードを送るステップと、を含むこ
とを特徴とする方法。 - 【請求項２】各メモリアレイは、所定の行アドレス深さ
および列アドレス深さを有し、少なくとも１つのメモリ
アレイは、最大の列アレイ深さを有し、少なくとも１つ
のメモリアレイは、最大の行アドレス深さを有し、前記
テスト・データワードの長さは、前記最大の列アドレス
深さおよび前記最大の行アドレス深さに依存する、こと
を特徴とする請求項１記載の方法。 - 【請求項３】前記テスト・データワードは、行アドレス
・データ・ブロックおよび列アドレス・データ・ブロッ
クを有し、前記各スキャン・レジスタは、行アドレス・
レジスタと列アドレス・レジスタとを有し、前記行アド
レス・レジスタおよび列アドレス・レジスタは、それぞ
れ、終端を有し、前記ステップ（ｂ）は、前記最大の行
アドレス深さよりも小さい行アドレス深さを有する各メ
モリアレイにおいて、前記行アドレス・レジスタの終端
から、前記行アドレス・データ・ブロックの一部をシフ
ト・オフし、前記最大の列アドレス深さよりも小さい列
アドレス深さを有する各メモリアレイにおいて、前記列
アドレス・レジスタの終端から、前記列アドレス・デー
タ・ブロックの一部をシフト・オフするステップを含む
ことを特徴とする請求項２記載の方法。 - 【請求項４】前記テスト・データワードは、さらに、書
込みデータ・ブロックを有し、前記スキャン・レジスタ
は、さらに、書込みレジスタを有し、前記ステップ
（ｂ）は、前記書込みデータ・ブロックを、第１のライ
ンに沿って、前記書込みレジスタにスキャンし、前記行
アドレス・データ・ブロックを、第２のラインに沿っ
て、前記行アドレス・レジスタにスキャンし、前記列ア
ドレス・ブロックを、第３のラインに沿って、前記列ア
ドレス・レジスタにスキャンするステップを含むことを
特徴とする請求項３記載の方法。 - 【請求項５】前記行アドレス・データ・ブロックおよび
列アドレス・データ・ブロックの各々は、最上位ビット
を有し、前記行アドレス・データ・ブロックを、前記最
上位の行アドレス・ビットを先頭にして、前記行アドレ
ス・レジスタに送り、前記列アドレス・データ・ブロッ
クを、前記最上位の列アドレス・ビットを先頭にして、
前記列アドレス・レジスタに送るステップを含むことを
特徴とする請求項３記載の方法。 - 【請求項６】前記行アドレス・データ・ブロック内のデ
ータと、前記列アドレス・データ・ブロック内のデータ
とを、交互シーケンスで送ることを特徴とする請求項５
記載の方法。 - 【請求項７】各メモリアレイは、所定のデータワード幅
を有し、少なくとも１つのメモリアレイは、最大のデー
タワード幅を有し、前記テスト・データワードの長さ
は、前記最大のデータワード幅に依存することを特徴と
する請求項１記載の方法。 - 【請求項８】前記テスト・データワードは、書込みデー
タ・ブロックを含み、各スキャン・レジスタは、終端を
有する書込みレジスタを備え、前記ステップ（ｂ）は、
前記最大のデータワード幅よりも小さいデータワード幅
を有する各メモリアレイにおいて、前記終端から、前記
書込みデータ・ブロックの一部をシフト・オフするステ
ップを、さらに含むことを特徴とする請求項７記載の方
法。 - 【請求項９】各メモリアレイは、所定のデータワード幅
を有し、少なくとも１つのメモリアレイは、最大のデー
タワード幅を有し、前記テスト・データワードの長さ
は、前記最大の行アドレス深さと、前記最大の列アドレ
ス深さと、前記最大のデータワード幅とに依存すること
を特徴とする請求項１記載の方法。 - 【請求項１０】前記テスト・データワードは、アドレス
・データ・ブロックおよび書込みデータ・ブロックを有
し、前記各スキャン・レジスタは、アドレス・レジスタ
に直列にリンクされた書込みレジスタを有し、前記ステ
ップ（ｂ）は、前記書込みデータ・ブロックおよび前記
アドレス・データ・ブロックを、単一の入力ラインに沿
って、前記スキャン・レジスタに直列にスキャンするス
テップをさらに含むことを特徴とする請求項９記載の方
法。 - 【請求項１１】前記スキャン・レジスタは終端を有し、
前記直列のスキャン・ステップは、前記最大のデータワ
ード幅よりも小さいデータワード幅を有する各メモリア
レイの前記スキャン・レジスタの終端から、前記書込み
データ・ブロックの一部をシフト・オフするステップを
含むことを特徴とする請求項１０記載の方法。 - 【請求項１２】各アドレス・レジスタは、長さを有し、
さらに、 最大の行アドレス深さよりも小さい行アドレス深さを有
する各メモリアレイにおいて、前記アドレス・レジスタ
にダミーラッチを付加し、最大の列アドレス深さよりも
小さい列アドレス深さを有する各メモリアレイの前記ア
ドレス・レジスタにダミーラッチを付加するステップを
含み、前記ダミーラッチは、各メモリアレイに、等しい
長さのアドレス・レジスタを与え、 前記アドレス・データ・ブロックに、ダミーデータビッ
トを付加し、前記ダミーラッチを満たすステップを含む
ことを特徴とする請求項１０記載の方法。 - 【請求項１３】各メモリアレイは、さらに、読取りデー
タを保持できる読取りラッチを有し、 前記読取りラッチから読取りデータをスキャンするステ
ップと、 前記読取りデータに、既知のデータを付加するステップ
と、をさらに含むことを特徴とする請求項１記載の方
法。 - 【請求項１４】前記付加ステップは、さらに、前記読取
りラッチを経て、前記読取りデータの少なくとも一部を
繰り返すステップを含むことを特徴とする請求項１３記
載の方法。 - 【請求項１５】前記テスト・データワードは、動作を実
行するアドレスを識別し、さらに、各メモリアレイにつ
いて、前記識別されたアドレスが、メモリアレイのアド
レス深さを越えるか否かを判断するステップを含むこと
を特徴とする請求項１記載の方法。 - 【請求項１６】単一のコントローラを用いて、各々がス
キャン・レジスタを有する複数のメモリアレイをテスト
するアレイ組込み自己テストにおいて、可変データワー
ド幅およびアレイ深さを処理する装置であって、 汎用長さのテスト・データワードを発生するテスト・デ
ータ発生器と、 各メモリアレイの前記スキャン・レジスタに、前記テス
ト・データワードを送る手段と、を備えることを特徴と
する装置。 - 【請求項１７】各メモリアレイは、所定の行アドレス深
さおよび列アドレス深さを有し、少なくとも１つのメモ
リアレイは、最大の列アレイ深さを有し、少なくとも１
つのメモリアレイは、最大の行アドレス深さを有し、前
記テスト・データワードの長さは、前記最大の列アドレ
ス深さおよび前記最大の行アドレス深さに依存する、こ
とを特徴とする請求項１６記載の装置。 - 【請求項１８】前記テスト・データワードは、行アドレ
ス・データ・ブロックおよび列アドレス・データ・ブロ
ックを有し、前記各スキャン・レジスタは、行アドレス
・レジスタと列アドレス・レジスタとを有し、前記行ア
ドレス・レジスタおよび列アドレス・レジスタは、それ
ぞれ、終端を有し、前記送る手段は、前記最大の行アド
レス深さよりも小さい行アドレス深さを有する各メモリ
アレイにおいて、前記行アドレス・レジスタの終端か
ら、前記行アドレス・データ・ブロックの一部をシフト
・オフし、前記最大の列アドレス深さよりも小さい列ア
ドレス深さを有する各メモリアレイにおいて、前記列ア
ドレス・レジスタの終端から、前記列アドレス・データ
・ブロックの一部をシフト・オフするシフト手段を有す
ることを特徴とする請求項１７記載の装置。 - 【請求項１９】前記テスト・データワードは、さらに、
書込みデータ・ブロックを有し、前記スキャン・レジス
タは、さらに、書込みレジスタを有し、前記送る手段
は、前記書込みデータ・ブロックを、前記書込みレジス
タに送る第１のラインと、前記行アドレス・データ・ブ
ロックを、前記行アドレス・レジスタに送る第２のライ
ンと、前記列アドレス・ブロックを、前記列アドレス・
レジスタに送る第３のラインとを有することを特徴とす
る請求項１８記載の装置。 - 【請求項２０】前記行アドレス・データ・ブロックおよ
び列アドレス・データ・ブロックの各々は、最上位ビッ
トを有し、前記行アドレス・データ・ブロックを、前記
最上位の行アドレス・ビットを先頭にして、前記行アド
レス・レジスタに送り、前記列アドレス・データ・ブロ
ックを、前記最上位の列アドレス・ビットを先頭にし
て、前記列アドレス・レジスタに送ることを特徴とする
請求項１８記載の装置。 - 【請求項２１】前記行アドレス・データ・ブロック内の
データと、前記列アドレス・データ・ブロック内のデー
タとを、交互シーケンスで送ることを特徴とする請求項
２０記載の装置。 - 【請求項２２】各メモリアレイは、所定のデータワード
幅を有し、少なくとも１つのメモリアレイは、最大のデ
ータワード幅を有し、前記テスト・データワードの長さ
は、前記最大のデータワード幅に依存することを特徴と
する請求項１６記載の装置。 - 【請求項２３】前記テスト・データワードは、書込みデ
ータ・ブロックを含み、各スキャン・レジスタは、終端
を有する書込みレジスタを備え、前記送る手段は、前記
最大のデータワード幅よりも小さいデータワード幅を有
する各メモリアレイにおいて、前記終端から、前記書込
みデータ・ブロックの一部をシフト・オフするシフト手
段を有することを特徴とする請求項２２記載の装置。 - 【請求項２４】各メモリアレイは、所定のデータワード
幅を有し、少なくとも１つのメモリアレイは、最大のデ
ータワード幅を有し、前記テスト・データワードの長さ
は、前記最大の行アドレス深さと、前記最大の列アドレ
ス深さと、前記最大のデータワード幅とに依存すること
を特徴とする請求項１６記載の装置。 - 【請求項２５】前記テスト・データワードは、アドレス
・データ・ブロックおよぴ書込みデータ・ブロックを有
し、前記各スキャン・レジスタは、アドレス・レジスタ
に直列にリンクされた書込みレジスタを有し、前記送る
手段は、前記書込みデータ・ブロックおよび前記アドレ
ス・データ・ブロックを、前記スキャン・レジスタに送
る単一の入力ラインを有することを特徴とする請求項２
４記載の装置。 - 【請求項２６】前記スキャン・レジスタは終端を有し、
前記送る手段は、前記最大のデータワード幅よりも小さ
いデータワード幅を有する各メモリアレイの前記スキャ
ン・レジスタの終端から、前記書込みデータ・ブロック
の一部をシフト・オフするシフト手段を有することを特
徴とする請求項２５記載の装置。 - 【請求項２７】各アドレス・レジスタは、長さを有し、
最大の行アドレス深さよりも小さい行アドレス深さを有
する各メモリアレイにおいて、前記アドレス・レジスタ
はダミーラッチを有し、最大の列アドレス深さよりも小
さい列アドレス深さを有する各メモリアレイにおいて、
前記アドレス・レジスタにダミーラッチを有し、すべて
のアドレス・レジスタの長さが等しくなるようにし、前
記アドレス・データ・ブロックは、ダミーデータビット
を有し、前記ダミーラッチを満たすことを特徴とする請
求項２３記載の装置。 - 【請求項２８】各メモリアレイは、さらに、読取りデー
タを保持できる読取りラッチを有し、 前記読取りラッチから読取りデータをスキャンする手段
と、 前記読取りデータに、既知のデータを付加する手段と、
をさらに備えることを特徴とする請求項１６記載の装
置。 - 【請求項２９】前記付加手段は、さらに、前記読取りラ
ッチを経て、前記読取りデータの少なくとも一部を繰り
返すフィードバック手段を有することを特徴とする請求
項２８記載の装置。 - 【請求項３０】前記テスト・データワードは、動作を実
行するバイナリ・アドレスを有し、さらに装置、各メモ
リアレイについて、識別されたバイナリ・アドレスが、
メモリアレイのアドレス深さを越えるか否かを判断する
手段を備えることを特徴とする請求項１６記載の装置。
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| KR100239015B1 (ko) | 2000-01-15 |
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