JP6269228B2 - プログラマブルロジックコントローラのram検査方法及びプログラマブルロジックコントローラ - Google Patents
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Description
●[PLC1の外観(図1)]
図1に示すように、PLC1は、制御ユニット10、入力ユニット20、出力ユニット30にて構成されている。また入力ユニット20及び出力ユニット30は、入出力の数に応じて適宜増設される。入力ユニット20内には制御ユニット10と接続するためのコネクタ22を備えた入力ボード21が収容されており、複数の入力機器(スイッチ、センサ等)からの配線が接続される入力端子25が設けられている。出力ユニット30内には制御ユニット10と接続するためのコネクタ33を備えた出力ボード31が収容されており、複数の出力機器(リレー、モータ等)への配線が接続される出力端子35が設けられている。制御ユニット10内には入力ユニット20と接続するためのコネクタ12、出力ユニット30と接続するためのコネクタ13、を備えた制御ボード11が収容されており、パソコン等の端末装置を接続可能なコネクタ15や、他のPLCと接続するためのコネクタ16等が設けられている。
次に図2を用いてPLC1のブロック構成及び接続の例について説明する。入力ユニット20の入力端子25には、複数の入力機器(スイッチ40a、センサ40b・・入力手段40n等)からの配線が接続され、複数の入力機器の導通状態に関する信号(ONまたはOFFの情報等)が入力される。入力された導通状態に関する信号は、インターフェース21a(以下、インターフェースをI/Fと記載する)及びコネクタ22を介して制御ユニット10に伝送される。
次に図3を用いて、図2に示すPLC1の制御ユニット10のCPU11a(制御手段に相当)によるRAM11bの検査の処理手順について説明する。図3に示す処理は、例えば、制御ユニット10が通常の制御(メイン処理あるいは通常処理と呼ばれる機械の制御処理)の実行中に、割り込み等にて起動される。また、起動のタイミングは特に限定しない。なお、本実施の形態にて説明するRAM検査方法の処理手順は、March Cという検査方法に基づいた処理手順としている。また、RAM検査領域は、スタック領域や通信用領域や周辺装置用領域等の特殊な使用領域を除いた残りの全ての領域としている。
次に、図3に示すステップSB100にて実行されるサブルーチンSB100の処理手順について、図4〜図7を用いて説明する。なお、図4に示す処理手順は、RAMを昇順、かつ書き込み及び読み出しするデータ(値)を昇順、にして実行するRAMの書き込み・読み出し検査である。また、図5に示す処理手順は、RAMを昇順、かつ書き込み及び読み出しするデータ(値)を降順、にして実行するRAMの書き込み・読み出し検査である。また、図6に示す処理手順は、RAMを降順、かつ書き込み及び読み出しするデータ(値)を昇順、にして実行するRAMの書き込み・読み出し検査である。また、図7に示す処理手順は、RAMを降順、かつ書き込み及び読み出しするデータ(値)を降順、にして実行するRAMの書き込み・読み出し検査である。
図4に示すステップS110にてCPU11aは、(m、n)の組合せブロック内の全RAMに、昇順に、第1・1所定値を書き込み、ステップS115に進む。例えば(1、2)の組合せブロックの場合では、ますアドレス0x00のRAMに0x00(第1・1所定値)を書き込み、昇順である次のアドレス0x01のRAMに0x00(第1・1所定値)を書き込み、以降、アドレス0x3FのRAMまで順番に0x00(第1・1所定値)を書き込む。
図4に示すフローチャートにてステップS150からYesにて「B」に進むと、図5に示す処理に突入する。図5に示すステップS215〜ステップS280の処理は、図4に示す処理に対して、同じ(m、n)の組合せブロック内のRAMを昇順にチェックする点は同じであるが、書き込み及び読み出しするデータが、昇順でなく降順である点が異なる。
図5に示すフローチャートにてステップS250からYesにて「C」に進むと、図6に示す処理に突入する。図6に示すステップS305〜ステップS380の処理は、図4に示す処理に対して、同じ(m、n)の組合せブロック内のRAMを降順にチェックする点が異なり、書き込み及び読み出しするデータが昇順である点は同じである。
図6に示すフローチャートにてステップS350からYesにて「D」に進むと、図7に示す処理に突入する。図7に示すステップS415〜ステップS490の処理は、図6に示す処理に対して、同じ(m、n)の組合せブロック内のRAMを降順にチェックする点は同じであるが、書き込み及び読み出しするデータが、昇順でなく降順である点が異なる。
10 制御ユニット
11a CPU(制御手段)
11b RAM
11c ROM
20 入力ユニット
25 入力端子
30 出力ユニット
35 出力端子
12、13、22、33 コネクタ
50 端末装置
60 他のPLC
Claims (3)
- プログラマブルロジックコントローラのRAM検査方法であって、
制御手段を用いて、RAMの検査対象となる領域であるRAM検査領域が複数に分割されたブロックの中から抽出した2つのブロックを組合せた組合せブロック内の各RAMに対して、所定値を書き込んだ後、当該RAMから読み出した値が書き込んだ値と一致するか否かを順番に検査する、書き込み読み出しステップ、を有し、
前記書き込み読み出しステップを、分割した複数の前記ブロックの中から2つのブロックを抽出する全ての組合せに対して実行し、
前記書き込み読み出しステップを実行する際、前記組合せブロック内の各RAMに対してRAMの昇順に前記検査を実行するとともに書き込み値を昇順にして前記検査を実行し、前記組合せブロック内の各RAMに対してRAMの昇順に前記検査を実行するとともに書き込み値を降順にして前記検査を実行する、
プログラマブルロジックコントローラのRAM検査方法。 - 請求項1に記載のプログラマブルロジックコントローラのRAM検査方法であって、
前記RAMの領域には、前記RAM検査領域とは異なる領域であるRAM一時退避領域があり、
前記RAM検査領域は、プログラマブルロジックコントローラのRAM検査方法による検査の前に記憶していた値を前記RAM検査方法による検査の後にも維持しておく必要があり、
前記ブロック内のRAMの個数は、前記RAM一時退避領域のRAMの個数の1/2以下に設定されており、
前記書き込み読み出しステップを実行する際、抽出した前記組合せブロック内の各RAMの値を前記一時退避領域に記憶した後に前記書き込み読み出しステップを実行し、前記書き込み読み出しステップを実行した後に前記一時退避領域に記憶した値を前記組合せブロック内の各RAMに書き戻す、
プログラマブルロジックコントローラのRAM検査方法。 - 請求項1または2に記載のプログラマブルロジックコントローラのRAM検査方法を用いて前記RAM検査領域のRAMの検査を行うRAM検査プログラムが搭載された、
プログラマブルロジックコントローラ。
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