KR100907930B1 - Semiconductor memory device can reduce test time - Google Patents

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Abstract

본 발명은 테스트 동작을 위해 외부 반도체 테스트 장치와 연결되어야 하는 패드의 수를 줄이고 퓨즈를 통해 패키지 후에는 반도체 메모리 장치의 동작에 영향을 미치지 않도록 제어할 수 있는 반도체 메모리 장치를 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 신호 및 기준 전압과 연결된 입력 패드부, 입력 패드부를 통해 입력되는 신호와 기준 전압의 비교를 통해 신호의 값을 감지하여 내부로 전달하기 위한 입력 버퍼부, 및 테스트시 기준 전압을 생성하여 상기 입력 배드부 및 상기 입력 버퍼부에 공급하고 패키징 후 비활성화되는 기준 전압 발생부를 포함한다. 따라서, 다량의 반도체 메모리 장치를 테스트하기 위한 시간을 줄일 수 있어 반도체 메모리 장치의 제조 비용을 절감할 수 있는 장점이 있다.The present invention provides a semiconductor memory device capable of reducing the number of pads to be connected to an external semiconductor test device for a test operation and controlling the semiconductor memory device without affecting the operation of the semiconductor memory device after packaging through a fuse. To this end, the semiconductor memory device according to the present invention detects a value of a signal through a comparison of a signal input from an external input signal and a reference voltage, a signal input through the input pad unit and a reference voltage, and transmits the signal value to the internal device. And an input buffer unit and a reference voltage generator which generates a reference voltage during a test, supplies the input voltage to the input bad unit and the input buffer unit, and deactivates after packaging. Accordingly, the time for testing a large amount of semiconductor memory devices can be reduced, thereby reducing the manufacturing cost of the semiconductor memory devices.

반도체, 테스트, 기준 전압 발생부, 메모리 장치, 입력 버퍼, 시동 신호 Semiconductor, test, reference voltage generator, memory device, input buffer, start-up signal

Description

테스트 시간을 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR REDUCING TEST TIME}Semiconductor memory device that can reduce test time {SEMICONDUCTOR MEMORY APPARATUS FOR REDUCING TEST TIME}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대량으로 생산되는 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트하기 위한 방법과 내부 구성에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a method and an internal configuration for testing the operation of semiconductor memory devices after fabrication of mass-produced semiconductor memory devices.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.In a system composed of a plurality of semiconductor devices, the semiconductor memory device is for storing data. When data is requested from a data processing device such as a central processing unit (CPU), the semiconductor memory device outputs data corresponding to an address input from a device requesting data, or at a position corresponding to the address. Stores data provided from the data requesting device.

반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행하면서 전력 소비를 줄일 수 있는 반도체 메모리 장치의 요 구는 계속 되고 있다. 이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 제조된 반도체 메모리 장치를 테스트하는 과정도 아울러 복잡하고 어려워졌다. BACKGROUND OF THE INVENTION As the operating speed of a system composed of semiconductor devices becomes faster and technology related to semiconductor integrated circuits develops, semiconductor memory devices have been required to output or store data at a higher speed. In recent years, there is a continuing need for semiconductor memory devices that can save more data, perform read and write operations faster, and reduce power consumption. As a result, the design and manufacture of semiconductor memory devices has become more complicated, and the process of testing the manufactured semiconductor memory devices has become complicated and difficult.

또한, 반도체 메모리 장치의 제조를 위한 공정기술이 발달함에 따라 반도체 메모리 장치의 전체 제조 비용에서 제조를 위한 공정 비용에 비해 공정 후 반도체 메모리 장치의 테스트를 위해 소요되는 테스트 비용이 점점 더 큰 비중을 차지하고 있다. 기술의 발달로 반도체 메모리 장치의 생산에 사용되는 웨이퍼(wafer)의 크기가 커지고, 각각의 웨이퍼에 반도체 메모리 장치를 구성하는 칩의 개수는 점점 많아진다. 이로 인해, 각각의 칩들을 패키징하기 전에 결함이 있는지 테스트하는 과정에 소요되는 시간이 계속 증가하고 있다.In addition, as the process technology for manufacturing a semiconductor memory device is developed, the test cost for the test of the semiconductor memory device after the process takes more weight than the total manufacturing cost of the semiconductor memory device. have. With the development of technology, the size of wafers used in the production of semiconductor memory devices increases, and the number of chips constituting the semiconductor memory device on each wafer increases. As a result, the time required to test for defects before packaging individual chips continues to increase.

외부의 반도체 테스트 장비를 통해 하나의 웨이퍼 내의 다수개의 칩들은 순차적으로 테스트 되는 것이 아니라 여러 개의 칩이 동시에 테스트 된다. 외부의 반도체 테스트 장비는 다수개의 칩을 동시에 테스트하기 위한 다수개의 프로브 카드(probe card)의 핀을 확보하고 있으며, 각각의 칩에 필요한 프로브 카드의 핀을 할당하여 테스트에 필요한 신호, 전압 등을 공급하고 테스트 결과를 전달받아 테스트한 칩에 결함이 있는지를 검사한다. 여기서, 외부의 반도체 테스트 장비가 가지고 있는 프로브 카드의 핀은 물리적으로 한계가 있으며, 이를 늘리는 것은 테스트 비용의 증가로 이어져 반도체 메모리 장치의 생산에 큰 불이익이 된다. 그러나, 반도체 메모리 장치는 더욱 빠르게 동작하고 더욱 많이 저장할 것을 요구받고 있으며, 이로 인해 반도체 메모리 장치를 구성하는 각각의 칩을 테스트하기 위한 프로브 카드의 핀은 더욱 많이 요구되고 있다.With external semiconductor test equipment, multiple chips in a wafer are not tested sequentially, but multiple chips are tested simultaneously. External semiconductor test equipment secures pins of a plurality of probe cards for testing a plurality of chips at the same time, and supplies signals and voltages necessary for the test by allocating pins of a probe card necessary for each chip. The test results are passed to check the tested chip for defects. Here, the pin of the probe card of the external semiconductor test equipment is physically limited, and increasing this leads to an increase in test cost, which is a great disadvantage in the production of the semiconductor memory device. However, semiconductor memory devices are required to operate faster and to store more. Accordingly, more pins of the probe card for testing each chip constituting the semiconductor memory device are required.

도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.1 is a block diagram illustrating a test of a semiconductor memory device according to the prior art.

도시된 바와 같이, 반도체 메모리 장치를 구성하는 칩(200)은 신호 입력 패드 부(220)와 내부 회로(240)를 포함하고 있다. 반도체 메모리 장치의 테스트를 위해, 이러한 칩(200)에 포함된 각각의 신호 입력 패드들(222_1~222_i) 및 기준 전압 패드(224)는 외부 테스트 장비(100)에 연결되어 있다. 내부 회로(240)는 신호 입력 패드 부(220)로부터 입력된 각각의 신호들을 내부로 전달하기 위한 다수개의 입력 버퍼들(242_1~242_i)을 포함하고 있다. As illustrated, the chip 200 constituting the semiconductor memory device includes a signal input pad unit 220 and an internal circuit 240. In order to test the semiconductor memory device, each of the signal input pads 222_1 to 222_i and the reference voltage pad 224 included in the chip 200 are connected to the external test equipment 100. The internal circuit 240 includes a plurality of input buffers 242_1 to 242_i for transferring respective signals input from the signal input pad unit 220 to the inside.

여기서, 각각의 입력 버퍼들은 각각의 신호 입력 패드에서 입력된 신호와 기준 전압 패드를 통해 전달된 기준 전압의 비교를 통해 입력 신호를 감지하고 있다. 이것은 반도체 메모리 장치를 포함하고 있는 시스템은 소비 전력을 줄이기 위해 저전압 환경에서 동작하고 있어, 반도체 메모리 장치 역시 낮은 전원 전압에도 정상 동작을 할 수 있도록 설계되어야 하기 때문이다. 구체적으로, 낮은 전원 전압에서 동작한다는 것은 반도체 메모리 장치에 입출력되는 데이터 및 신호가 스윙(swing)하는 폭도 줄어듦을 의미하기 때문에 데이터 및 신호의 스윙 폭이 줄어들면 입출력 회로가 데이터 및 신호를 감지하기 어려워져서 전술한 바와 같이 입력 버퍼들은 입력 신호와 기준 전압과의 비교를 통해 신호를 감지한다. Here, each of the input buffers senses an input signal by comparing a signal input from each signal input pad with a reference voltage transferred through the reference voltage pad. This is because a system including a semiconductor memory device operates in a low voltage environment to reduce power consumption, so that the semiconductor memory device must also be designed to operate normally even at a low power supply voltage. Specifically, since operating at a low power supply voltage means that the width of swinging data and signals to and from the semiconductor memory device is reduced, it is difficult for the input / output circuit to detect data and signals when the swing width of the data and signals is reduced. As described above, the input buffers sense the signal by comparing the input signal with a reference voltage.

반도체 메모리 장치의 테스트를 위해 테스트를 위한 신호의 입력 외에 기준 전압을 전달해 주어야 하는 것은 테스트 되는 각각의 칩(200) 모두에 해당하는 것으로 다수개의 칩이 동시에 테스트 되는 경우 외부 반도체 테스트 장비의 프로브 카드의 핀이 그만큼 많이 소비됨을 의미한다. 즉, 동시에 테스트 되는 칩의 수가 많을수록 각각의 칩에 신호를 인가하기 위한 외부 테스트 장비의 프로브 카드의 핀의 수가 증가하게 되어 프로브 카드의 제작이 어려워지고 결국 테스트 비용의 증가를 가져온다.In order to test the semiconductor memory device, the reference voltage must be delivered in addition to the input of the signal for the test, which corresponds to each of the chips 200 to be tested. This means that the pin is consumed that much. That is, as the number of chips tested at the same time increases, the number of pins of the probe card of the external test equipment for applying signals to each chip increases, making it difficult to manufacture the probe card and eventually increasing the test cost.

본 발명은 전술한 문제점을 해결하기 위해 반도체 메모리 장치의 테스트 동작시 기준 전압이 입력되는 패드를 사용하지 않고 내부의 기준 전압 발생부를 통해 전압을 공급할 수 있도록 하여 테스트 동작을 위해 외부 반도체 테스트 장치와 연결되어야 하는 패드의 수를 줄이고 퓨즈를 통해 패키지 후에는 반도체 메모리 장치의 동작에 영향을 미치지 않도록 제어할 수 있는 반도체 메모리 장치를 제공하는 데 그 특징이 있다.In order to solve the above-mentioned problems, the present invention enables a voltage to be supplied through an internal reference voltage generator without using a pad to which a reference voltage is input during a test operation of a semiconductor memory device, thereby connecting to an external semiconductor test device for a test operation. It is a feature of the present invention to provide a semiconductor memory device that can reduce the number of pads to be made and can be controlled so as not to affect the operation of the semiconductor memory device after the package through the fuse.

본 발명은 외부에서 입력되는 신호 및 기준 전압과 연결된 입력 패드부, 입력 패드부를 통해 입력되는 신호와 기준 전압의 비교를 통해 신호의 값을 감지하여 내부로 전달하기 위한 입력 버퍼부, 및 테스트시 기준 전압을 생성하여 상기 입력 배드부 및 상기 입력 버퍼부에 공급하고 패키징 후 비활성화되는 기준 전압 발생부를 포함하는 반도체 메모리 장치를 제공한다.The present invention provides an input pad unit connected to an external signal and a reference voltage, an input buffer unit for sensing a value of a signal and comparing the signal inputted through the input pad unit with a reference voltage, and transferring the signal to a reference voltage. A semiconductor memory device includes a reference voltage generator configured to generate a voltage, supply the voltage to the input bad part, the input buffer part, and deactivate the package after packaging.

또한, 본 발명은 외부로부터 신호 및 기준 전압을 입력받기 위한 다수개의 패드와 패드를 통해 입력되는 신호와 기준 전압을 비교하여 신호의 값을 감지한 후 내부로 전달하는 다수개의 입력 버퍼를 가지는 입출력 회로, 및 기준 전압을 자체 생성하여 입출력 회로에 공급하기 위한 기준 전압 발생부를 포함하고, 테스트시 기준 전압 발생부에서 생성된 기준 전압을 이용하고 테스트 후 기준 전압 발생부를 비활성화시키는 것을 특징으로 하는 반도체 장치를 제공한다.Also, the present invention compares a plurality of pads for receiving signals and reference voltages from the outside, and an input / output circuit having a plurality of input buffers that sense the value of a signal and deliver the result by comparing the reference voltage with a reference voltage. And a reference voltage generator for generating and supplying a reference voltage to the input / output circuit, using the reference voltage generated by the reference voltage generator during the test and deactivating the reference voltage generator after the test. to provide.

본 발명에 따른 반도체 메모리 장치는 테스트시 외부의 테스트 장비와 연결되어야할 패드를 줄여 더 많은 반도체 메모리 장치들이 동시에 테스트할 수 있도록 하여 테스트 시간을 줄일 수 있고 그 결과 반도체 메모리 장치의 제조 비용을 절감할 수 있다.The semiconductor memory device according to the present invention can reduce the test time by reducing the pad to be connected to the external test equipment during the test to allow more semiconductor memory devices to test at the same time, and as a result reduce the manufacturing cost of the semiconductor memory device Can be.

구체적으로, 본 발명에 따른 반도체 메모리 장치는 테스트시 기준 전압을 생성하고 패키징 후 비활성화되어 반도체 메모리 장치 동작에 영향을 주지 않는 기준 전압 발생부를 이용하여 칩 테스트를 위한 필요한 프로브 카드의 핀의 수가 기존 대비 하나 줄어들게 할 수 있고, 따라서 한번에 테스트할 수 있는 칩의 개수가 증가하는 장점이 있다. Specifically, the semiconductor memory device according to the present invention generates the reference voltage during the test, is deactivated after packaging, and uses the reference voltage generator that does not affect the operation of the semiconductor memory device. One can be reduced, so the number of chips that can be tested at one time increases.

반도체 메모리 장치는 경쟁력 확보를 위해 대량으로 불량 없이 제조되어야 하기에 반도체 메모리 장치의 제조 후 테스트 과정을 효율적으로 하는 것은 매우 중요하며, 본 발명에서 제안하는 반도체 메모리 장치는 테스트시 필요로 하는 테스트 장비의 프로브 카드의 핀 수를 줄여 테스트를 실행할 수 있도록 도와준다. 구체적으로, 반도체 메모리 장치 내에 포함된 기준 전압 발생부를 통해 테스트 동작시 기준 전압을 공급함으로써 외부로부터 기준 전압이 입력될 필요가 없도록 하여 테스트시 효율을 높이고, 퓨즈를 제어하여 패키징 후에는 기준 전압 발생부가 반도체 메모리 장치의 동작에 영향을 미치지 않도록 한다. 이를 통해 웨이퍼 테스트시 더 많은 수의 반도체 메모리 장치가 동시에 테스트받을 수 있도록 하여 반도체 메모리 장치의 생산성을 향상시킨다.Since semiconductor memory devices must be manufactured in a large quantity without defects in order to secure competitiveness, it is very important to efficiently perform a post-manufacturing test process of the semiconductor memory devices. Reduce the number of pins on the probe card to help you run the test. Specifically, by supplying a reference voltage during a test operation through a reference voltage generator included in the semiconductor memory device, it is unnecessary to input a reference voltage from the outside, thereby improving efficiency during the test, and controlling the fuse so that the reference voltage generator is provided after packaging. It does not affect the operation of the semiconductor memory device. This improves the productivity of semiconductor memory devices by allowing more semiconductor memory devices to be tested simultaneously during wafer testing.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.2 is a block diagram illustrating a test of a semiconductor memory device according to an embodiment of the present invention.

도시된 바와 같이, 반도체 메모리 장치(300)은 입력 패드부(320), 내부 회로(340) 및 기준 전압 발생부(360)를 포함하고 있다. 입력 패드부(320)은 반도체 메모리 장치의 외부에서 입력되는 신호 및 기준 전압과 연결되어 있고, 내부 회로(340)는 입력 패드부(320)로부터 입력된 각각의 신호들을 내부로 전달하기 위한 다수개의 입력 버퍼들(342_1~342_i)로 구성된 입력 버퍼부를 포함하고 있다. 마지막으로, 기준 전압 발생부(360)는 테스트시 기준 전압을 생성하여 상기 입력 배드 부 및 상기 입력 버퍼부에 공급하고 패키징 후에는 비활성화된다. 반도체 메모리 장치의 테스트를 위해, 이러한 칩(300)에 포함된 각각의 신호 입력 패드들(222_1~222_i)은 외부 테스트 장비(100)에 연결되어 있으나, 종래와 달리 기준 전압 패드(324)는 외부 테스트 장비(100)와 연결되지 않는다. As illustrated, the semiconductor memory device 300 includes an input pad part 320, an internal circuit 340, and a reference voltage generator 360. The input pad unit 320 is connected to a signal and a reference voltage input from the outside of the semiconductor memory device, and the internal circuit 340 transmits a plurality of signals for transmitting each of the signals input from the input pad unit 320 to the inside. The input buffer unit includes input buffers 342_1 to 342_i. Finally, the reference voltage generator 360 generates a reference voltage during the test and supplies the reference voltage to the input bad part and the input buffer part and is inactivated after packaging. For the test of the semiconductor memory device, each of the signal input pads 222_1 to 222_i included in the chip 300 is connected to the external test equipment 100, but unlike the conventional method, the reference voltage pad 324 is external. It is not connected to the test equipment 100.

입력 패드부(320)는 신호를 입출력하기 위한 다수개의 신호 입력 패드(322_1~322_i) 및 기준전압(VREF)을 입력받기 위한 기준 전압 패드(324)를 포함하며, 전술한 기준 전압을 생성하는 기준 전압 발생부(360)는 기준 전압 패드(324)에 연결되어 있다. 또한, 반도체 메모리 장치는 외부로부터 입력되는 신호를 내부 회로로 전달하기 위해 동일한 수의 입력 패드부(320) 내의 신호 입력 패드(322_1~322_i)와 입력 버퍼부 내의 입력 버퍼(342_1~342_i)를 구비하고 있다.The input pad unit 320 includes a plurality of signal input pads 322_1 to 322_i for inputting and outputting signals and a reference voltage pad 324 for receiving the reference voltage VREF, and the reference for generating the aforementioned reference voltage. The voltage generator 360 is connected to the reference voltage pad 324. In addition, the semiconductor memory device includes signal input pads 322_1 to 322_i in the same number of input pad units 320 and input buffers 342_1 to 342_i in the input buffer unit to transfer signals input from the outside to the internal circuits. Doing.

도 3은 도 2에 도시된 기준 전압 발생부(360)의 일 실시예를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating an example of the reference voltage generator 360 shown in FIG. 2.

도시된 바와 같이, 기준 전압 발생부(360_A)는 전원 전압(VDD)의 입력 후 시동 신호(Pwrupb)에 대응하는 제 1 및 제 2 제어 신호(NB, NBb)를 출력하기 위한 전압 제어부(370) 및 제 1 및 제 2 제어 신호(NB, NBb)에 응답하여 기준 신호(VREF)를 출력하기 위한 전압 생성부(380)를 포함한다.As illustrated, the reference voltage generator 360_A outputs the first and second control signals NB and NBb corresponding to the start signal Pwrupb after the input of the power supply voltage VDD. And a voltage generator 380 for outputting the reference signal VREF in response to the first and second control signals NB and NBb.

구체적으로, 전압 제어부(370)는 패키징되면 끊어지는 퓨즈(372), 시동 신호(Pwrupb)에 대응하여 초기화 동작을 실행하는 초기화부(N1), 전원 전압(VDD)을 반전하여 제 1 제어 신호(NB)를 생성하기 위한 래치(376), 및 제 1 제어 신호(NB)를 반전하여 제 2 제어 신호(NBb)를 생성하기 위한 제 2 인버터(INV2)를 포함한다. 여기서, 래치(376)는 전원 전압(VDD)을 반전하기 위한 제 1 인버터(INV1) 및 제 1 인버터(INV1)의 출력이 게이트에 연결되고 전원 전압(VDD)이 드레인에 연결된 모스 트랜지스터(N3)를 구비한다.In detail, the voltage controller 370 inverts the fuse 372 that is blown when packaged, the initialization unit N1 that performs the initialization operation in response to the start signal Pwrupb, and the power supply voltage VDD to invert the first control signal ( A latch 376 for generating the NB and a second inverter INV2 for inverting the first control signal NB to generate the second control signal NBb. Here, the latch 376 has a MOS transistor N3 having the first inverter INV1 for inverting the power supply voltage VDD and the output of the first inverter INV1 connected to the gate, and the power supply voltage VDD connected to the drain. It is provided.

전압 생성부(380)는 제 1 제어 신호(NB)에 대응하여 기준 전압(VREF)을 생성하는 풀업 생성부(382) 및 제 2 제어 신호(NBb)에 대응하여 기준 전압(VREF)을 생성하는 풀다운 생성부(384)를 포함한다. 풀업 생성부(382)는 전원 전압(VDD)과 연결된 제 1 저항(Ru_on) 및 제 1 제어 신호(NB)에 대응하여 기준 전압(VREF)을 생성하는 제 1 모스 트랜지스터(P1)를 포함한다. 또한, 풀다운 생성부(384)는 접지 전압(VSS)과 연결된 제 2 저항(Rd_on) 및 제 2 제어 신호(NBb)에 대응하여 기준 전압(VREF)을 생성하는 제 2 모스 트랜지스터(N1)를 포함한다.The voltage generator 380 generates the reference voltage VREF in response to the pull-up generator 382 and the second control signal NBb that generate the reference voltage VREF in response to the first control signal NB. And a pull-down generator 384. The pull-up generator 382 includes a first MOS transistor P1 that generates a reference voltage VREF in response to the first resistor Ru_on connected to the power supply voltage VDD and the first control signal NB. In addition, the pull-down generator 384 includes a second MOS transistor N1 that generates a reference voltage VREF in response to the second resistor Rd_on and the second control signal NBb connected to the ground voltage VSS. do.

도 4는 도 2에 도시된 기준 전압 발생부(360)의 다른 실시예를 설명하기 위한 회로도이다.FIG. 4 is a circuit diagram illustrating another embodiment of the reference voltage generator 360 shown in FIG. 2.

도시된 바와 같이, 기준 전압 발생부(360_B)는 도 3에 도시된 기준 전압 발생부(360_A)와 유사하게 전압 제어부(470)와 전압 생성부(480)을 포함하고 있다. 여기서, 전압 생성부(480)는 도 3에 도시된 실시예와 그 구성과 기능이 유사하여 자세한 설명을 생략한다. As shown, the reference voltage generator 360_B includes a voltage controller 470 and a voltage generator 480 similar to the reference voltage generator 360_A shown in FIG. 3. Here, the voltage generator 480 is similar to the embodiment and configuration and function of the embodiment shown in FIG. 3 and will not be described in detail.

전압 제어부(470)는 패키징되면 끊어지는 퓨즈(472), 시동 신호(Pwrupb)에 대응하여 초기화 동작을 실행하는 초기화부(N4), 전원 전압(VDD)을 반전하기 위한 래치(476), 래치(476)로부터 출력되는 신호와 시동 신호(Pwrupb)를 논리합하여 상제 1 제어 신호를 출력하기 위한 제 1 논리부(478), 및 래치(476)로부터 출력되는 신호와 시동 신호(Pwrupb)의 반전신호를 부정논리곱하기 위한 제 2 논리부(479)를 포함한다. 여기서, 래치(476)는 도 3의 실시예와 같이 인버터와 모스 트랜지스터로 구성되어 있다.The voltage controller 470 may include a fuse 472 that is blown when packaged, an initialization unit N4 that performs an initialization operation in response to the start signal Pwrupb, a latch 476 for inverting the power voltage VDD, and a latch ( A first logic unit 478 for outputting the first control signal by ORing the signal output from the signal 476 and the start signal Pwrupb, and an inverted signal of the signal and the start signal Pwrupb output from the latch 476. And a second logic section 479 for negative logic multiplication. Here, the latch 476 is composed of an inverter and a MOS transistor as in the embodiment of FIG. 3.

도 5는 도 2에 도시된 기준 전압 발생부(360)의 동작을 설명하기 위한 그래프이다.FIG. 5 is a graph for explaining an operation of the reference voltage generator 360 shown in FIG. 2.

도시된 바와 같이, 시동 신호(Pwrupb)는 반도체 메모리 장치에 공급되는 전원 전압(VDD)의 레벨에 따라 전위가 상승하다가 전원 전압이 특정 전위 레벨(V_trigger)에 다다르면 접지 전압 레벨로 하강한다. 이를 통해, 테스트시 기준 전압 발생부(360)는 전원 전압(VDD)이 인가된 후 특정 전위 레벨(V_trigger)에 이르기 전까지 초기화상태에 있다가 전원 전압(VDD)이 특정 전위 레벨(V_trigger)에 이르면 기준 전압(VREF)을 생성한다.As illustrated, the start signal Pwrupb increases in potential according to the level of the power supply voltage VDD supplied to the semiconductor memory device, and then drops to the ground voltage level when the power supply voltage reaches a specific potential level V_trigger. By doing so, the reference voltage generator 360 is in an initialization state after the power supply voltage VDD is applied and reaches a specific potential level V_trigger when the power supply voltage VDD reaches a specific potential level V_trigger. Generate a reference voltage VREF.

이후, 시동 신호(Pwrupb)가 접지 전압 레벨로 하강하면, 퓨즈를 통해 인가되는 전원전압(VDD)이 래치로 전달되어 전압 제어부는 활성화된 제 1 및 2 제어신호를 전압 생성부로 출력한다. 전압 생성부는 활성화된 제 1 및 2 제어신호를 입력받아 제 1 및 제 2 저항의 저항비에 대응하는 기준 전압(VREF)을 생성하여 출력한다. 이렇게 생성된 기준 전압(VREF)은 도 2에 도시된 바와 같이 각각의 입력 버퍼(342_1~342_i)로 입력된다. 각각의 입력 버퍼(342_1~342_i)들은 테스트시 외부의 테스트 장비로부터 신호 입력 패드를 통해 입력되는 각각의 신호들을 기준 전압(VREF)과 비교하여 신호값을 감지하고 내부로 전달하여 테스트가 진행되도록 한다. 이 경우, 기준 전압을 외부의 테스트 장비로부터 입력받는 종래와 달리 내부 에서 생성함으로써 테스트시 외부의 테스트 장비와 연결되는 패드의 수를 줄일 수 있다. 결과적으로 각각의 반도체 메모리 장치를 테스트하기 위해 필요한 외부 반도체 테스트 장비의 프로브 카드의 핀의 수를 줄일 수 있게 되어, 더 많은 반도체 메모리 장치가 동시에 테스트받을 수 있게 된다.Thereafter, when the start signal Pwrupb falls to the ground voltage level, the power supply voltage VDD applied through the fuse is transferred to the latch, and the voltage controller outputs the activated first and second control signals to the voltage generator. The voltage generator receives the activated first and second control signals and generates and outputs a reference voltage VREF corresponding to the resistance ratio of the first and second resistors. The generated reference voltage VREF is input to each of the input buffers 342_1 to 342_i as shown in FIG. 2. Each of the input buffers 342_1 to 342_i detects a signal value by comparing each signal input from an external test equipment through a signal input pad with a reference voltage VREF and transmits the signal to the inside to allow the test to proceed. . In this case, unlike the conventional method of receiving a reference voltage from an external test device, the internal voltage may be generated to reduce the number of pads connected to the external test device during the test. As a result, the number of pins of the probe card of the external semiconductor test equipment required to test each semiconductor memory device can be reduced, so that more semiconductor memory devices can be tested at the same time.

앞서 설명한 본 발명의 실시예에서는 기준 전압 발생부 내 전압 제어부가 포함하고 있는 퓨즈를 패키징 후 끊어버림으로써 기준 전압 발생부가 패키징 후 반도체 메모리 장치의 동작에 아무런 영향을 미치지 못하도록 설계되었다. 그러나, 본 발명의 다른 실시예로는 기준 전압 발생부 내 퓨즈의 상태에 상관없이 시동 신호에 의해 초기화되어 접지전압 레벨의 기준전압을 생성하도록 설계할 수도 있다.In the above-described embodiments of the present invention, the fuse included in the voltage controller in the reference voltage generator is blown after packaging, so that the reference voltage generator does not affect the operation of the semiconductor memory device after packaging. However, in another embodiment of the present invention, regardless of the state of the fuse in the reference voltage generator may be designed to be initialized by the start signal to generate a reference voltage of the ground voltage level.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.1 is a block diagram illustrating a test of a semiconductor memory device according to the prior art.

도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트를 설명하기 위한 블록도이다.2 is a block diagram illustrating a test of a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2에 도시된 기준 전압 발생부의 일 실시예를 설명하기 위한 회로도이다.FIG. 3 is a circuit diagram for describing an exemplary embodiment of the reference voltage generator illustrated in FIG. 2.

도 4는 도 2에 도시된 기준 전압 발생부의 다른 실시예를 설명하기 위한 회로도이다.4 is a circuit diagram for describing another example of the reference voltage generator shown in FIG. 2.

도 5는 도 2에 도시된 기준 전압 발생부의 동작을 설명하기 위한 그래프이다.FIG. 5 is a graph for describing an operation of the reference voltage generator illustrated in FIG. 2.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 테스트장비 300: 반도체 장치100: test equipment 300: semiconductor device

320: 신호 입력 패드부 340: 내부 회로320: signal input pad portion 340: internal circuit

360: 기준 전압 발생부360: reference voltage generator

Claims (21)

외부에서 입력되는 신호 및 기준 전압과 연결된 입력 패드부;An input pad unit connected to an external signal and a reference voltage; 상기 입력 패드부를 통해 입력되는 상기 신호와 상기 기준 전압의 비교를 통해 상기 신호의 값을 감지하여 내부로 전달하기 위한 입력 버퍼부; 및An input buffer unit for detecting a value of the signal and transferring the signal to the inside by comparing the signal input through the input pad unit with the reference voltage; And 테스트시 기준 전압을 생성하여 상기 입력 패드부 및 상기 입력 버퍼부에 공급하고 패키징 후 비활성화되는 기준 전압 발생부The reference voltage generator which generates a reference voltage during the test, supplies the reference voltage to the input pad part and the input buffer part, and deactivates the package. 를 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제 1항에 있어서,The method of claim 1, 상기 입력 패드부는The input pad unit 상기 신호를 입출력하기 위한 다수개의 신호 입력 패드; 및A plurality of signal input pads for inputting and outputting the signals; And 상기 기준전압을 입력받기 위한 기준 전압 패드를 포함하는 반도체 메모리 장치.And a reference voltage pad for receiving the reference voltage. 제 2항에 있어서,The method of claim 2, 상기 기준 전압 발생부는 상기 기준 전압 패드에 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.And the reference voltage generator is connected to the reference voltage pad. 제 1항에 있어서,The method of claim 1, 상기 기준 전압 발생부는The reference voltage generator 전원 전압의 입력 후 시동 신호에 대응하는 제 1 및 제 2 제어 신호를 출력하는 전압 제어부; 및A voltage controller configured to output first and second control signals corresponding to the start signal after input of the power supply voltage; And 상기 제 1 및 제 2 제어 신호에 응답하여 상기 기준 신호를 출력하는 전압 생성부를 포함하는 반도체 메모리 장치.And a voltage generator configured to output the reference signal in response to the first and second control signals. 제 4항에 있어서,The method of claim 4, wherein 상기 전압 제어부는The voltage controller 패키징되면 끊어지는 퓨즈;Fuses blown when packaged; 상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;An initialization unit that executes an initialization operation in response to the start signal; 전원 전압을 반전하여 상기 제 1 제어 신호를 생성하기 위한 래치; 및A latch for inverting a power supply voltage to generate the first control signal; And 상기 제 1 제어 신호를 반전하여 상기 제 2 제어 신호를 생성하기 위한 제 1 인버터를 포함하는 반도체 메모리 장치.And a first inverter for inverting the first control signal to generate the second control signal. 제 5항에 있어서,The method of claim 5, 상기 래치는The latch is 상기 전원 전압을 반전하기 위한 제 2 인버터; 및A second inverter for inverting the power supply voltage; And 상기 제2 인버터의 출력이 게이트에 연결되고 상기 전원 전압이 드레인에 연결된 모스 트랜지스터를 구비하는 반도체 메모리 장치.And a MOS transistor having an output of the second inverter connected to a gate and the power supply voltage connected to a drain. 제 4항에 있어서,The method of claim 4, wherein 상기 전압 제어부는The voltage controller 패키징되면 끊어지는 퓨즈;Fuses blown when packaged; 상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;An initialization unit that executes an initialization operation in response to the start signal; 전원 전압을 반전하기 위한 래치;A latch for inverting the power supply voltage; 상기 래치로부터 출력되는 신호와 상기 시동 신호를 논리합하여 상기 제 1 제어 신호를 출력하기 위한 제 1 논리부; 및A first logic unit configured to OR the signal output from the latch and the start signal to output the first control signal; And 상기 래치로부터 출력되는 신호와 상기 시동 신호의 반전신호를 부정논리곱하기 위한 제 2 논리부를 포함하는 반도체 메모리 장치.And a second logic unit for negative logic multiplying the signal output from the latch and the inversion signal of the start signal. 제 4항에 있어서,The method of claim 4, wherein 상기 시동 신호는 반도체 메모리 장치에 공급되는 전원 전압의 레벨에 따라 전위가 상승하다가 전원 전압이 특정 전위 값에 다다르면 접지전압레벨로 하강하는 것을 특징으로 하는 반도체 메모리 장치.And the start signal increases in accordance with a level of a power supply voltage supplied to the semiconductor memory device, and then drops to a ground voltage level when the power supply voltage reaches a specific potential value. 제 4항에 있어서,The method of claim 4, wherein 상기 전압 생성부는The voltage generator 상기 제 1 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀업 생성부; 및A pull-up generator configured to generate the reference voltage in response to the first control signal; And 상기 제 2 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀다운 생성부를 포함하는 반도체 메모리 장치.And a pull-down generator configured to generate the reference voltage in response to the second control signal. 제 9항에 있어서, The method of claim 9, 상기 풀업 생성부는The pull-up generation unit 전원 전압과 연결된 제 1 저항; 및A first resistor coupled with the power supply voltage; And 상기 제 1 제어 신호에 대응하여 상기 기준 전압을 생성하는 제 1 모스 트랜지스터를 포함하는 반도체 메모리 장치.And a first MOS transistor configured to generate the reference voltage in response to the first control signal. 제 10항에 있어서,The method of claim 10, 상기 풀다운 생성부는The pull-down generator 접지 전압과 연결된 제 2 저항; 및A second resistor connected to the ground voltage; And 상기 제 2 제어 신호에 대응하여 상기 기준 전압을 생성하는 제 2 모스 트랜 지스터를 포함하는 반도체 메모리 장치.And a second MOS transistor configured to generate the reference voltage in response to the second control signal. 제 4항에 있어서,The method of claim 4, wherein 상기 전압 제어부는 내부에 포함된 퓨즈의 상태에 상관없이 상기 시동 신호에 의해 초기화되어 접지전압 레벨의 기준전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.The voltage control unit is initialized by the start signal regardless of the state of the fuse contained therein, the semiconductor memory device, characterized in that for generating a reference voltage of the ground voltage level. 외부로부터 신호 및 기준 전압을 입력받기 위한 다수개의 패드와 상기 패드를 통해 입력되는 신호와 기준 전압을 비교하여 신호의 값을 감지한 후 내부로 전달하는 다수개의 입력 버퍼를 가지는 입출력 회로; 및An input / output circuit having a plurality of pads for receiving a signal and a reference voltage from an external device, a plurality of input buffers for detecting a value of a signal and transferring the result to a signal by comparing a signal inputted through the pad with a reference voltage; And 상기 기준 전압을 자체 생성하여 상기 입출력 회로에 공급하기 위한 기준 전압 발생부를 포함하고,A reference voltage generator for generating the reference voltage by itself and supplying it to the input / output circuit; 테스트시 상기 기준 전압 발생부에서 생성된 기준 전압을 이용하고 테스트 후 상기 기준 전압 발생부를 비활성화시키는 것을 특징으로 하는 반도체 장치.And using the reference voltage generated by the reference voltage generator in a test and deactivating the reference voltage generator after a test. 제 13항에 있어서,The method of claim 13, 상기 입출력회로 내 다수개의 패드는A plurality of pads in the input and output circuit 상기 신호를 입출력하기 위한 다수개의 신호 입력 패드; 및A plurality of signal input pads for inputting and outputting the signals; And 상기 기준전압을 입력받기 위한 기준 전압 패드를 포함하는 반도체 메모리 장치.And a reference voltage pad for receiving the reference voltage. 제 14항에 있어서,The method of claim 14, 상기 기준 전압 발생부는 상기 기준 전압 패드에 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.And the reference voltage generator is connected to the reference voltage pad. 제 13항에 있어서,The method of claim 13, 상기 기준 전압 발생부는The reference voltage generator 전원 전압의 입력 후 시동 신호에 대응하는 제 1 및 제 2 제어 신호를 출력하는 전압 제어부; 및A voltage controller configured to output first and second control signals corresponding to the start signal after input of the power supply voltage; And 상기 제 1 및 제 2 제어 신호에 응답하여 상기 기준 신호를 출력하는 전압 생성부를 포함하는 반도체 메모리 장치.And a voltage generator configured to output the reference signal in response to the first and second control signals. 제 16항에 있어서,The method of claim 16, 상기 전압 제어부는The voltage controller 패키징되면 끊어지는 퓨즈;Fuses blown when packaged; 상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;An initialization unit that executes an initialization operation in response to the start signal; 전원 전압을 반전하여 상기 제 1 제어 신호를 생성하기 위한 래치; 및A latch for inverting a power supply voltage to generate the first control signal; And 상기 제 1 제어 신호를 반전하여 상기 제 2 제어 신호를 생성하기 위한 인버터를 포함하는 반도체 메모리 장치.And an inverter for generating the second control signal by inverting the first control signal. 제 16항에 있어서,The method of claim 16, 상기 전압 제어부는The voltage controller 패키징되면 끊어지는 퓨즈;Fuses blown when packaged; 상기 시동 신호에 대응하여 초기화 동작을 실행하는 초기화부;An initialization unit that executes an initialization operation in response to the start signal; 전원 전압을 반전하기 위한 래치;A latch for inverting the power supply voltage; 상기 래치로부터 출력되는 신호와 상기 시동 신호를 논리합하여 상기 제 1 제어 신호를 출력하기 위한 제 1 논리부; 및A first logic unit configured to OR the signal output from the latch and the start signal to output the first control signal; And 상기 래치로부터 출력되는 신호와 상기 시동 신호의 반전신호를 부정논리곱하기 위한 제 2 논리부를 포함하는 반도체 메모리 장치.And a second logic unit for negative logic multiplying the signal output from the latch and the inversion signal of the start signal. 제 16항에 있어서,The method of claim 16, 상기 시동 신호는 반도체 메모리 장치에 공급되는 전원 전압의 레벨에 따라 전위가 상승하다가 전원 전압이 특정 전위 값에 다다르면 접지전압레벨로 하강하는 것을 특징으로 하는 반도체 메모리 장치.And the start signal increases in accordance with a level of a power supply voltage supplied to the semiconductor memory device, and then drops to a ground voltage level when the power supply voltage reaches a specific potential value. 제 16항에 있어서,The method of claim 16, 상기 전압 생성부는The voltage generator 상기 제 1 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀업 생성부; 및A pull-up generator configured to generate the reference voltage in response to the first control signal; And 상기 제 2 제어 신호에 대응하여 상기 기준 전압을 생성하는 풀다운 생성부를 포함하는 반도체 메모리 장치.And a pull-down generator configured to generate the reference voltage in response to the second control signal. 제 16항에 있어서,The method of claim 16, 상기 전압 제어부는 내부에 포함된 퓨즈의 상태에 상관없이 상기 시동 신호에 의해 초기화되어 접지전압 레벨의 기준전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.The voltage control unit is initialized by the start signal regardless of the state of the fuse contained therein, the semiconductor memory device, characterized in that for generating a reference voltage of the ground voltage level.
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