JP2015046209A - 半導体記憶装置 - Google Patents

Abstract

【課題】初期化動作を高速化する。【解決手段】強誘電体セル２が内部回路部９に供給される第１の情報を格納し、センスアンプ４が、第１の情報を強誘電体セル２から読み出し、判定部８が第１の情報の修正の要否を判定する。ここで、判定部８は、強誘電体セル８ａと、センスアンプ４よりもセンスマージンの狭いセンスアンプ８ｂとを備え、電源投入時に強誘電体セル８ａに格納されている第２の情報を、センスアンプ８ｂを用いて読み出し、読み出された第２の情報が期待値と一致するときには、第１の情報の修正を不要と判定し、第１の情報による内部回路部９の設定を許可する。【選択図】図１

Description

本発明は、半導体記憶装置に関する。

電源を切っても情報を記憶することができる不揮発性の半導体記憶装置として、強誘電体メモリがある。
強誘電体メモリは、ＦｅＲＡＭ（Ferroelectric Random Access Memory）またはＦＲＡＭ（登録商標）とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを“１”データと“０”データに対応させることで、強誘電体膜に情報が書き込まれる。ＦｅＲＡＭの書き込み電圧はフラッシュメモリの書き込み電圧よりも低い。また、ＦｅＲＡＭは、フラッシュメモリよりも高速で書き込みができる。

ＦｅＲＡＭでは、電源投入時の初期化時に、強誘電体セル（メモリセル）から内部のタイミング回路やアナログ回路などの設定情報が読み出され、それらの設定情報に対するエラー検出及び訂正が行われた後、設定が行われる。

特開平１０−２２２９９０号公報 特開２０１０−１４６３８９号公報

しかし、初期化の際、強誘電体セルから、設定情報とともにエラー検出及び訂正を行うための情報（たとえば、ＥＣＣ（Error Correcting Code））を読み出し、設定情報に対してエラー検出及び訂正を行うようにすると、初期化動作に時間がかかってしまう。

発明の一観点によれば、内部回路部に供給される第１の情報を格納する第１の強誘電体セルと、前記第１の情報を前記第１の強誘電体セルから読み出す第１のセンスアンプと、前記第１の情報の修正の要否を判定する判定部と、を有し、前記判定部は、第２の強誘電体セルと、前記第１のセンスアンプよりもセンスマージンの狭い第２のセンスアンプとを備え、電源投入時に前記第２の強誘電体セルに格納されている第２の情報を、前記第２のセンスアンプを用いて読み出し、読み出された前記第２の情報が期待値と一致するときには、前記第１の情報の修正を不要と判定し、前記第１の情報による前記内部回路部の設定を許可する半導体記憶装置が提供される。

開示の半導体記憶装置によれば、初期化動作を高速化できる。

第１の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の一例を示す図である。 強誘電体セル領域の一例を示す図である。 選択部、判定部、強誘電体セル領域の情報領域と情報訂正領域の回路の一例を示す図である。 設定情報が供給される回路部の一例を示す図である。 弱センスアンプの一例を示す図である。 センスアンプと弱センスアンプの動作波形の一例を示す図である。 半導体記憶装置の動作の一例を示すタイミングチャートである。 判定部の変形例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の一例を示す図である。

半導体記憶装置１は、ＦｅＲＡＭであり、強誘電体セル２，３、センスアンプ４，５、修正部６、選択部７、判定部８、内部回路部９を有している。なお、図１では、内部回路部９の設定情報とその修正用の情報以外のデータが格納される強誘電体セルアレイや、強誘電体セルを選択する回路部などについては図示を省略している。また、図１では、センスアンプ４，５，８ｂで検出した値が、“０”であるか“１”であるか確定する部分（後述のラッチ回路）についても図示を省略している。

強誘電体セル２は、内部回路部９に供給される設定情報を格納する。設定情報は、たとえば、内部回路部９の動作タイミングを指定する情報、冗長アドレスの情報、アナログ回路を調整する情報、各種動作モードの設定情報などである。

強誘電体セル３は、設定情報を修正するための情報（以下修正用情報と呼ぶ）を格納している。修正用情報は、たとえば、ＥＣＣであり、設定情報よりも多くの情報量となっている。

センスアンプ４は、設定情報を強誘電体セル２から読み出し、センスアンプ５は、修正用情報を強誘電体セル３から読み出す。
修正部６は、センスアンプ５が読み出した修正用情報を用いて、センスアンプ４が読み出した設定情報を修正する。

選択部７は、センスアンプ４が読み出した設定情報または、修正部６にて設定情報を修正することによって得られた修正後の設定情報の何れかを選択し、内部回路部９に供給する。

判定部８は、設定情報の修正の要否を判定する。また、判定部８は、判定結果に基づき、選択部７に、センスアンプ４が読み出した設定情報または修正部６から出力される修正後の設定情報の何れかを選択させる。

ここで、判定部８は、強誘電体セル８ａ、センスアンプ８ｂ、比較部８ｃ、期待値格納部８ｄを有している。
強誘電体セル８ａは、“１”か“０”の値を保持している。以下、強誘電体セル８ａをモニタセル８ａと呼ぶ場合もある。

センスアンプ８ｂは、半導体記憶装置１の電源投入時に、モニタセル８ａに格納されている値を読み出す。センスアンプ８ｂは、上記のセンスアンプ４，５よりもセンスマージンの狭いものである。

なお、センスマージンが狭いとは、センスアンプ８ｂが、センスアンプ４，５よりも、強誘電体セル８ａから転送された電荷を蓄える容量が小さいことを意味する。電荷を蓄える容量が小さいと、“１”データ時と、“０”データ時に蓄えられる電荷量の差が小さくなり、熱減極などによる保持データの劣化を、より敏感に検出できるようになる。そのため、センスアンプ８ｂは、センスアンプ４，５よりも劣化の検出精度が高い。なお、以下、センスアンプ８ｂを、弱センスアンプ８ｂと呼ぶことにする。

比較部８ｃは、弱センスアンプ８ｂで読み出されたモニタセル８ａの値（モニタセル値）と、期待値格納部８ｄに格納されている期待値とを比較する。そして、比較部８ｃは、モニタセル値が期待値と一致したときには、修正部６に設定情報の修正が不要である旨を通知し、選択部７に、センスアンプ４が読み出した設定情報による内部回路部９の設定を許可させる旨の選択信号を供給する。また、モニタセル値が期待値と異なっているときには、比較部８ｃは、修正部６に設定情報の修正を行わせる旨の信号を供給するとともに、選択部７に、修正部６から出力される修正後の設定情報を選択させる旨の選択信号を供給する。

期待値格納部８ｄは、モニタセル８ａに格納されているべき期待値（“１”か“０”）を格納している。
このように、判定部８は、電源投入時に、モニタセル８ａに格納されている値が期待値と一致したときには、設定情報の修正を不要と判定し、その設定情報による内部回路部９の設定を許可する機能をもつ。

内部回路部９は、たとえば、タイミング回路、アナログ回路、強誘電体セルアレイの冗長領域など、初期化時に設定が行われる様々な回路が適用できる。
以下、第１の実施の形態の半導体記憶装置１の動作例を説明する。

図１に示されているように、まず、半導体記憶装置１に電源が投入されると（ステップＳ１）、設定情報及びモニタセル値の読み出しが行われる（ステップＳ２）。
ステップＳ２の処理では、センスアンプ４は、強誘電体セル２から設定情報を読み出す。一方、弱センスアンプ８ｂは、モニタセル８ａからモニタセル値を読み出す。弱センスアンプ８ｂによる読み出しは、たとえば、センスアンプ４による読み出しより前、センスアンプ４による読み出しと同時、またはその直後に行われる。

その後、比較部８ｃにて、モニタセル値が期待値と一致しているか否かが判定される（ステップＳ３）。
モニタセル値が期待値と一致している場合には、判定部８は、センスアンプ４が読み出した設定情報による内部回路部の設定を許可する。これにより、選択部７は、センスアンプ４が読み出した設定情報を内部回路部９に供給し、初期設定を完了させる（ステップＳ４）。

一方、モニタセル値が期待値と異なっている場合には、判定部８の比較部８ｃは、修正部６に対して、設定情報の修正を行わせる旨の信号を供給するとともに、選択部７に、修正部６から出力される修正後の設定情報を選択させる旨の選択信号を供給する。これにより、修正部６は、センスアンプ５に、強誘電体セル３に格納されている修正用情報を読み出させ、その修正用情報により、センスアンプ４から読み出されている設定情報の修正を行う（ステップＳ５）。なお、修正部６は、修正した設定情報を強誘電体セル２に書き込むようにしてもよい。

設定情報の修正後、選択部７は、修正された設定情報を内部回路部９に供給し、初期設定を完了させる（ステップＳ６）。
第１の実施の形態の半導体記憶装置１によれば、モニタセル値が期待値と一致し、設定情報が内部回路部９に供給される時点（タイミングｔ１）に同期して、初期設定を完了させることができる。

モニタセル値が期待値と異なる場合には、修正した設定情報が内部回路部９に供給される時点（タイミングｔ２）まで、初期設定が完了されないが、このケースはまれである。半田処理を行うパッケージング工程後などの熱減極が発生している可能性がある特異な時点、または電源起動環境が不安定な状況では、モニタセル値と期待値とが異なる可能性がある。しかし、半導体記憶装置１が正しく使用されている動作環境下ではほぼ、タイミングｔ１にて初期設定が完了することになる。そのため、電源投入時に、毎回、設定情報とともに全ての修正用情報を読み出す場合よりも、初期化動作を高速化できる。

また、モニタセル値が期待値と異なるときには、設定値の修正が行われるので、設定値の信頼性を保つことができる。
（第２の実施の形態）
図２は、第２の実施の形態の半導体記憶装置の一例を示す図である。

なお、図２では、各配線の一部において、その配線で伝達される信号の信号名の一例が併記されているが、当該信号以外の信号が当該配線で伝達されていてもよい。以降の図についても適宜信号名が配線に併記されているが、同様である。

半導体記憶装置１０は、強誘電体セルアレイ１１、ロウデコーダ１２、コラムデコーダ１３、センスアンプ１４、冗長領域１５、アドレスラッチ回路１６、入出力回路１７、回路部１８を有している。

強誘電体セルアレイ１１には、図示しない複数の強誘電体セルがマトリクス状に配列されている。
ロウデコーダ１２とコラムデコーダ１３は、アドレスラッチ回路１６から送られてくるアドレス信号に応じて、強誘電体セルアレイ１１の強誘電体セルを選択する。

センスアンプ１４は、選択された強誘電体セルに保持されているデータの読み出しなどを行う。センスアンプ１４は、コモンデータバスｃｄｂｚに接続されている。
冗長領域１５は、強誘電体セルアレイ１１内の強誘電体セルのエラー検出及び訂正を行う領域であり、図示を省略しているが、複数の強誘電体セル（冗長セル）や冗長セルを選択して読み出す回路部などを有している。冗長領域１５は、コモンデータバスｃｄｂｚに接続されている。

アドレスラッチ回路１６は、アドレス端子Ａ１〜Ａｎから入力されるアドレスを保持する。
入出力回路１７は、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎと、コモンデータバスｃｄｂｚの間に接続されている。そして、入出力回路１７は、回路部１８の制御のもと、センスアンプ１４から読み出されたデータを、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎから出力したり、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｎから入力される書き込みデータを、センスアンプ１４に送信する。

回路部１８は、チップイネーブル端子／ＣＥ１、ライトイネーブル端子／ＷＥ、出力イネーブル端子／ＯＥなどの制御端子から入力される制御信号に基づき、入出力回路１７などを制御する。

さらに、半導体記憶装置１０は、起動検出部１９、起動制御部２０、強誘電体セル領域選択部２１、データパス切り替え回路２２、選択部２３、判定部２４、修正部２５、強誘電体セル領域２６、判定結果出力部２７、回路部２８を有している。

起動検出部１９は、半導体記憶装置１０の起動（電源の投入）を検出し、電源電圧が、半導体記憶装置１０の内部が正常動作可能な電源電圧Ｖｄｄとなると、たとえば、電位レベルがＨ（High）レベルとなる信号Ｐｅｎｚを出力する。

起動制御部２０は、信号ＰｅｎｚがＨレベルとなると、半導体記憶装置１０の起動時の動作を制御する。起動制御部２０は、起動時に、たとえば、電位レベルがＨレベルとなる信号ＳＡＡｚと、信号ＡＣＴｚを出力する。信号ＳＡＡｚは、Ｈレベルのときに、強誘電体セル領域２６を活性化させる信号である。信号ＡＣＴｚは、Ｈレベルのときに、判定部２４を活性化させる信号である。

また、起動制御部２０は、判定部２４での判定動作中に、電位レベルがＨレベルとなる信号ＯＥｄｚを入出力回路１７に供給する。信号ＯＥｄｚは、Ｈレベルのときに、判定部２４での判定動作中に読み出された強誘電体セル領域２６に格納されていた設定情報が、誤って出力されることを防止するために、入出力回路１７を無効化する信号である。

また、起動制御部２０は、判定部２４での判定終了後に、電位レベルがＨレベルとなる信号ＡＣＴ１ｚを、判定結果出力部２７に供給する。信号ＡＣＴ１ｚは、Ｈレベルのときに、判定結果を半導体記憶装置１０の外部に出力させるための信号である。

強誘電体セル領域選択部２１は、信号ＳＡＡｚがＬ（Low）レベルのときに、電位レベルがＨレベルとなり、センスアンプ１４を活性化する信号Ａｅｎｚを出力する。また、強誘電体セル領域選択部２１は、信号ＳＡＡｚがＨレベルのときに、電位レベルがＨレベルとなる信号ＳＡｅｎｚをデータパス切り替え回路２２に供給する。信号ＳＡｅｎｚは、Ｈレベルのとき、データパス切り替え回路２２に、選択部２３や強誘電体セル領域２６を、コモンデータバスｃｄｂｚに接続させる信号である。

データパス切り替え回路２２は、信号ＳＡｅｎｚに基づき、選択部２３や強誘電体セル領域２６をコモンデータバスｃｄｂｚに接続したり、接続を切断する。
選択部２３、判定部２４、修正部２５、強誘電体セル領域２６については後述する。

判定結果出力部２７は、信号ＡＣＴ１ｚがＨレベルのときに、判定結果を、たとえば、入出力回路１７を介して、半導体記憶装置１０の外部に出力する。判定結果出力部２７には、判定部２４から出力される信号ｉｎｄｚ（後述する）が入力される。信号ｉｎｄｚの状態で判定結果が分かるので、判定結果出力部２７は、信頼性に問題ないと判定された場合には、たとえば、“０１０１”を出力し、信頼性に問題ありと判定された場合には、たとえば、“１０１０”を出力する。

コモンデータバスｃｄｂｚに接続されている回路部２８は、たとえば、タイミング回路を有し、強誘電体セル領域２６から読み出された設定情報が設定される。
以下、選択部２３、判定部２４、強誘電体セル領域２６の一例を説明する。

（選択部２３、判定部２４、強誘電体セル領域２６の一例）
図３は、強誘電体セル領域の一例を示す図である。
強誘電体セル領域２６は、情報領域２６ａと、情報訂正領域２６ｂを有している。

情報領域２６ａは、初期化時に、冗長領域１５や回路部２８に設定する設定情報が格納される領域として、冗長アドレス情報領域、タイミング設定情報領域など、を有している。

また、情報訂正領域２６ｂは、情報領域２６ａに格納されている設定情報を訂正するための情報を格納する領域として、冗長アドレス情報訂正領域、タイミング設定情報訂正領域などを有している。設定情報を訂正するための情報は、設定情報よりも情報量が多いため、情報訂正領域２６ｂの大きさは、情報領域２６ａよりも大きい。

図４は、選択部、判定部、強誘電体セル領域の情報領域と情報訂正領域の回路の一例を示す図である。
情報領域２６ａは、強誘電体セル３０、センスアンプ３１、ラッチ回路３２を有している。

強誘電体セル３０には、たとえば、冗長領域１５や回路部２８などに設定する設定情報が格納される。強誘電体セル３０は、トランジスタＴｒと強誘電体キャパシタＣを有している。トランジスタＴｒは、ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であり、ドレインにビット線ＢＬｚが接続されており、ソースに強誘電体キャパシタＣの一方の端子が接続されている。強誘電体キャパシタＣの他方の端子にはプレート線ＰＬが接続されている。また、トランジスタＴｒのゲートには、ワード線ＷＬが接続されている。トランジスタＴｒのゲートにワード線ＷＬを介してＨレベルの制御信号が入力され、かつプレート線ＰＬを介してＨレベルの制御信号が入力されると、この強誘電体セル３０が選択される。

なお、ワード線ＷＬやプレート線ＰＬは、図２に示した起動制御部２０が駆動してもよいし、強誘電体セル領域２６内に、起動制御部２０から供給される信号ＳＡＡｚに応じて、ワード線ＷＬやプレート線ＰＬを駆動する回路を設けてもよい。

センスアンプ３１は、ビット線ＢＬｚに接続されており、強誘電体セル３０に保持されているデータを読み出す。
ラッチ回路３２は、センスアンプ３１で読み出された強誘電体セル３０のデータを保持するとともに、そのデータが“１”であるか“０”であるか確定する機能を有する。ラッチ回路３２では、センスアンプ３１で読み出された強誘電体セル３０のデータが基準電圧と比較され、“１”であるか“０”であるかが確定される。

基準電圧としては、たとえば、“１”データと“０”データを保持している２つの強誘電体セルから、各セルのビット線に接続された２つのセンスアンプにより読み出された２つの電圧値を使用することが可能である。

ラッチ回路３２で“１”であるか“０”であるか確定されたデータｄｂｚは、選択部２３及び修正部２５に供給される。
情報訂正領域２６ｂは、強誘電体セル４０−１〜４０−ｎ、センスアンプ４１−１〜４１−ｎ、ラッチ回路４２−１〜４２−ｎを有している。

強誘電体セル４０−１〜４０−ｎには、設定情報の修正用情報が格納される。強誘電体セル４０−１〜４０−ｎは、ビット線ＢＬｒｚ１〜ＢＬｒｚｎに接続されており、情報領域２６ａの強誘電体セル３０と同様の回路となっている。

センスアンプ４１−１〜４１−ｎ、ラッチ回路４２−１〜４２−ｎも、情報領域２６ａのセンスアンプ３１、ラッチ回路３２と同様の動作を行う。たとえば、ラッチ回路４２−１〜４２−ｎからは修正用情報としてデータｒｄｂｚが修正部２５に供給される。ただし、ラッチ回路４２−１〜４２−ｎは、判定部２４から出力される信号ｉｎｄｚが“０”のとき動作が無効化され、信号ｉｎｄｚが“１”のとき動作が有効化される。

判定部２４は、モニタセル５０、弱センスアンプ５１、ラッチ回路５２、レジスタ回路５３、判定回路５４を有している。
モニタセル５０には、モニタセル値として、“０”データか“１”データが格納される。以下では、“１”データが予め格納されているものとする。モニタセル５０は、ビット線ＢＬｓｚに接続されており、情報領域２６ａの強誘電体セル３０と同様の回路となっている。

弱センスアンプ５１は、情報領域２６ａのセンスアンプ３１と同様の動作を行うが、センスアンプ３１及び、情報訂正領域２６ｂのセンスアンプ４１−１〜４１−ｎよりも、センスマージンが狭い。そのため、前述したように、弱センスアンプ５１は、センスアンプ３１，４１−１〜４１−ｎよりも劣化の検出精度が高い。

ラッチ回路５２は、前述した情報領域２６ａのラッチ回路３２と同様の動作を行う。ラッチ回路５２からは、モニタセル５０から弱センスアンプ５１を用いて読み出されたデータｄｂｓｚが出力され、判定回路５４に供給される。なお、ラッチ回路５２として、前述した基準電圧を出力する２つのセンスアンプを、弱センスアンプとすることで、モニタセル５０の保持データの劣化の検出能力をより向上させるようにしてもよい。

レジスタ回路５３は、期待値を格納している。たとえば、上記のように、モニタセル５０に予め“１”が格納されている場合には、レジスタ回路５３は、期待値として、“１”を格納する。なお、期待値は、レジスタ回路５３からではなく、たとえば、図２に示した起動制御部２０から供給されるようにしてもよい。

判定回路５４は、たとえば、ＥｘＯＲ回路５４ａを有し、データｄｂｓｚと期待値とを比較し、一致していれば“０”を信号ｉｎｄｚとして出力し、異なっていれば“１”を信号ｉｎｄｚとして出力する。レジスタ回路５３に期待値として“１”が格納されている場合には、データｄｂｓｚが“１”であれば、信号ｉｎｄｚは“０”となり、データｄｂｓｚが“０”であれば、信号ｉｎｄｚは“１”となる。信号ｉｎｄｚは、選択部２３、データパス切り替え回路２２、情報訂正領域２６ｂのラッチ回路４２−１〜４２−ｎ及び修正部２５に供給される。

修正部２５は、信号ｉｎｄｚが“１”のとき、すなわち、データｄｂｓｚが期待値と異なっているとき、ラッチ回路４２−１〜４２−ｎから出力される修正用情報であるデータｒｄｂｚを用いて、ラッチ回路３２から出力されるデータｄｂｚを修正する。修正されたデータｄｂｚは、データｄｂｎｚとして選択部２３に供給される。また、修正部２５は、修正が完了したときに、電位レベルがＬレベルとなる信号ｃｏｍｐｘをデータパス切り替え回路２２に供給する。

信号ｉｎｄｚが“０”のとき、すなわち、データｄｂｓｚが期待値と一致しているときは、修正部２５の動作は無効化される。
なお、図４の例では、図示を簡略化するため、１つの強誘電体セル３０に格納されている設定情報を修正する際に、ｎ個の強誘電体セル４０−１〜４０−ｎに格納されている修正用情報を用いる場合を示している。設定情報を格納する強誘電体セルがｍ個ある場合には、たとえば、修正用情報を格納する強誘電体セルは、ｎ×ｍ個用いられる。

選択部２３は、トランジスタ６０，６１，６２，６３、インバータ６４を有している。トランジスタ６０，６２は、ｎチャネル型ＭＯＳＦＥＴであり、トランジスタ６１，６３はｐチャネル型ＭＯＳＦＥＴである。

トランジスタ６０，６１の一方の入出力端子（ドレインまたはソース）はラッチ回路３２に接続されており、他方の入出力端子はデータパス切り替え回路２２に接続されている。トランジスタ６０のゲートには、インバータ６４を介して信号ｉｎｄｚの反転論理信号が入力され、トランジスタ６１のゲートには、信号ｉｎｄｚが入力される。

トランジスタ６２，６３の一方の入出力端子は、修正部２５に接続されており、他方の入出力端子はデータパス切り替え回路２２に接続されている。トランジスタ６２のゲートには信号ｉｎｄｚが入力され、トランジスタ６３のゲートには、インバータ６４を介して信号ｉｎｄｚの反転論理信号が入力される。

このような選択部２３によれば、信号ｉｎｄｚが“０”のとき、すなわち、データｄｂｓｚが、期待値と一致したときには、トランジスタ６０，６１がオンし、トランジスタ６２，６３がオフする。これにより、データｄｂｚが選択され、データパス切り替え回路２２に供給される。一方、信号ｉｎｄｚが“１”のとき、すなわち、データｄｂｓｚが、期待値と異なるときには、トランジスタ６０，６１がオフし、トランジスタ６２，６３がオンする。これにより、修正部２５から出力されるデータｄｂｎｚが選択され、データパス切り替え回路２２に供給される。

次に、コモンデータバスｃｄｂｚを介して設定情報が供給される回路部２８の一例を説明する。
（回路部２８の一例）
図５は、設定情報が供給される回路部の一例を示す図である。

図５では、設定情報の一例であるタイミング設定情報（以下信号ｉＴｉｍ０ｚ，ｉＴｉｍ１ｚ，…などと表記する）が、供給される回路部２８の例が示されている。
回路部２８は、インバータ７０，７１，７２，７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３、ＮＡＮＤ回路８４，８５，８６、トランジスタ８７，８８，８９，９０、タイミング回路９１を有している。

ＮＡＮＤ回路８４の一方の入力端子には、インバータ７０で論理レベルが反転された、前述の信号ｉｎｄｚが入力され、他方の入力端子には、インバータ７０〜７３で遅延された信号ｉｎｄｚが入力される。

ＮＡＮＤ回路８５の一方の入力端子には、インバータ７４で論理レベルが反転された、前述の信号ｃｏｍｐｘが入力され、他方の入力端子には、インバータ７４〜７７で遅延された信号ｃｏｍｐｘが入力される。

ＮＡＮＤ回路８６の一方の入力端子には、ＮＡＮＤ回路８４の出力信号（以下信号ｉｎｄｐｘと表記する）が入力され、他方の入力端子には、ＮＡＮＤ回路８５の出力信号（以下信号ｃｏｍｐｐｘと表記する）が入力される。ＮＡＮＤ回路８６の出力信号は、インバータ７８，７９を介してタイミング回路９１に入力される。以下、タイミング回路９１に入力されるインバータ７９の出力信号を信号ｓｔｐｚと表記する。

図５の例では、トランジスタ８７，９０は、ｐチャネル型ＭＯＳＦＥＴであり、トランジスタ８８，８９は、ｎチャネル型ＭＯＳＦＥＴとなっている。
トランジスタ８７，８８の一方の入出力端子（ドレインまたはソース）はコモンデータバスｃｄｂｚに接続されており、コモンデータバスｃｄｂｚを経由して信号ｉＴｉｍ０ｚが入力され、他方の入出力端子はタイミング回路９１に接続されている。トランジスタ８７のゲートには、インバータ７８の出力信号が入力され、トランジスタ８８のゲートには、ＮＡＮＤ回路８６の出力信号が入力される。トランジスタ８７，８８が両方オン状態のときには、信号ｉＴｉｍ０ｚが、信号Ｔｉｍ０ｚとしてタイミング回路９１に供給される。

トランジスタ８９，９０の一方の入出力端子はコモンデータバスｃｄｂｚに接続されており、コモンデータバスｃｄｂｚを経由して信号ｉＴｉｍ１ｚが入力され、他方の入出力端子はタイミング回路９１に接続されている。トランジスタ８９のゲートには、ＮＡＮＤ回路８６の出力信号が入力され、トランジスタ９０のゲートには、インバータ７８の出力信号が入力される。トランジスタ８９，９０が両方オン状態のときには、信号ｉＴｉｍ１ｚが、信号Ｔｉｍ１ｚとしてタイミング回路９１に供給される。

インバータ８０の入力端子及びインバータ８１の出力端子は、トランジスタ８７，８８の他方の入出力端子とタイミング回路９１の間に接続されている。インバータ８０の出力端子はインバータ８１の入力端子に接続され、インバータ８１の出力端子はインバータ８０の入力端子に接続されており、このような接続のインバータ８０，８１によりラッチ回路が実現されている。

インバータ８２，８３についてもインバータ８０，８１と同様の接続で、トランジスタ８９，９０の他方の入出力端子とタイミング回路９１の間に接続されており、ラッチ回路を実現している。

なお、設定情報のビット数に応じて、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴの対による同様のスイッチと、インバータ対によるラッチ回路が、コモンデータバスｃｄｂｚとタイミング回路９１との間にさらに設けられていてもよい。

次に、弱センスアンプの一例を説明する。
（弱センスアンプ５１の一例）
図６は、弱センスアンプの一例を示す図である。

図６の例では、弱センスアンプ５１は、ビット線グランドセンス回路であり、ビット線ＢＬｓｚの電位を接地電位（ＧＮＤ）に維持したままプレート線（図示せず）を立ち上げる読み出し方式に適用される。この読み出し方式では、ビット線ＢＬｓｚの電位をＧＮＤ近傍で読み出すことにより、低い電源電圧でも効率的にモニタセル５０内の図示しない強誘電体キャパシタへ電圧を印加できる。

弱センスアンプ５１は、インバータ１００、ｎチャネル型のＭＯＳＦＥＴであるトランジスタ１０１，１０３、ｐチャネル型のＭＯＳＦＥＴであるトランジスタ１０２，１０４、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を有している。

トランジスタ１０１のドレインはビット線ＢＬｓｚに接続されており、ソースは接地されている。トランジスタ１０１のゲートは、ノードＢＧＮＤに接続されている。ノードＢＧＮＤには、ビット線ＢＬｓｚの初期化時には、Ｈレベルの信号となる制御信号が供給される。

ビット線ＢＬｓｚには、キャパシタＣ１の一方の端子が接続されており、キャパシタＣ１の他方の端子はキャパシタＣ２の一方の端子に接続されている。また、キャパシタＣ２の他方の端子はノードＭＧＥＮに接続されている。ノードＭＧＥＮには、モニタセル５０の読み出し時にＬレベルとなる制御信号が供給される。

ノードＢＧＮＤ，ＭＧＥＮに供給される制御信号は、たとえば、起動制御部２０または回路部１８で生成される。
キャパシタＣ１，Ｃ２の間には、インバータ１００の入力端子が接続されている。インバータ１００の出力端子はキャパシタＣ３の一方の端子に接続されている。キャパシタＣ３の他方の端子は、トランジスタ１０２のゲートに接続されている。トランジスタ１０２のソースはビット線ＢＬｓｚに接続されており、ドレインはノードＭＩＮＵＳに接続されている。キャパシタＣ４，Ｃ５の一方の端子及びトランジスタ１０４のゲートは、ノードＭＩＮＵＳに接続されている。キャパシタＣ４の他方の端子は、ノードＭＧＥＮに接続されている。キャパシタＣ５の他方の端子は、トランジスタ１０３のゲートに接続されている。トランジスタ１０３のドレインには電源電圧Ｖｄｄが印加されており、ソースにはノードＩｄｂｚ及びトランジスタ１０４のソースが接続されている。トランジスタ１０４のドレインは接地されている。ノードＩｄｂｚは、図４に示したラッチ回路５２に接続されている。

このような弱センスアンプ５１において、キャパシタＣ２は、ビット線ＢＬｓｚへの電荷の注入を調整する機能を有している。キャパシタＣ４は、モニタセル５０から読み出された電荷量に相当する電荷量を吸収する機能を有している。この機能により、ビット線ＢＬｓｚの状況によらず、“１”データの読み出し時にビット線ＢＬｓｚの電位が接地電位に維持できるようになっている。キャパシタＣ５は、モニタセル５０から読み出された値に応じた負の電位を、正の電位へとシフトする機能を有する。

図４に示したセンスアンプ３１，４１−１〜４１−ｎも同様の回路で実現できるが、弱センスアンプ５１は、それらのセンスアンプ３１，４１−１〜４１−ｎと以下の点で異なっている。

センスアンプ３１，４１−１〜４１−ｎ及び弱センスアンプ５１では、たとえば、キャパシタＣ４は、強誘電体キャパシタで実現される。キャパシタＣ４の容量値は、最適値をもつ。しかし、弱センスアンプ５１ではその最適値より小さい容量値のキャパシタＣ４が用いられる。たとえば、キャパシタＣ４は、センスアンプ３１，４１−１〜４１−ｎに適用されるものでは、サイズ（電極面積）が２μｍ²であるところを、弱センスアンプ５１に適用されるものでは１．５μｍ²とする。これにより、キャパシタＣ４の容量値は、弱センスアンプ５１の方が、センスアンプ３１，４１−１〜４１−ｎよりも小さくなる。

そのため、弱センスアンプ５１では、センスアンプ３１，４１−１〜４１−ｎよりも、モニタセル５０から転送された電荷を蓄える容量が小さい。電荷を蓄える容量が小さいと、“１”データ時と、“０”データ時に検出される電荷量の差が小さくなり、熱減極などによる保持データの劣化を、より敏感に検出できるようになる。そのため、弱センスアンプ５１は、センスアンプ３１，４１−１〜４１−ｎよりも劣化の検出精度が相対的に高い。

以下、センスアンプ３１，４１−１〜４１−ｎの動作波形と、弱センスアンプ５１の動作波形の一例を説明する。なお、以下では、センスアンプ３１，４１−１〜４１−ｎでも、図６に示したような回路を用いるものとして説明する（ただ上記のように、キャパシタＣ４のサイズが弱センスアンプ５１のものと異なる）。

（センスアンプ３１，４１−１〜４１−ｎと、弱センスアンプ５１の動作波形の一例）
図７は、センスアンプと弱センスアンプの動作波形の一例を示す図である。
図７には、強誘電体セル（強誘電体セル３０，４０−１〜４０−ｎまたはモニタセル５０）のワード線ＷＬ及びプレート線ＰＬの電位、図６に示したノードＭＧＥＮの電位の例が示されている。さらに、センスアンプ（センスアンプ３１，４１−１〜４１−ｎ）と弱センスアンプ５１における、図６のノードＭＩＮＵＳ，Ｉｄｂｚの電位の例が示されている。

半導体記憶装置１０に電源が投入され、前述の信号ＰｅｎｚがＨレベルになると、起動制御部２０は、ワード線ＷＬの電位レベルをＨレベルに立ち上げる（タイミングｔ５）。また、このとき、制御信号によってノードＭＧＥＮの電位もＬレベルに下がり、それによって、ノードＭＩＮＵＳの電位もＬレベル（０Ｖ以下）に下がる。

タイミングｔ６において、プレート線ＰＬの電位が上がり始めると、読み出しが開始される。このとき、ビット線ＢＬｓｚ（情報領域２６ａの場合はビット線ＢＬｚ、情報訂正領域２６ｂの場合は、ビット線ＢＬｒｚ１〜ＢＬｒｚｎ）に、強誘電体セルに書き込まれているデータが読み出される。読み出されたデータは、トランジスタ１０２を介して、ノードＭＩＮＵＳへと転送される。この際、ビット線ＢＬｓｚの電圧はキャパシタＣ１、インバータ１００、キャパシタＣ３により増幅されて、トランジスタ１０２のゲート電圧となる。

読み出されたデータが“１”のときには、ノードＭＩＮＵＳの電位は、０Ｖ（グランドレベル）となり、読み出されたデータが“０”のときには、マイナスの電位となる。読み出しデータが“１”と“０”のときのノードＭＩＮＵＳにおける電位差は、キャパシタＣ４の容量値に大きく依存する。キャパシタＣ４のサイズがセンスアンプ３１，４１−１〜４１−ｎよりも小さい弱センスアンプ５１では、図７のように、読み出しデータが“１”と“０”のときのノードＭＩＮＵＳにおける電位差は、センスアンプ３１，４１−１〜４１−ｎのものより小さい。

ノードＭＩＮＵＳの電位は、キャパシタＣ５、トランジスタ１０３，１０４により、プラスにシフトされてノードＩｄｂｚから出力される。ラッチ回路３２，４２−１〜４２−ｎ，５２では、このノードＩｄｂｚの電位と基準電圧との比較が行われ、“１”または“０”データとしてラッチされ、前述したデータｄｂｚ，ｒｄｂｚ，ｄｂｓｚとなる。

上記では、弱センスアンプ５１において、キャパシタＣ４のサイズを、センスアンプ３１，４１−１〜４１−ｎのものよりも小さくするとしたが、キャパシタＣ２，Ｃ５についてもセンスアンプ３１，４１−１〜４１−ｎのものよりも小さくしてもよい。すなわち、弱センスアンプ５１のキャパシタＣ２，Ｃ５の容量値についてもセンスアンプ３１，４１−１〜４１−ｎのものよりも小さくしてもよい。

キャパシタＣ２の、サイズを小さくすることで、データの保持特性の劣化を精度よく検出できるようになる。キャパシタＣ５のサイズを小さくすることで、前述のマイナスの電位が小さいと、電位シフトが十分に行えなくなり、誤った値が得られることになるため、データの保持特性や熱減極による劣化を精度よく検出できるようになる。

キャパシタＣ２，Ｃ５は、たとえば、強誘電体キャパシタである。
弱センスアンプ５１としてたとえば、以下のパターンが考えられる。
（パターン１）キャパシタＣ２のサイズが最適値（たとえば、２．０μｍ²）より小さく（たとえば、１．５μｍ²）、キャパシタＣ４，Ｃ５のサイズが最適値（たとえば、２．０μｍ²）であるパターン。

（パターン２）キャパシタＣ４のサイズが最適値（たとえば、２．０μｍ²）より小さく（たとえば、１．５μｍ²）、キャパシタＣ２，Ｃ５のサイズが最適値（たとえば、２．０μｍ²）であるパターン。

（パターン３）キャパシタＣ２，Ｃ４，Ｃ５のサイズが最適値（たとえば、２．０μｍ²）より小さいサイズ（たとえば、１．５μｍ²）であるパターン。
他にも、上記キャパシタＣ２，Ｃ４，Ｃ５のうち、２つのサイズが最適値よりも小さいパターンや、キャパシタＣ５のサイズだけが最適値よりも小さいパターンも考えられる。

また、キャパシタＣ２については、サイズを最適値よりも大幅に大きくすることで、キャパシタＣ１の負荷を増加させ、ゲインを故意に落とし、劣化を検出する能力を上げてもよい。

以下、第２の実施の形態の半導体記憶装置１０の動作の一例を説明する。
（半導体記憶装置１０の動作例）
図８は、半導体記憶装置の動作の一例を示すタイミングチャートである。

図８には、情報領域２６ａの強誘電体セル３０のワード線ＷＬの電位、センスアンプ３１を活性化させるための信号ＳＡｏｎ（図４などでは図示を省略しているが、たとえば、図２の起動制御部２０から供給される）の例が示されている。さらに、前述した各信号またはデータｄｂｚ，ｄｂｓｚ，ｉｎｄｚ，ｉｎｄｐｘ，Ｔｉｍｎｚ（たとえば、前述した信号Ｔｉｍ０ｚまたは信号Ｔｉｍ１ｚ），ｓｔｐｚ，ｒｄｂｚ，ｄｂｎｚ，ｃｏｍｐｘ，ｃｏｍｐｐｘの例が示されている。プレート線ＰＬの電位などは図示が省略されている。

なお、実線で示されている波形は、モニタセル５０から読み出された値が、期待値と一致したとき（正常時）の動作波形の例を示し、点線で示されている波形は、モニタセル５０から読み出された値が、期待値と異なるとき（異常時）の動作波形の例を示している。なお、モニタセル５０には、予め“１”が書き込まれているものとする。

図８では図示を省略しているが、半導体記憶装置１０に電源が投入され、前述の信号ＰｅｎｚがＨレベルになると、起動制御部２０は、ワード線ＷＬの電位レベルをＨレベルに立ち上げ、強誘電体セル３０を選択する（タイミングｔ１０）。そして、信号ＳＡｏｎがＨレベルになり、センスアンプ３１が活性化される（タイミングｔ１１）。これにより、強誘電体セル３０に書き込まれている値がセンスアンプ３１により読み出され、ラッチ回路３２によりＨレベル（“１”）またはＬレベル（“０”）のデータｄｂｚが出力される（タイミングｔ１２）。

タイミングｔ１０，ｔ１１では、判定部２４のモニタセル５０も選択され、弱センスアンプ５１も活性化され、正常時には、タイミングｔ１２で、ラッチ回路５２から“１”のデータｄｂｓｚが出力される。異常時（たとえば、熱減極などが発生したとき）には、データｄｂｓｚは“０”のままとなる。

正常時には、データｄｂｓｚは、期待値と一致するので、判定回路５４の出力である信号ｉｎｄｚはＬレベルとなる（タイミングｔ１３）。これにより、トランジスタ６０，６１がオンし、トランジスタ６２，６３がオフし、データｄｂｚが選択部２３で選択され、データパス切り替え回路２２に供給される。データｄｂｚは、たとえば、タイミング設定情報である信号ｉＴｉｍｎｚ（図５に示した、信号ｉＴｉｍ０ｚまたは信号ｉＴｉｍ１ｚ）として、回路部２８に供給される。

図５に示したように信号ｉｎｄｚも、回路部２８に入力される。信号ｉｎｄｚがＬレベルのとき、ＮＡＮＤ回路８４の出力である信号ｉｎｄｐｘは、Ｌレベルとなる（タイミングｔ１４）。

これにより、回路部２８において、ＮＡＮＤ回路８６の出力信号がＨレベルとなり、トランジスタ８７〜９０がオンする。そのため、信号ｉＴｉｍｎｚが、信号Ｔｉｍｎｚとして、インバータ８０，８１またはインバータ８２，８３によるラッチ回路でラッチされるとともに、タイミング回路９１に供給される（タイミングｔ１５）。また、タイミングｔ１５では、一定期間、Ｈレベルとなる信号ｓｔｐｚがインバータ７９から出力され、タイミング回路９１に供給される。信号ｓｔｐｚは、タイミング回路９１の動作を開始させるための信号である。

このように、正常時には、タイミングｔ１５にて、設定情報である信号Ｔｉｍｎｚのタイミング回路９１への設定が可能であり、タイミング回路９１を動作開始させることができる。

一方、異常時には、タイミングｔ１１以降もデータｄｂｓｚは、Ｌレベルのままであるので、判定回路５４から出力される信号ｉｎｄｚは、Ｈレベルのままである。
これにより、情報訂正領域２６ｂの強誘電体セル４０−１〜４０−ｎの読み出しが行われ、ラッチ回路４２−１〜４２−ｎからは修正用情報としてデータｒｄｂｚが修正部２５に供給される（タイミングｔ１６）。修正部２５は、情報領域２６ａから読み出されたデータｄｂｚを、データｒｄｂｚを用いて修正し、修正が完了したら、データｄｂｎｚを出力し（タイミングｔ１７）、信号ｃｏｍｐｘをＨレベルからＬレベルにする（タイミングｔ１８）。

信号ｉｎｄｚはＨレベルであるので、図４のトランジスタ６０，６１がオフし、トランジスタ６２，６３がオンし、データｄｂｎｚが選択部２３で選択され、データパス切り替え回路２２に供給される。データｄｂｎｚは、たとえば、タイミング設定情報である信号ｉＴｉｍｎｚとして、回路部２８に供給される。

図５に示した回路部２８では、信号ｉｎｄｚが、Ｈレベルのままであるので、ＮＡＮＤ回路８６の一方の入力端子に入力される信号ｉｎｄｐｘはＨレベルのままである。修正部２５での修正が完了し、タイミングｔ１８において、信号ｃｏｍｐｘがＬレベルとなると、ＮＡＮＤ回路８６の他方の入力端子に入力される信号ｃｏｍｐｐｘはＬレベルとなる（タイミングｔ１９）。これにより、ＮＡＮＤ回路８６の出力信号はＨレベルとなり、トランジスタ８７〜９０はオンする。

そのため、信号ｉＴｉｍｎｚが、信号Ｔｉｍｎｚとして、インバータ８０，８１またはインバータ８２，８３によるラッチ回路でラッチされるとともに、タイミング回路９１に供給される（タイミングｔ２０）。また、タイミングｔ２０では、一定期間、Ｈレベルとなる信号ｓｔｐｚがインバータ７９から出力され、タイミング回路９１に供給される。

このように、異常時には、タイミングｔ２０にて、修正した設定情報であるデータｄｂｎｚに基づく信号Ｔｉｍｎｚをタイミング回路９１に設定でき、タイミング回路９１の動作が開始できる。

異常時には、信号Ｔｉｍｎｚがタイミング回路９１に供給される時点（タイミングｔ２０）まで、初期設定が完了されないが、このケースはまれである。半田処理を行うパッケージング工程後などで熱減極が発生している時点、または電源起動環境が不安定な状況などでは、モニタセル値と期待値とが異なる可能性がある。しかし、半導体記憶装置１０が正しく使用されている動作環境下ではほぼ、タイミングｔ１５にて強誘電体セル３０に書き込まれている設定値に基づく、初期設定が完了できることになる。そのため、電源投入時に、毎回、設定情報とともに全ての修正用情報を読み出す場合よりも、初期化動作を高速化できる。

また、異常時には、設定値の修正が行われるので、設定値の信頼性を保つことができる。
なお、上記では、１つのモニタセル５０に予め“１”が書き込まれており、電源投入時にモニタセル５０の値を読み出してデータの信頼性を判定していたが、複数のモニタセル及び複数の弱センスアンプを用いてデータの信頼性を判定してもよい。以下、複数のモニタセル及び複数の弱センスアンプを有する判定部２４の変形例を説明する。

（判定部２４の変形例）
図９は、判定部の変形例を示す図である。
判定部２４ａは、モニタセル５０−１，５０−２、弱センスアンプ５１−１，５１−２、ラッチ回路５２−１，５２−２、レジスタ回路５３−１，５３−２、判定回路５４−１，５４−２、ＮＯＲ回路５５、インバータ５６を有している。

モニタセル５０−１，５０−２は、前述したモニタセル５０と同様にトランジスタと強誘電体キャパシタを有する強誘電体セルである。図９の例では、モニタセル５０−１には予め“０”が書き込まれており、モニタセル５０−２には予め“１”が書き込まれているものとしている。

弱センスアンプ５１−１，５１−２は、図６に示した弱センスアンプ５１と同様の回路となっており、キャパシタＣ２，Ｃ４，Ｃ５のサイズが、前述したような複数のパターンの何れかのパターンで最適値よりも小さくなっている。

ラッチ回路５２−１，５２−２は、前述したラッチ回路５２と同様の機能を有する。
ラッチ回路５２−１は、弱センスアンプ５１−１で読み出されたモニタセル５０−１の値を確定してラッチし、データｄｂｓ０ｚとして出力する。ラッチ回路５２−２は、弱センスアンプ５１−２で読み出されたモニタセル５０−２の値を確定してラッチし、データｄｂｓ１ｚとして出力する。

また、レジスタ回路５３−１，５３−２は期待値を格納している。図９の例では、レジスタ回路５３−１は、期待値として“０”を格納しており、レジスタ回路５３−２は、期待値として“１”を格納している。

判定回路５４−１，５４−２は、ＥｘＯＲ回路５４ａ−１，５４ａ−２を有している。
ＥｘＯＲ回路５４ａ−１は、データｄｂｓ０ｚと期待値“０”とを比較し、一致していれば“０”を出力し、異なっていれば“１”を出力する。ＥｘＯＲ回路５４ａ−２は、データｄｂｓ１ｚと期待値“１”とを比較し、一致していれば“０”を出力し、異なっていれば“１”を出力する。

ＮＯＲ回路５５は、ＥｘＯＲ回路５４ａ−１，５４ａ−２の出力を受け、ＥｘＯＲ回路５４ａ−１，５４ａ−２の両方の出力が“０”である場合には、“１”を出力し、それ以外の場合には、“０”を出力する。

インバータ５６は、ＮＯＲ回路５５の出力信号の論理レベルを反転し、前述した信号ｉｎｄｚとして出力する。
このような判定部２４ａでは、データｄｂｓ０ｚ，ｄｂｓ１ｚの何れか１つでも期待値と異なるときには、信号ｉｎｄｚはＨレベルとなる。そのため、モニタセル５０−１に格納されている“０”データが劣化したときも、弱センスアンプ５１−１を用いることで、精度よく検出できるようになる。

また、たとえば、弱センスアンプ５１−１と、弱センスアンプ５１−２で、上記に示したキャパシタＣ２，Ｃ４，Ｃ５のサイズの複数のパターンのうちで、適用するパターンを変えてもよい。それにより、熱減極によるデータの劣化以外に、保持特性の劣化など、複数の要因によるデータの劣化を検出できるようになる。

なお、上記の判定部２４ａの例では、モニタセル５０−１，５０−２、弱センスアンプ５１−１，５１−２などは、それぞれ２つ設けられているが、３つ以上としてもよい。
以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 半導体記憶装置
２ 強誘電体セル（設定情報格納用）
３ 強誘電体セル（修正用情報格納用）
４，５ センスアンプ
６ 修正部
７ 選択部
８ 判定部
８ａ 強誘電体セル（モニタセル）
８ｂ センスアンプ（弱センスアンプ）
８ｃ 比較部
８ｄ 期待値格納部
９ 内部回路部

Claims (6)

1. 内部回路部に供給される第１の情報を格納する第１の強誘電体セルと、
   前記第１の情報を前記第１の強誘電体セルから読み出す第１のセンスアンプと、
   前記第１の情報の修正の要否を判定する判定部と、を有し、
   前記判定部は、第２の強誘電体セルと、前記第１のセンスアンプよりもセンスマージンの狭い第２のセンスアンプとを備え、電源投入時に前記第２の強誘電体セルに格納されている第２の情報を、前記第２のセンスアンプを用いて読み出し、読み出された前記第２の情報が期待値と一致するときには、前記第１の情報の修正を不要と判定し、前記第１の情報による前記内部回路部の設定を許可する、ことを特徴とする半導体記憶装置。
2. 前記第１の情報を修正するための第３の情報を格納する第３の強誘電体セルと、
   前記第３の情報を前記第３の強誘電体セルから読み出す第３のセンスアンプと、
   前記第３のセンスアンプが読み出した前記第３の情報を用いて、前記第１のセンスアンプが読み出した前記第１の情報を修正する修正部と、を有し、
   前記判定部は、前記第２の強誘電体セルから読み出された前記第２の情報が前記期待値と異なっているときには、前記修正部に、前記第１の情報を修正させる、ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１のセンスアンプ及び前記第２のセンスアンプは、ビット線の電位を接地電位に維持したままプレート線を立ち上げる読み出し方式に適用されるビット線グランドセンス回路であり、前記第１の強誘電体セルまたは前記第２の強誘電体セルから読み出された電荷量を吸収することで前記ビット線の電位を前記接地電位に維持する機能を有する第１のキャパシタを有し、
   前記第１のセンスアンプ及び前記第２のセンスアンプが有する前記第１のキャパシタの容量値は、前記第２のセンスアンプの方が、前記第１のセンスアンプよりも小さい、ことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１のセンスアンプ及び前記第２のセンスアンプは、ビット線の電位を接地電位に維持したままプレート線を立ち上げる読み出し方式に適用されるビット線グランドセンス回路であり、前記ビット線への電荷の注入を調整する機能を有する第２のキャパシタを有し、
   前記第１のセンスアンプ及び前記第２のセンスアンプが有する前記第２のキャパシタの容量値は、前記第２のセンスアンプの方が、前記第１のセンスアンプよりも小さい、ことを特徴とする請求項１乃至３の何れか一項に記載の半導体記憶装置。
5. 前記第１のセンスアンプ及び前記第２のセンスアンプは、ビット線の電位を接地電位に維持したままプレート線を立ち上げる読み出し方式に適用されるビット線グランドセンス回路であり、前記第１の強誘電体セルまたは前記第２の強誘電体セルから読み出された前記第１の情報または前記第２の情報に応じた負の電位を、正の電位にシフトする機能を有する第３のキャパシタを有し、
   前記第１のセンスアンプ及び前記第２のセンスアンプが有する前記第３のキャパシタの容量値は、前記第２のセンスアンプの方が、前記第１のセンスアンプよりも小さい、ことを特徴とする請求項１乃至４の何れか一項に記載の半導体記憶装置。
6. 前記判定部は、前記第２の強誘電体セル及び前記第２のセンスアンプを複数有し、複数の前記第２の強誘電体セルのうち、少なくとも１つから読み出された値が前記期待値と異なっていたときには、前記修正部に、前記第１の情報の修正を実行させる、ことを特徴とする請求項１乃至５の何れか一項に記載の半導体記憶装置。

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