KR20080089790A - 반도체 메모리 장치 - Google Patents

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KR20080089790A KR1020070032382A KR20070032382A KR20080089790A KR 20080089790 A KR20080089790 A KR 20080089790A KR 1020070032382 A KR1020070032382 A KR 1020070032382A KR 20070032382 A KR20070032382 A KR 20070032382A KR 20080089790 A KR20080089790 A KR 20080089790A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 비트라인 센스앰프의 오프셋 전압(Offset Voltage) 미스매치(Mismatch)로 인한 불량을 보정할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 셀 데이터를 저장하고 워드라인의 구동에 따라 선택적으로 활성화되는 복수개의 셀과, 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 비트라인 센스앰프와, 워드라인을 선택적으로 구동하는 복수개의 워드라인 구동부, 및 특정 데이터를 저장하는 제 1셀을 포함하고, 워드라인의 인에이블시 제 1셀에 저장된 특정 데이터를 비트라인 출력하는 보정부를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 보정부에 관한 상세 회로도.
<도면의 주요부분에 대한 부호의 설명>
210 : 워드라인 구동부 220 : 구동부
C4 : 셀 230 : 선택부
240 : 전원 구동부
본 발명은 반도체 메모리 장치에 관한 것으로서, 비트라인 센스앰프의 오프셋 전압(Offset Voltage) 미스매치(Mismatch)로 인한 불량을 보정할 수 있도록 하는 기술이다.
일반적으로, 디램(DRAM) 소자는 로오 어드레스신호를 입력받아 워드라인을 인에이블시킨 후, 컬럼 선택신호에 의해 비트라인을 인에이블 시킴으로써 지정된 주소의 데이터를 리드(read) 및 라이트(write) 하는 메모리 소자이다. 즉, 일반적인 디램 칩의 셀 구조에서는 액티브 동작시 하나의 워드라인이 선택되어 인에이블 되고 셀 커패시터에 저장된 데이터가 비트라인에 실리게 된다.
이때 발생한 비트라인(BL)과 비트라인 바(/BL) 간의 전위차를 센싱하여 비트라인 센스앰프가 동작을 하게 된다. 이러한 경우 한 개의 셀 커패시터에 저장된 하나의 데이터가 비트라인에 실리게 되어 비트라인과 비트라인 바 간의 전위차를 발생시키게 된다.
그런데, 최근에 디램이 고집적화되면서 비트라인 센스앰프의 오프셋 전압(Offset Voltage)의 미스매치(Mismatch)에 의한 불량이 발생하게 된다. 특히, 셀 커패시터의 용량이 부족하거나, 일반적인 크기의 셀 커패시터 용량을 가지게 되는 경우라도, 비트라인 센스앰프에서 셀 데이터의 센싱시 하이 데이터나 로우 데이터 중에서 어느 한쪽으로 치우친 오프셋 전압 특성을 가지게 된다.
즉, 한 개의 셀 커패시터에 저장되어 있는 전하량을 센싱할 경우 로우 데이터 및 하이 데이터 간의 오프셋 전압의 미스매치가 발생하게 되어 특정 데이터에 대한 마진이 부족하게 된다. 이에 따라, 비트라인 센스앰프의 특성이 저하되어 디램 칩의 성능이 저하된다.
본 발명은 테스트 모드를 이용하여 액티브 동작시 두 개 이상의 셀 커패시터에서 리드된 데이터가 비트라인에 인가되도록 하여 비트라인 센스앰프의 오프셋 전압(Offset Voltage) 미스매치(Mismatch)로 인한 불량을 보정할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 셀 데이터를 저장하고 워드라인의 구동에 따라 선택적으로 활성화되는 복수개의 셀; 비트라인을 통해 인가되는 셀 데이터를 센싱 및 증폭하는 비트라인 센스앰프; 워드라인을 선택적으로 구동하는 복수개의 워드라인 구동부; 및 특정 데이터를 저장하는 제 1셀을 포함하고, 워드라인의 인에이블시 제 1셀에 저장된 특정 데이터를 비트라인 출력하는 보정부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도이다.
본 발명은 비트라인 센스앰프(100)와, 복수개의 셀 C0~C2과, 복수개의 워드라인 구동부(110~130) 및 보정부(200)를 구비한다. 여기서, 복수개의 셀 C0~C2은 셀 어레이 영역을 나타내며, 복수개의 워드라인 구동부(110~130)는 워드라인 구동 영역을 나타낸다.
비트라인 센스앰프(100)는 비트라인 BL에 인가된 셀 데이터를 센싱 및 증폭한다. 그리고, 복수개의 셀 C0~C2 각각은 하나의 스위칭 소자 T와 하나의 셀 커패시터 C를 포함한다. 스위칭 소자 T는 비트라인 BL과 셀 커패시터 C 사이에 연결되어 게이트 단자가 각각의 워드라인 WL0~WL2과 연결된다. 셀 커패시터 C는 스위칭 소자 T와 셀 플레이트 전압 Vcp 인가단 사이에 연결된다.
그리고, 복수개의 워드라인 구동부(110~130) 각각은 메인 워드라인 구동신호 /MWL에 따라 각각의 워드라인 WL0~WL2을 구동한다. 이러한 복수개의 워드라인 구 동부(110~130)는 메인 워드라인 구동신호 /MWL(또는, 워드라인 선택신호 /FX)에 의해 원하는 어드레스에 해당하는 워드라인 WL0~WL2이 인에이블 또는 디스에이블되도록 구동한다.
또한, 보정부(200)는 셀 어레이 영역에 포함된 복수개의 셀 C0~C2 이외에 추가적인 셀 커패시터를 구비하여, 하이 데이터 또는 로우 데이터 중에서 특성이 더 나쁜(Worse) 데이터를 리드할 경우 적어도 두 개 이상의 셀 커패시터에서 데이터를 리드할 수 있도록 한다.
이에 따라, 비트라인 센스앰프(100)가 하이 데이터의 센싱시와 로우 데이터의 센싱시에 서로 다른 오프셋 전압을 가지게 되는 것을 방지하여 디램 칩의 성능을 향상시킬 수 있도록 한다.
도 2는 도 1의 보정부(200)에 관한 상세 회로도이다.
보정부(200)는 워드라인 구동부(210)와, 구동부(220)와, 셀 C4과, 선택부(230) 및 전원 구동부(240)를 포함한다.
여기서, 워드라인 구동부(210)는 노아게이트 NOR와, 인버터 IV1 및 낸드게이트 ND1를 포함하여 셀 C4를 구동한다.
노아게이트 NOR는 모든 메인 워드라인 구동신호 MWL(또는, 워드라인 선택신호 FX)를 노아연산하여 출력한다. 여기서, 메인 워드라인 구동신호 MWL(또는, 워드라인 선택신호 FX)는 로오 어드레스(Row Address)의 조합에 의해 한 개의 워드라인을 선택하기 위한 신호이다. 그리고, 메인 워드라인 구동신호 MWL는 메인 워드라인 구동신호 /MWL의 반전신호이며, 워드라인 선택신호 FX는 워드라인 선택신호 /X의 반전신호이다.
그리고, 인버터 IV1는 노아게이트 NOR의 출력을 반전하여 출력한다. 낸드게이트 ND1는 인버터 IV1의 출력과 테스트 모드 신호 TM1를 낸드연산한다.
또한, 구동부(220)는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1,N2를 포함한다.
PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 펌핑전압 VPP 인가단과 접지전압 인가단 사이에 직렬 연결되어 공통 드레인 단자가 하이 레벨 전압단 Vco에 연결된다. PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 공통 게이트 단자를 통해 낸드게이트 ND1의 출력이 인가된다. NMOS트랜지스터 N2는 하이 레벨 전압단 Vco과 접지전압단 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR의 출력이 인가된다.
또한, 셀 C4은 하나의 스위칭 소자와 셀 커패시터 Cap를 포함한다.
스위칭 소자인 NMOS트랜지스터 N3는 비트라인 BL과 셀 커패시터 Cap 사이에 연결되어 게이트 단자가 하이 레벨 전압단 Vco에 연결된다. 그리고, 셀 커패시터 Cap는 NMOS트랜지스터 N3와 셀 플레이트 전압 Vcp 인가단 사이에 연결된다. 셀 플레이트 전압 Vcp은 셀 커패시터 Cap의 상부전극에 인가되고, 셀 커패시터 Cap의 하부전극은 NMOS트랜지스터 N3에 연결된다.
여기서, NMOS트랜지스터 N3와 연결된 비트라인 BL은 비트라인 센스앰프(100)로부터 연장되어 연결된 것이며, 보정부(200)는 추가적인 하이 레벨 전압단 Vco과, 셀 C4을 포함하게 된다. 그리고, 추가된 셀 커패시터 Cap의 용량은 실제 셀 커패시터 C의 용량보다 작은 사이즈로 설정된다.
이러한 셀 커패시터 Cap는 셀 어레이 영역에서 비트라인 BL 마다 구비되어, 비트라인 BL과 일대일 대응하여 연결되는 것이 바람직하다. 또한, 폴디드 비트라인 구조의 경우 비트라인 BL 또는 비트라인 바 /BL 중 어느 한쪽에만 셀 커패시터 Cap가 연결되도록 할 수도 있다.
또한, 선택부(230)는 NMOS트랜지스터 N4를 포함한다. NMOS트랜지스터 N4는 셀 C4과 전원 구동부(240) 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR의 출력이 인가된다.
여기서, NMOS트랜지스터 N4는 셀 커패시터 Cap의 하부전극에 연결된다. 이에 따라, 추가된 셀 C4의 하이 레벨 전압단 Vco이 디스에이블 되었을 경우에만 NMOS트랜지스터 N4가 턴온되어 셀 커패시터 Cap의 하부전극이 하이 레벨 전압단 Vco 또는 접지전압단과 연결되도록 한다.
전원 구동부(240)는 PMOS트랜지스터 P2와 NMOS트랜지스터 N5를 포함하여 테스트 모드 신호 TM2에 따라 셀 C4에 저장되는 하이 또는 로우 데이터를 선택하도록 한다.
PMOS트랜지스터 P2와 NMOS트랜지스터 N5는 하이 레벨 전압단 Vco과 접지전압단 사이에 직렬 연결되어 공통 드레인 단자가 선택부(230)에 연결된다. PMOS트랜지스터 P2와 NMOS트랜지스터 N5는 공통 게이트 단자를 통해 테스트 모드 신호 TM2가 인가된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
본 발명은 비트라인 센스앰프(100)에서 하이 데이터, 로우 데이터 간의 오프 셋 전압 미스매치가 발생하게 되면 테스트 모드 신호 TM1,TM2를 이용하에 이를 보정하게 된다.
먼저, 모든 메인 워드라인 구동신호 MWL가 로우 상태가 되면 복수개의 워드라인 구동부(110~130)가 풀다운 구동되어 실제 셀 C0~C2의 워드라인 WL0~WL2이 디스에이블 된 상태이거나, 프리차지 상태가 된다.
이때, 모든 워드라인(WL)의 어드레스 정보가 디스에이블 되면 모든 메인 워드라인 구동신호 MWL가 로우 상태가 된다. 이에 따라, 노아게이트 NOR의 출력이 하이가 되고, 인버터 IV1의 출력이 로우 상태가 된다.
이러한 상태에서 테스트 모드 신호 TM1가 하이로 인에이블 되면, 낸드게이트 ND1의 출력이 하이가 된다. 이에 따라, NMOS트랜지스터 N1가 턴온되어 하이 레벨 전압단 Vco이 로우 레벨로 디스에이블 상태가 된다. 그리고, 노아게이트 NOR의 출력에 따라 NMOS트랜지스터 N2가 턴온되어 하이 레벨 전압단 Vco을 접지전압 레벨로 풀다운시키게 된다.
이러한 구동부(220)는 워드라인 구동부(210)의 출력단에 위치한 버퍼로, 로오 어드레스에 의해 선택된 워드라인을 활성화시키는 동작뿐만 아니라 선택되지 않은 워드라인을 로직 로우 레벨로 확실히 붙잡아 두는 풀-다운 기능을 갖도록 한다.
이후에, 테스트 모드 신호 TM2를 이용하여 하이 데이터 또는 로우 데이터 중에서 취약한 오프셋 전압을 가지는 데이터 레벨을 선택하게 된다.
예를 들어, 테스트 모드 신호 TM2가 로우 레벨일 경우 PMOS트랜지스터 P2가 턴온된다. 이에 따라, 하이 레벨 전압단 Vco을 통해 하이 데이터 레벨의 전압이 셀 커패시터 Cap에 저장된다.
이때, 노아게이트 NOR의 출력이 하이 상태이므로 NMOS트랜지스터 N4가 턴온되어 하이 데이터 레벨을 셀 커패시터 Cap에 전달할 수 있도록 한다. 그리고, 하이 레벨 전압단 Vco은 로우 레벨을 유지하는 상태이므로 NMOS트랜지스터 N3는 턴오프 상태를 유지하게 된다.
반면에, 테스트 모드 신호 TM2가 하이 레벨일 경우 NMOS트랜지스터 N5가 턴온된다. 이에 따라, 접지전압단을 통해 로우 데이터 레벨의 전압이 셀 커패시터 Cap에 저장된다.
이때, 노아게이트 NOR의 출력이 하이 상태이므로 NMOS트랜지스터 N4가 턴온되어 로우 데이터 레벨을 셀 커패시터 Cap에 전달할 수 있도록 한다. 그리고, 하이 레벨 전압단 Vco은 로우 레벨을 유지하는 상태이므로 NMOS트랜지스터 N3는 턴오프 상태를 유지하게 된다.
이에 따라, 모든 메인 워드라인 구동신호 MWL가 로우 상태가 되어 실제 셀 C0~C2의 워드라인 WL0~WL2이 디스에이블 된 상태이거나, 프리차지 상태에서는 추가된 셀 C4에 저장된 데이터가 하이 또는 로우 데이터를 유지하게 된다.
여기서, 테스트 모드 신호 TM2를 하이 레벨로 인가할지 로우 레벨로 인가할지의 여부는 비트라인 센스앰프(100)의 테스트시 특성 평가된 데이터에 따라 결정하게 된다. 즉, 비트라인 센스앰프(100)의 특성 평가시 하이 또는 로우 데이터의 오프셋 전압 값을 기 측정하여 어느 데이터가 미스매치 되는지를 판단하여 상대적 으로 특성이 좋지 않은 데이터를 테스트 모드 신호 TM2에 의해 보상하게 된다.
한편, 액티브 동작시에는 모든 워드라인(WL)의 어드레스 정보 중 적어도 어느 하나가 인에이블 된다. 이에 따라, 실제 셀 C0~C2의 워드라인 WL0~WL2이 인에이블 상태가 된다.
이때, 모든 메인 워드라인 구동신호 MWL 중 적어도 어느 하나가 하이 상태가 된다. 이에 따라, 노아게이트 NOR의 출력이 로우가 되고, 인버터 IV1의 출력이 하이 상태가 된다.
이러한 상태에서 낸드게이트 ND1의 출력이 로우가 된다. 그리고, PMOS트랜지스터 P1가 턴온되어 펌핑전압 VPP이 하이 레벨 전압단 Vco으로 인가된다. 이에 따라, 하이 레벨 전압단 Vco이 펌핑전압 VPP 레벨로 인에이블 된다. 즉, 노아게이트 NOR에 인가되는 모든 메인 워드라인 구동신호 MWL 중 적어도 어느 하나가 하이 상태가 될 경우 하이 레벨 전압단 Vco이 인에이블 상태가 된다. 그리고, 노아게이트 NOR의 출력이 로우가 되어 NMOS트랜지스터 N2는 턴오프 상태를 유지한다.
여기서, 셀 C4의 스위칭 소자가 NMOS 트랜지스터 N3로 이루어지므로 하이 레벨 전압단 Vco의 인에이블시 데이터 전압보다 문턱전위(threshold voltage: Vt)이상 높은 펌핑전압 VPP을 사용해야만 된다. 워드라인 구동전압인 펌핑전압 VPP은 소자 내부에서 외부 전원전압(Vext)을 펌핑하여 얻게 된다.
이어서, 하이 레벨 전압단 Vco의 펌핑전압 VPP 레벨에 따라 NMOS트랜지스터 N3가 턴온되어 셀 커패시터 Cap에 저장된 하이 또는 로우 데이터가 비트라인 BL에 실리게 된다.
이때, 노아게이트 NOR의 출력에 따라 NMOS트랜지스터 N4는 턴오프 상태를 유지하게 된다. 이에 따라, 전원 구동부(240)의 전압 레벨이 더 이상 셀 C4에 인가되지 않도록 한다.
이에 따라, 선택된 어드레스에 따라 실제 셀 C0~C2의 데이터가 비트라인 BL에 인가될 경우 추가된 셀 C4의 데이터가 동일하게 비트라인 BL에 실리게 된다. 즉, 실제 선택된 워드라인 WL0~WL2 외에 추가된 셀 C4의 하이 레벨 전압단 Vco을 동시에 인에이블되도록 하여, 셀 커패시터 C에 저장된 데이터와 추가된 셀 C4에 저장된 데이터의 전하량이 합쳐지도록 함으로써 부족한 전하량을 보완해 줄 수 있도록 한다.
따라서, 테스트 모드 신호 TM2에 의해 선택된 하이 데이터나 로우 데이터 중에서 어느 하나의 데이터가 비트라인 BL에 실리게 되어 미스매치된 오프셋 전압을 보상할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 테스트 모드를 이용하여 액티브 동작시 두 개 이상의 셀 커패시터에서 리드된 데이터가 비트라인에 인가되도록 하여 비트라인 센스앰프의 오프셋 전압(Offset Voltage) 미스매치(Mismatch)로 인한 불량을 보정할 수 있도록 한다.
또한, 본 발명은 특정 데이터에 대한 마진을 개선함으로써 디램 칩의 성능 및 수율(Yield)을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 셀 데이터를 저장하고 워드라인의 구동에 따라 선택적으로 활성화되는 복수개의 셀;
    비트라인을 통해 인가되는 상기 셀 데이터를 센싱 및 증폭하는 비트라인 센스앰프;
    상기 워드라인을 선택적으로 구동하는 복수개의 워드라인 구동부; 및
    특정 데이터를 저장하는 제 1셀을 포함하고, 상기 워드라인의 인에이블시 상기 제 1셀에 저장된 상기 특정 데이터를 상기 비트라인 출력하는 보정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 보정부는 모든 메인 워드라인 구동신호가 디스에이블 상태일 경우 제 1테스트 모드 신호에 따라 상기 제 1셀과 상기 비트라인과의 연결을 차단하고, 제 2테스트 모드 신호에 따라 상기 제 1셀에 상기 특정 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 복수개의 셀과 상기 제 1셀에 저장된 데이터에 따라 적어도 두 개 이상의 데이터에 해당하는 전하량이 상기 비트라인에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 보정부는
    모든 메인 워드라인 구동신호와 제 1테스트 모드 신호를 조합하는 워드라인 구동부;
    상기 워드라인 구동부의 출력에 따라 하이 레벨 전압단을 선택적으로 구동하는 구동부;
    상기 하이 레벨 전압단의 활성화 여부에 따라 상기 특정 데이터를 상기 비트라인에 선택적으로 출력하는 상기 제 1셀;
    제 2테스트 모드 신호에 따라 하이 또는 로우 데이터 레벨의 전압을 선택적으로 출력하는 전원 구동부; 및
    상기 전원 구동부의 출력 전압을 상기 제 1셀에 선택적으로 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 워드라인 구동부는
    상기 모든 메인 워드라인 구동신호를 논리조합하는 제 1논리조합수단; 및
    상기 제 1논리조합수단의 출력과 상기 제 1테스트 모드 신호를 논리조합하는 제 2논리조합수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제 1논리조합수단은
    상기 모든 메인 워드라인 구동신호를 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 선택부는 상기 노아게이트의 출력에 따라 선택적으로 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5항에 있어서, 상기 제 2논리조합수단은 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4항에 있어서, 상기 구동부는
    펌핑전압 인가단과 상기 하이 레벨 전압단 사이에 연결되어 게이트 단자를 통해 상기 워드라인 구동부의 출력이 인가되는 제 1PMOS트랜지스터;
    상기 하이 레벨 전압단과 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 워드라인 구동부의 출력이 인가되는 제 1NMOS트랜지스터; 및
    상기 하이 레벨 전압단을 풀다운 구동하는 풀다운 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 4항에 있어서, 상기 제 1셀은
    상기 특정 데이터를 저장하는 셀 커패시터; 및
    상기 셀 커패시터의 일단과 상기 비트라인 사이에 연결되어 게이트 단자가 상기 하이 레벨 전압단에 연결된 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하 는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제 1셀에 포함된 셀 커패시터의 사이즈는 상기 복수개의 셀에 포함된 셀 커패시터의 사이즈보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 셀 커패시터는 상기 비트라인과 일대일 대응하여 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 4항에 있어서, 상기 전원 구동부는
    상기 하이 레벨 전압단과 접지전압단 사이에 연결되어 공통 게이트 단자를 통해 상기 제 2테스트 모드 신호가 인가되는 제 2PMOS트랜지스터 및 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 4항에 있어서, 상기 선택부는 상기 하이 레벨 전압단이 디스에이블 되었을 경우에만 상기 전원 구동부의 출력 전압을 상기 제 1셀에 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 4항에 있어서, 상기 선택부는 상기 제 1셀과 상기 전원 구동부 사이에 연결되어 게이트 단자를 통해 상기 워드라인 구동부의 출력이 인가되는 제 4NMOS트랜 지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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