JPWO2005076280A1 - 半導体装置 - Google Patents
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Abstract
Description
誤セットは、図14に示すようなリセット電圧がセット電圧よりも大きい場合、および図17に示すようなリセット電圧がセット電圧よりも小さい場合の両方で起こる可能性がある。
相変化メモリが低電圧動作する場合、読み出し電圧とセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって誤セットが発生する。
また、累積読み出しによりリセット状態の抵抗値が変化する場合、エネルギー入力が変化するため、誤セットが発生する。
また、相変化メモリを大容量化した場合、配線プロセスなどのわずかな歩留まり不良により、落ちこぼれビットの誤セットが発生する。
また、相変化メモリを高速読み出しするために、読み出し電圧を大きくとる場合、読み出し電圧とセット電圧のマージンが小さくなるため、誤セットが発生する。
また相変化メモリには、結晶状態が非晶質状態に誤って相転移する、いわゆる誤リセットの問題がある。相変化メモリに低電圧動作が要求される場合、リセット電圧と読み出し電圧のマージンも小さくなる。よって、相変化メモリの特性ばらつきが大きい場合、リセット電圧がばらついて小さくなり、読み出し電圧よりも小さくなる可能性がある。この結果、読み出し動作によって、相変化材料が結晶状態から非晶質状態へ誤リセットする現象が起こる。
相変化メモリが低電圧動作する場合、読み出し電圧とリセット電圧のマージンが小さくなるために、わずかな相変化材料または選択トランジスタの特性ばらつきによって誤リセットが発生する。
また、相変化メモリを高速読み出しするために、読み出し電圧を大きくとる場合、読み出し電圧とリセット電圧のマージンが小さくなるため、読み出し時に誤リセットが発生する。
また、相変化メモリの誤セットは、相変化材料の非晶質状態が準定常状態であるために、高環境温度または高接合温度で動作または放置される場合にも発生する。高温度長時間放置によって発生する誤セットは、DRAMなどの大容量メモリで見られる、いわゆる「落ちこぼれビット現象」として観測され、この結果、高集積度メモリ回路およびロジック混載メモリに用いられる相変化メモリの長時間記録保持信頼性が劣化する問題がある。相変化メモリの高温動作が要求される製品例としては、自動車エンジン制御用混載マイコンが挙げられる。動作および20年放置温度要求は、例えば接合温度で摂氏125度以上、あるいは摂氏145度以上である。
また、本発明は落ちこぼれビット救済をオアセル、すなわち二つ以上の複数個のメモリセルを用いて1ビットの情報を保持する。本発明の結果、高温長時間放置または落ちこぼれビットによって発生する誤セットを防止し、相変化メモリの長時間記録保持信頼性を向上させることが可能となる。
本発明の相変化メモリセルの回路図を図3に示す。図3のメモリセル部分は、下部電極dwc、および相変化材料PCR、および上部電極upc、およびソース線SL、およびビット線BL、および例えばMISFETからなる選択用トランジスタMT、およびワード線WLから構成される。
相変化メモリセルの断面図の例を図18に示す。本メモリセルにおいて、相変化材料PCRは上部電極upcおよび下部電極プラグdwcおよび層間膜ILから構成されている。相変化材料PCRは上部電極upcと下部電極プラグdwcと電気的に接続されている。上部電極upcはビット線BLまたはソース線SLと電気的に接続されている。下部電極プラグdwcは例えばMISFETからなる選択用トランジスタMTのソース・ドレインの一端と電気的に接続されている。選択トランジスタのソース・ドレインの他端はソース線SLまたはビット線BLのうちの、上部電極に接続されていない配線と電気的に接続されている。すなわち、メモリセルの回路図は図3(a)または図3(b)のようになる。なお、メモリセル構造の加工は公知の方法を用いて行われる。なお、この種のメモリセル構造に関連するものとしては、例えば特許文献1に開示されている。
下部電極プラグdwcに用いられる材料には、例えばタングステンが挙げられる。タングステンは相変化材料との界面特性が良いので、本発明の目的の一つである、低電圧かつ高速動作に適した材料である。図19に、Ge2Sb2Te5およびタングステンおよび窒化チタンおよびシリコンの結晶格子定数を比較する。図19に示すように、Ge2Sb2Te5の結晶格子定数とタングステンの結晶格子定数がほぼ同じであることがわかる。
この結果、下部電極にタングステンを用いた相変化メモリの相変化に要する電流が小さくなる。図20に、下部電極にタングステンと窒化チタンを用いた場合の、Ge2Sb2Te5相変化材料が結晶状態から非晶質状態に相変化するのに要するリセット電流を示す。図20に示すように、下部電極にタングステンを用いる場合のリセット電流が、窒化チタンを用いる場合のリセット電流よりも小さい。この結果、下部電極材料にタングステンを用いることで、相変化に要する電流が小さいくなる結果、相変化メモリの低電圧動作も同時に可能となる。ただし、相変化メモリが低電圧動作することにより、読み出し電圧およびセット電圧およびリセット電圧の差であるマージンが小さくなる問題がある。
ここで、Isetは非晶質状態の相変化材料が結晶状態に相変化する時に要するセット電流、Rは相変化材料の抵抗値、rは相変化材料の抵抗率、Aは下部電極面積、Tは相変化材料の膜厚である。式1を解いてセット電圧Vsetを求めると以下の式2のようになる。
式2より、セット電圧Vsetが相変化材料の膜厚に比例することがわかる。その結果、相変化材料の膜厚が薄くなることによって、相変化メモリの低電圧動作が実現できることがわかる。式1および式2は、相変化材料が非晶質状態から結晶状態に相変化するセット動作を表している。式1および式2は、相変化材料が結晶状態から非晶質状態に相変化するリセット動作を表す場合も、近似的に用いることが可能である。ただし、式1および式2は、オーミック近似のみを用いて求められたものであり、ジュール熱の発生および拡散を考慮した場合、相変化材料が相変化する時に要する電力は、式1および式2で求められる値よりも大きくなる。
また、本発明では、ソース線とビット線の電位差の絶対値の最大値が1.8V以下であることを想定している。この場合選択用スイッチでの電圧低下が0.6V以上見込まれるので、相変化材料に印加される電圧は1.2V以下になると想定される。
相変化メモリが高温度動作および高温度長時間放置で用いられる例としては、高融点の相変化材料、Zn―Te系相変化材料、またはZn−Te系相変化材料に添加元素を加えたZn−X−Te系相変化材料がある。Zn−X−Te系相変化材料に関連するものとしては、例えば特許文献2に開示されている。
図6は、読出し動作のタイミングチャートである。読出しコマンドに従って、入力されたアドレスに対応したカラム選択線C0t/bが活性化される。その後、センスアンプSAに接続されるビット線、図では、ビット線BL0がセンスアンプ内ビット線BLSAとともにビット線プリチャージレベルVRに設定される。本実施例では、プリチャージレベルVRとメモリセルMCのソース線SLの間の電位差は、相変化素子が高抵抗状態から低抵抗状態に相変化するのに必要な電流が流れるように設定される。例えば、図の例では、ソース線SLを0V、ビット線プリチャージレベルVRを0.6V程度に設定している。その後、プリチャージ信号PREが非選択状態となるとともに、ワード線WLが選択される。それに従って、メモリセルのトランジスタMT、相変化素子PCRを介してビット線BL及びセンスアンプ内ビット線BLSAが放電される。このとき、メモリセルの相変化素子PCRが低抵抗状態の時には、急速に放電される。一方、抵抗が高抵抗状態の時には、ゆっくりと放電される。センスアンプでは、ビット線に現れた微小信号を電源電圧まで増幅する。この読出し動作によって、高抵抗状態の相変化素子は、読出し電流による発熱で高抵抗状態から低抵抗状態に相変化をおこし、センスアンプに読み出したセルはすべて低抵抗化されることとなる。センスアンプでは、ビット線に読み出した信号を増幅して、外部に出力するために、I/Oに出力する。それと前後して、メモリセルの相変化素子が高抵抗状態のデータを読み出したセンスアンプでは、ライトドライバを活性化する。活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネーブル信号WREによって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断することで、相変化素子は急冷却され高抵抗状態に相変化する。その後、ワード線WL及び、カラム選択線C0t/bが非選択レベルに遷移し、読出しサイクルが終了する。
次に実施例2について説明する。なお、実施例2のメモリセルの回路および断面構造は図3および図18と同一であり、その説明は省略する。
本構成は、読出し時のビット線プリチャージレベルに相変化素子が相変化を起こさない電圧VsetあるいはVresetよりも高い電圧を用いる方式である。本動作では、読出し信号量を大きくするためにビット線プリチャージレベルを高く設定しているが、読出し動作によって、相変化素子の相状態が破壊される可能性があるため、セット及びリセットの再書込み動作を行う。
図10は、読出し動作のタイミングチャートである。前述の実施例と同様に、読出しコマンドに従って、入力されたアドレスに対応したカラム選択線C0t/bが活性化される。その後、センスアンプSAに接続されるビット線、図では、ビット線BL0がセンスアンプ内ビット線BLSAとともにビット線プリチャージレベルVRに設定される。本実施例では、プリチャージレベルVRとメモリセルMCのソース線SLの間の電位差が、相変化素子が高抵抗状態から低抵抗状態に相変化するのに必要な電流が流れるような電圧で、なおかつ低抵抗状態が高抵抗状態になる電圧でもかまわない。また、逆に、高抵抗状態が確実に低抵抗化する電圧付近の電圧でもかまわない。この場合、相変化素子が高抵抗状態から低抵抗状態へと相変化を必ずしも起こさなくてもよい。例えば、図の例では、ソース線SLを0V、ビット線プリチャージレベルVRを0.8V程度に設定している。その後、プリチャージ信号PREが非選択状態となるとともに、ワード線WLが選択される。それに従って、メモリセルのトランジスタMT、相変化素子PCRを介してビット線BL及びセンスアンプ内ビット線BLSAが放電される。
このとき、メモリセルの相変化素子PCRが低抵抗状態の時には、急速に放電される。一方、抵抗が高抵抗状態の時には、ゆっくりと放電される。センスアンプでは、ビット線に現れた微小信号を電源電圧まで増幅する。この読出し動作によって、センスアンプに接続されたメモリセルの相変化素子の抵抗値は、読出し前の抵抗状態を必ずしも保持しているわけではなくなる。つまり、読出し動作によって記憶データが破壊されている。この間にセンスアンプでは、ビット線に読み出した信号を増幅して、外部に出力する。それと前後して、メモリセルの相変化素子が高抵抗状態のデータを読み出したセンスアンプでは、ライトドライバを活性化する。活性化されたライトドライバでは、リセット動作に必要な時間、ライトイネーブル信号によって、ビット線に高電圧を印加し、リセット動作に必要な電流をビット線、メモリセルトランジスタを介して相変化素子に流す。その後、電流を遮断ることで、相変化素子は急冷却され高抵抗状態に相変化する。その後、カラム選択線C0t/b、ワード線WLが非選択レベルに遷移し、読出しサイクルが終了する。
(1)読出し時にビット線プリチャージレベルを高く設定でき、センスアンプに読み出す信号量を大きくできるため、高速で安定した読出し動作を実現できる。(2)プリチャージレベルの設定範囲に自由度があり、電源設計が容易になるとともに、ノイズなどによる電源変動にも対応できる。(3)読み出したデータを再書込みすることによって、読出し動作によるデータ信頼性低下を低減できる。(4)相変化素子の記録保持特性が劣化する、例えば摂氏125度以上での高速動作および長時間放置が可能となる。
次にデータ信頼性向上を実現するアレー構成について述べる。前述のとおりリセット状態の相変化素子は、読出し動作や、高常温下での動作により熱ディスターブを受けてセット状態へ相変化を起こす可能性がある。一方、セット状態の相変化素子がリセット状態へと相変化を起こす可能性は、リセット状態の相変化素子がセット状態に相変化を起こす可能性は十分に小さいと考えられる。そこで、1ビットのデータを複数のメモリセルに冗長性を持たせて記憶させることで、相変化素子に記憶データの信頼性を向上する。
また、ここでは、1ビットを2つのメモリセルMCに記憶しているが、2つ以上のメモリセルMCに記憶し、その読出し結果の論理和をとったものを出力する構成でもかまわない。この場合には、3つのうち1つでも高抵抗状態であれば H'を出力することができよりデータ信頼性を向上することができる。
図24は、通常のリード、ライトコマンドのほかに再書込み動作REFを実行するための入力ピンあるいは、コマンドがあるメモリチップの簡単なブロック図を示している。メモリアレーMAは、複数のメモリセルアレーMCAからなり、それぞれのメモリセルアレーMCAに隣接して、センスアンプブロックSABが配置される。メモリアレーMAの一端にはロウデコーダRDECを制御するためのアドレス線を駆動するプリデコーダRPDECとカラム選択信号を出力するためのカラムデコーダCDECが配置されるカラムデコーダには、メモリアレーMAから出力したデータの外部出力や、外部から入力されたデータをアレーに転送するためのデータ制御部I/O-CTLが配置される。メモリChipには、外部より入力されたアドレスA0,A1・・・やコマンドを一時的に保持するためのアドレスバッファINPUT Bufferと外部とのデータの入出力を行うDQ Bufferと外部電圧VCCとグランドレベルGNDから内部電圧ワード線選択レベルVWH、ワード線非選択レベルVWL、センスアンプ電源VDL、リセット書き込み電圧VWR、セット書き込み電圧VWS、周辺回路電源電圧VCL、グランドレベルVSS,ソース線電位VSを生成する内部電源生成回路VGが配置される。本構成では、入力コマンドに再書込み動作を行うための再書込みコマンドREFあるいは、再書き込み用ピンREFが含まれていることが特徴である。図24におけるセンスアンプブロック、及びメモリセルアレーMCAは前述の図1及び図2と同様である。
図25は、図24におけるセンスアンプブロックSABに図1を適用した構成の動作例である。外部より、リードコマンドREADが入力されると、同時に入力されたアドレスに従って、カラム選択信号が活性化される。また、アドレスに対応したセンスアンプブロックのプリチャージ信号PREが活性化される。これにより、ビット線は、読み出しレベルVRにプリチャージされる。同時にセンスアンプSAと読み出しビット線BLSAを接続するビット線分離信号が高電位状態となる。その後、ビット線プリチャージ信号PREが非活性化されるとともに、入力アドレスに従ってワード線WLが非選択状態のVWLから選択状態のVWHに遷移する。このとき、メモリセルMCの相変化素子の抵抗状態が低抵抗状態の時には、図中の破線のように急激にソース線SL電位VSに遷移する。一方、高抵抗状態の時には、ビット線読み出しレベルVR付近を維持する。所定の期間たった後、センスアンプに十分な信号が発生するとビット線分離信号BLIが低電圧VSSに遷移して、センスアンプと読み出しビット線BLSAを分離する。その後、センスアンプSAは、センスアンプ活性化信号SE/SEBが活性化することにより、メモリセルMCから読み出した微小信号をセンスアンプ電源VDLまで増幅する。その後、I/O制御部、DQバッファに転送される。これと前後して、活性化状態のワード線WLは、非選択レベルVWLに遷移する。その後、センスアンプがセンスアンプ活性化信号を非活性化することにより待機状態に遷移する。これとほぼ同時にカラム選択信号が非選択状態に遷移し、読み出しサイクルが終了する。
dwc…下部電極プラグ、
RDEC…ロウデコーダ・ワードドライバ、
WL,WL0,WL1,WL2,WL3…ワード線、
BL,BL0,BL1,BL2,BL3,BL00,BL01,BL02,BL03,BL10,BL11,BL12,BL13…ビット線、
BLSA…センスアンプ内ビット線、
PRE…プリチャージ信号、
WRE…リセットライトイネーブル信号、
WSE…セットライトイネーブル信号、
SE…NMOSセンスアンプ起動信号、
SEB…PMOSセンスアンプ起動信号、
I/Ot、I/Ob、I/O0t、I/O0b、I/O1t、I/O1b…入出力データ線、
WD…ライトドライバ、
SA…センスアンプ、
SAB、SAB0,SAB1…センスアンプブロック、
BLSEL…ビット線セレクタ、
MCA,MCA0,MCA1…メモリセルアレー、
VREF…リファレンスレベル、
C0t〜C3t、C0b〜C3b…カラム選択信号、
SL,SL01,SL23…ソース線、
MT…メモリセルトランジスタ、
PCR…相変化素子、
BLI…ビット線分離信号、
VWR…リセット書込み電圧、
VWS…セット書込み電圧、
ORB…論理和ブロック、
DIt/b…外部入力データ線、
DOt/b…外部出力データ線、
Vp,VR…ビット線プリチャージレベル、
TReset…リセット期間規定パルス、
TSet…セット期間規定パルス、
MSB…マットセレクト信号、
RW…再書込みイネーブル信号、
RPDEC…ロウプリデコーダ、
INPUT Buffer…入力バッファ、
VG…内部電源出力回路、
DQ Buffer…入出力データバッファ、
I/O-CTL…入出力データコントロール、MA…メモリアレー、
REF…再書込み外部コマンド、
tRW…再書込みイネーブル信号パルス幅、
BL_REP…レプリカビット線、
SA_REP…レプリカビット線用センスアンプブロック、
RW_GEN…再書込みイネーブル信号生成ブロック、
RW0…再書込みイネーブル元信号、
MC_REP…レプリカ用メモリセル、
BLPC…ビット線プリチャージ回路ブロック、
VREF_REP…レプリカ用センスアンプリファレンスレベル、
I/O_REPt…レプリカ用センスアンプ出力、
WAIT…ビジー出力ピン、
WAIT_B…ビジー出力ピン出力バッファ、
R0,R1,R2,R3…相変化素子抵抗状態、
MLBt/b…最上位ビット、
MSBt/b…最下位ビット、
ORB_M…OR論理ブロック。
Claims (32)
- 複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の所定の交点に設けられた相変化材料を含む複数のメモリセルと、
前記ビット線に接続されるセンスアンプと、
前記センスアンプに接続され、第1情報を前記メモリセルに書き込む第1ライトドライバとを有し、
読出し動作の後に、前記第1情報を前記メモリセルのいずれかに書き込みを行うことを特徴とする半導体装置。 - 前記第1情報は、前記相変化材料の相状態がアモルファス状態として記憶されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体装置は、さらに前記センスアンプに接続され、第2情報をメモリセルに書き込む第2ライトドライバを有する請求項1に記載の半導体装置。
- 前記第1情報は、前記相変化材料の相状態がアモルファス状態として記憶され、
前記第2情報は、前記相変化材料の相状態が結晶化状態として記憶されていることを特徴とする請求項3に記載の半導体装置。 - 読出し動作の後に、第2情報をいずれかの前記メモリセルに書込み動作を行うことを特徴とする請求項3に記載の半導体装置。
- 複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の所定の交点に設けられた相変化材料を含む複数のメモリセルと、
前記各メモリセルに共通に接続されたソース線と、
第1情報の書込み時のソース線とビット線の電位差の絶対値である第1電圧と、
読み出し時のソース線とビット線の電位差の絶対値である第3電圧とを有し、
前記第3電圧が、前記第1電圧よりも大きいことを特徴とする半導体装置。 - 読み出し時の第1情報をセンスアンプで読み出し、前記メモリセルに再書込みを行うことを特徴とする請求項6に記載の半導体装置。
- 前記第1情報は、前記相変化材料の相状態がアモルファス状態として記憶されていることを特徴とする請求項6に記載の半導体装置。
- 前記第1情報は、前記相変化材料の相状態が結晶状態として記憶されていることを特徴とする請求項6に記載の半導体装置。
- 前記第2情報の書込み時のソース線とビット線の電位差の絶対値である第2電圧を有し、
第3電圧が、第1電圧と第2電圧の両方よりも大きいことを特徴とする請求項6に記載の半導体装置。 - 前記第2情報の書込み時のソース線とビット線の電位差の絶対値である第2電圧を有し、
第3電圧が、第1電圧より大きく、第2電圧より小さいことを特徴とする請求項6に記載の半導体装置。 - 複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の所望の交点に配置された相変化材料を含む複数メモリセルと、
前記複数のメモリセルを含む第1メモリセルアレー及び第2メモリセルアレーと、
前記第1メモリセルアレーからのデータを読み出す第1センスアンプブロックと、
前記第1センスアンプブロックから外部へデータを出力する第1データ出力線と、
前記第2メモリセルアレーからのデータを読み出す第2センスアンプブロックと、
前記第2センスアンプブロックから外部へデータを出力する第2データ出力線を有する半導体装置において、
第1データ出力線と第2データ出力線の少なくとも一方が第1情報のときに、第1情報を出力することを特徴とする半導体装置。 - 前記第1データ出力線と前記第2データ出力線の論理和をとる第1論理和回路を有する請求項12に記載の半導体装置。
- 前記第1情報は、前記相変化材料の相状態がアモルファス状態として記憶されていることを特徴とする請求項12に記載の半導体装置。
- 前記メモリセルは相変化材料と選択用スイッチからなる請求項1または請求項6または請求項12に記載の半導体装置。
- ソース線とビット線の電位差の絶対値の最大値が1.8V以下であることを特徴とする請求項15記載の半導体装置。
- 前記相変化材料は、Sbを含む材料であって、その膜厚が60nm以下であることを特徴とする請求項15記載の半導体装置。
- 前記相変化材料は、Ge、SbおよびTeを含む材料で、膜厚が20nm以下であることを特徴とする請求項17記載の半導体装置。
- 前記相変化材料と前記選択スイッチとを電気的に接続する電極材料にタングステンを用いることを特徴とする請求項15記載の半導体装置。
- 摂氏125度以上の周辺温度で動作することを特徴とする請求項15記載の半導体装置。
- 複数のワード線と、
前記複数のワード線と交差する複数の第1ビット線と、
前記複数のワード線と交差し、前記複数の第1ビット線と平行に配置される第2ビット線と、
前記複数のワード線と前記複数の第1ビット線の所定の交点に配置される第1メモリセルと、
前記複数のワード線と前記第2ビット線の所定の交点に配置される第2メモリセルと、
前記複数の第1ビット線の所定の本数毎に配置される第1センスアンプと、前記第2ビット線に配置される第2センスアンプと、を具備し、
前記第1センスアンプは、第1リファレンスレベルと、前記複数の第1ビット線のうち対応するビット線の信号レベルを比較し、
前記第2センスアンプは、前記第1リファレンスレベルとは異なる第2リファレンスレベルと、前記第2ビット線の信号レベルを比較することを特徴とする半導体装置。 - 請求項21において、
前記第1リファレンスレベルは、前記第2リファレンスレベルよりも低いことを特徴とする半導体装置。 - 請求項21において、
前記第1及び第2メモリセルは第1導電型のMISFETと相変化素子を含むことを特徴とする半導体装置。 - 請求項23において、
前記第2メモリセルの相変化素子は、高抵抗状態であることを特徴とする半導体装置。 - 請求項21において、
前記第1センスアンプは、前記第1メモリセルに第1記憶情報を書き込むための第1書き込み回路を有し、
前記第2センスアンプは、前記第2メモリセルに前記第1記憶情報を書き込むための第2書き込み回路を有することを特徴とする半導体装置。 - 請求項25において、
前記第1書き込み回路は、前記第2センスアンプの出力データに従って書き込み動作を行うことを特徴とする半導体装置。 - 請求項25において、
前記第1センスアンプは、前記第1メモリセルに第2記憶情報を書き込むための第2書き込み回路を有し、
前記第1及び前記第2書き込み回路は、前記第2センスアンプの出力データに従って書き込み動作を行うことを特徴とする半導体装置。 - 請求項26において、
前記半導体装置は、利用不可状態を示す第1出力ピンを有し、
前記第1又は第2書き込み回路が活性化されている間、前記第1出力ピンにから利用不可状態であることを示す信号が出力されることを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する複数の第1ビット線と、
第1導電型のMISFETと相変化素子を含み、前記複数のワード線と前記複数の第1ビット線の所定の交点に配置される第1メモリセルと、
前記複数の第1ビット線の所望の本数毎に設けられる第1センスアンプと、
前記第1センスアンプに配置され、外部より入力されたコマンドに従って、前記第1メモリセルから読み出した第1の情報を前記第1のメモリセルに書き込むための第1書き込み回路を有することを特徴とする半導体装置。 - 複数の第1ワード線と、
前記複数の第1ワード線と交差する複数の第1ビット線と、
前記複数の第1ワード線と前記複数の第1ビット線の所望の交点に配置される複数の第1メモリセルと、
複数の第2ワード線と、
前記複数の第2ワード線と交差する複数の第2ビット線と、
前記複数の第2ワード線と前記複数の第2ビット線の所望の交点に配置される複数の第2メモリセルと、
前記複数の第1メモリセルのそれぞれに配置される第1相変化素子と、
前記複数の第2メモリセルのそれぞれに配置される第2相変化素子と、
外部から書き込まれたデータに対して、書き込みデータに対応して、前記第1及び第2メモリセルに同一の抵抗状態が書き込まれることを特徴とする半導体装置。 - 請求項30において、
前記半導体装置はさらに、
前記複数の第1ビット線の所定の本数毎に設けられる第1センスアンプと、
前記複数の第2ビット線の所定の本数毎に設けられる第2センスアンプと、
前記第1センスアンプに配置される前記第1メモリセルの前記第1相変化素子を第1抵抗状態に設定する第1書き込み回路と、
前記第1センスアンプに配置される前記第1メモリセルの前記第1相変化素子を第2抵抗状態に設定する第2書き込み回路と、
前記第1センスアンプに配置される前記第1メモリセルの前記第1相変化素子を第3抵抗状態に設定する第3書き込み回路と、
前記第1センスアンプに配置される前記第1メモリセルの前記第1相変化素子を第4抵抗状態に設定する第4書き込み回路と、
前記第2センスアンプに配置される前記第2メモリセルの前記第2相変化素子を第1抵抗状態に設定する第5書き込み回路と、
前記第2センスアンプに配置される前記第2メモリセルの前記第2相変化素子を第2抵抗状態に設定する第6書き込み回路と、
前記第2センスアンプに配置される前記第2メモリセルの前記第2相変化素子を第3抵抗状態に設定する第7書き込み回路と、
前記第2センスアンプに配置される前記第2メモリセルの前記第2相変化素子を第4抵抗状態に設定する第8書き込み回路とを有し、
前記第1書き込み回路と前記第5書き込み回路は同時に活性化され、
前記第2書き込み回路と前記第6書き込み回路は同時に活性化され、
前記第3書き込み回路と前記第7書き込み回路は同時に活性化され、
前記第4書き込み回路と前記第8書き込み回路は同時に活性化されることを特徴とする半導体装置。 - 請求項30において、
前記半導体装置は、
前記複数の第1ビット線の所定の本数毎に設けられる第1センスアンプと
前記複数の第2ビット線の所定の本数毎に設けられる第2センスアンプとを有し、
前記第1メモリセルから前記第1ビット線を介して読み出され、前記第1センスアンプに保持された第1データと
前記第2メモリセルから前記第2ビット線を介して読み出され、前記第2センスアンプに保持された第2データとを有し、
前記第1データと前記第2データのうち、高抵抗状態に対応するデータをメモリセルに書き込むことを特徴とする半導体装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004028877 | 2004-02-05 | ||
JP2004028877 | 2004-02-05 | ||
PCT/JP2005/000742 WO2005076280A1 (ja) | 2004-02-05 | 2005-01-21 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009271762A Division JP5049334B2 (ja) | 2004-02-05 | 2009-11-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005076280A1 true JPWO2005076280A1 (ja) | 2007-10-18 |
JP4500268B2 JP4500268B2 (ja) | 2010-07-14 |
Family
ID=34835935
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005517643A Expired - Fee Related JP4500268B2 (ja) | 2004-02-05 | 2005-01-21 | 半導体装置 |
JP2009271762A Expired - Fee Related JP5049334B2 (ja) | 2004-02-05 | 2009-11-30 | 半導体装置 |
JP2012091968A Expired - Fee Related JP5492245B2 (ja) | 2004-02-05 | 2012-04-13 | 半導体装置 |
JP2013176414A Pending JP2013235648A (ja) | 2004-02-05 | 2013-08-28 | 半導体装置 |
Family Applications After (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009271762A Expired - Fee Related JP5049334B2 (ja) | 2004-02-05 | 2009-11-30 | 半導体装置 |
JP2012091968A Expired - Fee Related JP5492245B2 (ja) | 2004-02-05 | 2012-04-13 | 半導体装置 |
JP2013176414A Pending JP2013235648A (ja) | 2004-02-05 | 2013-08-28 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
JP (4) | JP4500268B2 (ja) |
TW (1) | TW200527656A (ja) |
WO (1) | WO2005076280A1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100733147B1 (ko) * | 2004-02-25 | 2007-06-27 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
JP4668668B2 (ja) * | 2005-04-14 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5031324B2 (ja) * | 2005-11-07 | 2012-09-19 | 三星電子株式会社 | 相変化メモリ装置及びそれの読み出し方法 |
KR101095741B1 (ko) * | 2006-05-31 | 2011-12-21 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US7626858B2 (en) * | 2006-06-09 | 2009-12-01 | Qimonda North America Corp. | Integrated circuit having a precharging circuit |
US7457146B2 (en) * | 2006-06-19 | 2008-11-25 | Qimonda North America Corp. | Memory cell programmed using a temperature controlled set pulse |
US7405964B2 (en) * | 2006-07-27 | 2008-07-29 | Qimonda North America Corp. | Integrated circuit to identify read disturb condition in memory cell |
US7623401B2 (en) * | 2006-10-06 | 2009-11-24 | Qimonda North America Corp. | Semiconductor device including multi-bit memory cells and a temperature budget sensor |
US7539050B2 (en) * | 2006-11-22 | 2009-05-26 | Qimonda North America Corp. | Resistive memory including refresh operation |
US7742329B2 (en) * | 2007-03-06 | 2010-06-22 | Qualcomm Incorporated | Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory |
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JP5287197B2 (ja) * | 2008-12-09 | 2013-09-11 | ソニー株式会社 | 半導体装置 |
JP5337121B2 (ja) * | 2009-09-17 | 2013-11-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2012027977A (ja) | 2010-07-23 | 2012-02-09 | Elpida Memory Inc | 半導体装置 |
JP2012123875A (ja) * | 2010-12-09 | 2012-06-28 | Hitachi Ltd | 半導体記憶装置 |
JP5777991B2 (ja) | 2011-09-22 | 2015-09-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2004
- 2004-12-06 TW TW93137644A patent/TW200527656A/zh unknown
-
2005
- 2005-01-21 WO PCT/JP2005/000742 patent/WO2005076280A1/ja active Application Filing
- 2005-01-21 JP JP2005517643A patent/JP4500268B2/ja not_active Expired - Fee Related
-
2009
- 2009-11-30 JP JP2009271762A patent/JP5049334B2/ja not_active Expired - Fee Related
-
2012
- 2012-04-13 JP JP2012091968A patent/JP5492245B2/ja not_active Expired - Fee Related
-
2013
- 2013-08-28 JP JP2013176414A patent/JP2013235648A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
WO2005076280A1 (ja) | 2005-08-18 |
JP2013235648A (ja) | 2013-11-21 |
JP2010049792A (ja) | 2010-03-04 |
JP5492245B2 (ja) | 2014-05-14 |
JP5049334B2 (ja) | 2012-10-17 |
TW200527656A (en) | 2005-08-16 |
JP4500268B2 (ja) | 2010-07-14 |
JP2012178216A (ja) | 2012-09-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100323 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100416 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |