KR100649782B1 - 캐패시터없는 1-트랜지스터 ｄｒａｍ 셀 및 그의 제조방법과, 1-트랜지스터 ｄｒａｍ 셀을 포함하는 배열물 - Google Patents

캐패시터없는 1-트랜지스터 ｄｒａｍ 셀 및 그의 제조방법과, 1-트랜지스터 ｄｒａｍ 셀을 포함하는 배열물 Download PDF

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Abstract

채널 영역(11) 및 소스-드레인 영역(9, 10)은 유전체 트렌치 충진물(4)의 측벽에서 수직으로 정렬된다. 반대 측면 상에서, 반도체 물질은 반도체 물질의 컷아웃에 배열된 게이트 유전체(18) 및 게이트 전극(16)에 의해 경계지어진다. 메모리 셀 어레이는 수직으로 배향된 다수의 스트립형 반도체 영역을 포함하되 소스-드레인 영역은 상단 및 하단에서 주입되고 모든 측면 상의 절연 물질에 내장된 채널 영역은 그 사이에서 플로팅 바디로서 존재한다.

Description

캐패시터없는 1-트랜지스터 ＤＲＡＭ 셀 및 그의 제조 방법과, 1-트랜지스터 ＤＲＡＭ 셀을 포함하는 배열물{CAPACITOR-LESS 1-TRANSISTOR DRAM CELL AND METHOD FOR PRODUCING THE SAME}
본 발명은 이하에서 간단히 1-트랜지스터 DRAM 셀이라고 지칭되는 캐패시터없는 1-트랜지스터 DRAM 셀 및 그와 연관된 제조 방법에 관한 것이다.
로잔에 있는 과학기술 전문 학교(ISS/EPFL 2001, IEEE SOI 회의에서의 예고 및 발표에서)의 S. Okhonin과, M. Nagoga, J.M. Sallese과 P. Fazan은 메모리 셀이 SOI 기판의 바디 실리콘 층에 트랜지스터 구조와 같이 배열되는 100 nm 이하 범위의 DRM 셀에 관한 실시예를 제안하였다. 이 개념에서는 각 셀마다 특별히 제공되는 캐패시터를 형성하지 않아도 된다. 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체 물질은 이 경우에 모든 측면이 전기적 절연 물질인 SiO2로 둘러싸인다. 그러므로, 정의된 전위에 접속되지 않은 채널 영역이 존재하게 되고, 이 채널 영역은 셀의 동작 동안 전하 캐리어가 완전히 또는 적어도 부분적으로 공핍되는 구역(zone)(부분적으로 내지 완전히 공핍되는 플로팅 바디)을 형성한다. 게이트 유전체에 의해 채널 영역으로부터 격리된 게이트 전극은 상단측(top side)에 위치한다.
이러한 방식으로 형성된 MOS 트랜지스터 구조체는 1비트를 나타내는 전하를 저장하는 데 적절하다. 이 실시예의 단점은, 비교적 고가의 SOI 기판이 사용되고, 셀에 요구되는 작은 공간 요건과 구현될 수 있는 게이트 길이 사이에서 절충이 필요하다는 것이다.
본 발명의 목적은 비용 효과적인 방식으로 제조될 수 있고 메모리 셀 어레이를 제조하는데 사용될 수 있는 공간 절약형 1-트랜지스터 DRAM 셀을 제공하는 것이다.
이 목적은 청구항 1의 특징을 갖는 1-트랜지스터 DRAM 셀, 청구항 4의 특징을 갖는 1-트랜지스터 DRAM 셀을 포함하는 배열물 및 청구항 7의 특징을 갖는 방법에 의해 달성된다. 제각기의 종속항에서 세부 사항이 나열된다.
(캐패시터가 없는) 1-트랜지스터 DRAM 셀의 경우, 채널 영역 및 소스 드레인 영역은 유전체 트렌치 충진물의 측벽에서 수직으로 배열된다. 이 트렌치 충진물의 반대편 측면 상에서, 반도체 물질은 게이트 유전체 및 이 게이트 유전체 위에 배열된 게이트 전극에 의해 경계지어진다. 게이트 전극은 반도체 물질의 컷아웃(cutout)에 배열된다.
이러한 유형의 1-트랜지스터 DRAM 셀을 포함하는 메모리 셀 어레이는 반도체 칩 내에서, 수직으로 배향된 다수의 스트립 유형의 반도체 영역을 포함하되 소스-드레인 영역은 각 경우에 상위 및 하위 부분에서 주입되고 정의된 전위에 접속되지 않은 채널 영역은 그 사이의 중앙 영역에 존재하고 이 채널 영역은 반도체 칩의 상단측의 평면과 동일 평면을 이루는 섹션면(sectional plane)의 모든 측면 상의 절연 물질 내에 내장된다. 이 경우에, 반도체 칩의 상단측의 평면은 제조 동안 사용된 웨이퍼의 상단측에 대해 동일 평면을 이루는 평면으로서 이해될 것이며, 이 상단측은 셀을 제공받고 성장된 층 구조체 또는 인가된 패시베이션의 평면에 대해 적어도 본래는 평면이다.
1-트랜지스터 DRAM 셀 및 바람직한 제조 방법의 예가 도 0 내지 도 8을 참조하여 보다 자세히 설명된다.
도 0은 메모리 셀 어레이의 워드 라인 및 비트 라인의 배열을 평면으로 도시하는 도면,
도 1, 2, 5, 6 및 도 7은 제조 단계의 중간 산물의 단면도,
도 3 및 도 4는 제조 방법의 상이한 단계 이후 메모리 셀 어레이의 평면도,
도 8은 또 다른 제조 방법의 중간 산물의 단면도.
워드 라인(WLj-1, WLj, WLj+1) 및 이 워드 라인 위를 횡으로 진행하도록 라우팅되는 비트 라인(BLi,BLi+1)의 배향은 도 0에서 메모리 셀 어레이의 평면도에 예시되어 있다. 파선은 두 개의 단면(A, B)의 위치를 부가적으로 도시하고, 이들 위치는 이하에서 설명하게 될 도 5 및 도 6의 단면의 위치에 대응한다. 도 0의 예시에 따른 교차점 DRAM 아키텍쳐는 셀 당 4F2의 영역 요건을 필요로 한다.
셀의 구조는 바람직한 제조 방법을 참조하여 이하에서 설명된다. 제조 프로세스는 바람직하게는 반도체 기법으로부터 본래 알려져 있는 방법으로 시작한다. 도 1에 예시된 단면에 따르면, 먼저 패드 산화물(2)로서의 층 및 패드 질화물(3)로서의 층이 반도체 바디(1) 또는 기판 상에 통상적인 방식으로 적용된다. 그런 다음 서로 평행하게 배향된 트렌치들이 적절한 포토마스크 기법에 의해 STI(shallow trench isolation) 방식으로 제조된다. 그렇게 하기 위해, 반도체 물질은 마스크 개구부 영역에서 에칭된다.
트렌치는 산화물 또는 다른 유전체 물질(4)로 충진된다. 적절하다면, 예를 들어 CMP(chemical mechanical polishing)와 같이 평탄화를 위한 적절한 조치가 이어진다. 바람직하게는 구동 주변부(driving periphery)의 CMOS 구성요소를 위한 p형 웰 및 n형 웰도 제조된다. 그것은 붕소 및 인을 제각각 주입하고 그 주입물을 어닐링하는 통상적인 방법으로 이루어진다.
트렌치 내의 유전체 물질(4)이 트렌치의 상위 영역에서 제거되어, 도전층(5)은 각각의 경우에 트렌치의 상단까지 제공될 수 있다. 각각의 경우에 트렌치 내에서 스트립 형태로 이어진 이들 도전층(5)은 반도체 바디(1) 또는 기판의 반도체 물질과 측방으로 접촉한다. 도전층(5)으로 폴리실리콘을 사용하고, 이 폴리실리콘 층의 상단이 다소 산화되면 그와 연관된 층 부분(6)의 부피가 증가하는 후속 방법 단계를 수행하는 것이 적절하다. 산화물 마스크는 이러한 방식으로 형성된다. 그런 다음 패드질화물 층(3)의 질화물이 제거된다. 포토마스크 기법에 의해 에칭으로부터 부분적으로 보호될 수 있는데, 이는 특히 구동 주변부의 영역에 유리하다.
뒤이어 제조될 활성 트렌치의 자기 정렬 패터닝(self-aligned patterning)을 위한 마스크의 스페이서 소자(스페이서)는 바람직하게는 질화물 또는 TEOS을 새롭게 증착함으로써 제조된다. 이 활성 트렌치는 한편으로 유전체 물질(4)로 구성된 트렌치 충진물의 측벽에서 반도체 물질의 범위를 정하고 다른 한편으로는 채널 영역의 구동에 필요한 게이트 전극을 수용하기 위해 제공된다.
반도체 바디 또는 기판에 대해 상위 소스-드레인 영역에서, 먼저 n+형 주입물이 (예를 들어, 비소에 의해) 제공되고, 적절하다면 인을 주입함으로써 LDD(lightly doped drain)을 부가적으로 제조할 수 있다.
따라서, 도 2의 예시에 따른 구조체가 생성되는데, 이 구조체의 경우에 반도체 물질은 스페이서 소자(7)의 아래에 남게 되고 컷아웃(8)은 두 개의 마주보는 트렌치 충진물의 측벽에 있는 반도체 물질의 이들 부분 사이에 존재한다. 상위 소스-드레인 영역(10)은 주입에 의해 제각기의 상위 부분에 형성된다. 하위 소스-드레인 영역(9)에 대해 대응하는 주입이 부가적으로 제공된다.
상위 소스-드레인 영역(10)의 하위 경계부(12) 및 하위 소스-드레인 영역(9)의 하위 경계부(13)는 파선으로 도시된다. 하위 소스-드레인 영역(9)에 대해 제공된 주입물의 하위 경계부(13)는 바람직하게는 인접한 하위 소스-드레인 영역(9)이 접지용 금속판과 같이 형성되도록 하는 깊이로 존재한다. 그러나, 그와 달리 약 파선(13a)까지만 적절한 주입물을 제공하는 것도 충분할 수 있다. 하위 소스-드레인 영역(9)의 상위 경계부(14) 및 상위 소스-드레인 영역(10)의 하위 경계부(12)는 제각기의 채널 영역(11)을 에워싼다. 하위 도핑된 영역(9)의 제조 동안, 이 채널 영역(11)은 예를 들어 적절히 패터닝된 질화물 층을 컷아웃(8)의 벽에 사전 증착함으로써 커버되고 이에 따라 도펀트의 침투에 대비하여 보호된다. 하위 소스-드레인 영역(9)의 측면 부분은 주입물의 어닐링 동안 제공된 도펀트의 확산의 결과로서 생성된다.
도 3에 예시된 평면도에 따르면, 스트립형 포토레지스트 마스크(15)는 상단측에 적용되어, 먼저 상단에 존재하는 절연 물질, 특히 바람직하게는 폴리실리콘의 산화에 의해 제조된 층 부분(6)을 제거하고, 그런 다음 포토레지스트 마스크의 스트립들 사이의 영역에 있는 반도체 바디(1)의 반도체 물질 및 도전성층(5)을 제거한다. 도 3에서, 상위 소스-드레인 영역(10)의 측면 경계부는 부가적으로 은폐된 윤곽(concealed contours)인 파선으로 도시된다.
도 4는, 도 3에서 층 부분(6)의 스트립형 마스크(이 마스크는 산화된 폴리실리콘 또는 상이한 물질로부터 제조됨)가 이 영역에서 제거되고 트렌치 충진물들 사이에 있는 현재 확장된 컷아웃(8)의 벽 및 반도체 물질의 표면도 트렌치 충진물의 측벽에서 얇은 유전체 층(18), 바람직하게는 산화물 층으로 코팅된 이후의 평면도이다. 이 유전체 층(18)은 트렌치 충진물의 측벽의 반도체 물질 상에 게이트 유전체로서 제공된다.
게이트 전극(16)은 컷아웃에서 그들이 트렌치 충진물을 부분적으로 오버랩핑하는 방식으로 정확하게 제조된다. 게이트 전극(16)은 그들의 종방향으로 양 측면 상에서 절연 스페이서 소자(17)에 의해 커버된다. 전기적 도전층(5)은 포토레지스트 마스크(15)의 스트립들 사이의 영역에서 제거되어, 트렌치의 바닥 영역에서만 개개의 셀의 영역들 사이에 도전성 접속이 존재하게 한다.
도 5는 도 0의 단면(A)의 위치를 차지하는 이 구조체를 단면으로 도시하되, 아직 비트 라인이 제조되지 않은 중간 산물만을 도시하고 있다. 이 경우에, 각각의 경우에 개개의 셀에 대해 모든 측면 상에서 범위가 정해진 도전층(5) 부분은 유전체 물질(4)로 구성된 트렌치 충진물의 상단측에 위치한다. 유전체 물질(4)의 두 개의 상호 마주보는 측벽에 배열된 채널 영역(11)에 제공된 두 개의 게이트 전극(16)은 각각의 경우 트렌치 충진물 사이에서 제조된 활성 트렌치에서 서로 전기적으로 다소 격리되며 정렬된다는 것을 알 수 있다. 게이트 전극(16)의 측면은 예를 들어 질화물로 구성된 스페이서 소자(17)에 의해 절연된다. 게이트 전극의 패터닝을 위해 폴리실리콘, 텅스텐 또는 텅스텐 규화물로 구성된 스트립형 층(19)이 게이트 전극(16) 상에 적용될 수 있다.
도 0에 도시한 섹션(B)의 위치에서 메모리 셀 어레이의 단면의 중간 산물이 도 6에 도시되어 있다. 또한, 게이트 전극(16)의 물질은 트렌치의 종방향으로 개개의 메모리 셀들 사이의 영역에도 존재하고 동일하게 패터닝된다는 것을 알 수 있다. 그러므로, 스트립 형태로 패터닝된 게이트 전극(16)은 트렌치 충진물을 따라 배열된 메모리 셀의 제각기의 스트립을 서로 연결하는 워드 라인을 형성한다. 도전층(5)은 개개의 메모리 셀 사이의 영역에서는 존재하지 않는다. 개개의 메모리 셀 사이에, 반도체 물질로 구성된 부분은 유전체 물질(4)로 구성된 영역의 측면에는 존재하지 않는다. 그러므로, 개개 셀의 소스-드레인 영역 및 채널 영역은 워드 라인의 종방향에서 차단되고 이와 같은 개개의 셀로 범위가 정해진다.
도 7에 예시된 단면에 따라서, 추가의 방법 단계가 이어지지만, 이들은 본래 반도체 기법에서 알려져 있다. 첫째, 제 1 패시베이션(바람직하게 질화물)이 증착되고 나머지 개구부는 절연층(21)(바람직하게 BPSG(borophosphosilicate glass))으로 충진된다. 이들 방법 단계는 또한 제조될 비트 라인(22)과 연결되며 적어도 부분적으로 자기 정렬된 콘택트 홀을 개방하는 단계를 포함한다. 비트 라인으로 적절한 물질은 예를 들어 텅스텐이다. 비트 라인(22)은 도전층(5) 상에 적용되고 콘택트 접속되어 상위 소스-드레인 영역(10)에 대한 전기적으로 도전성 접속이 제조되게 한다. 그러나, 알루미늄 상호연결부와 연결되어 있는 폴리실리콘 충진된 콘택트 홀을 사용할 수 있고, 또는 본래 알려져 있는 바와 같이 구리 기반 금속화 기법을 사용할 수도 있다.
도 8은 또 다른 실시예의 단면을 도시하는데 이 경우 게이트 유전체용으로 제공된 유전체 층(18)은 게이트 전극(16) 사이의 영역에서 제거된다. 따라서, 접지용 극판으로서 여기서 인접하는 하위 소스-드레인 영역(9)의 인터페이스는 각각의 경우에 노출된다. 도전층(5)에 대한 콘택트 홀 충진물(23, 25)과 하위 소스-드레인 영역(9)의 노출된 인터페이스(24) 제각각은 그들 위의 대응 개구부에 제공된다. 콘택트 홀 충진물용으로 적절한 물질은 예를 들어 폴리실리콘이다. 이 물질은 상단측에서 수평화되고 적절한 포토마스크 기법을 사용하여 원하는대로 패터닝된다. 그런 다음 비트 라인은 워드 라인에 대해 횡으로 진행하는 방식으로 제조된다(도 8에 도시되어 있지 않음). 비트 라인은 접지용 금속판의 콘택트 홀 충진물(25)에 대해여 전기적으로 절연되는 방식으로 적용되고 스트립 형태로 패터닝되고 그러한 방식으로 셀의 도전층(5)은 연결된다. 비트 라인과 그에 대한 평행선 사이에서, 접지용 금속판의 연결을 위한 적절한 콘택트 홀 충진물(25)에 대해 콘택트를 갖는 대체로 임의적인 수의 유사한 콘택트 스트립을 생성할 수 있다.

Claims (9)

  1. 캐패시터없는 1-트랜지스터 DRAM 셀에 있어서,
    반도체 물질에서 채널 영역은 소스 및 드레인용으로 도핑된 영역들 사이에 배열되고,
    상기 영역들은 상기 채널 영역이 인가된 전위가 없을 때 전하 캐리어가 적어도 부분적으로 공핍되는 방식으로 유전체 물질 내에 내장되고,
    게이트 전극은 상기 채널 영역 위에 배열되고 게이트 유전체에 의해 상기 채널 영역으로부터 어느 정도 절연되되,
    반도체 바디(1) 또는 기판의 상단측(top side)에 유전체 물질(4)로 구성된 영역이 형성되고,
    상기 채널 영역(11)은 상기 유전체 물질(4)로 구성된 영역의 측벽에 배열되고,
    상기 소스-드레인 영역들(9, 10)은 상기 상단측에 대해 수직 방향으로 양측면이 상기 채널 영역(11)과 인접하고,
    상기 게이트 전극(16)은 유전체 물질(4)로 구성된 상기 영역으로부터 떨어진 상기 채널 영역(11)의 측면 상에 배열되고 게이트 유전체로서 제공된 유전체 층(18)에 의해 상기 채널 영역으로부터 어느 정도 격리되고,
    상기 게이트 전극(16)은 워드 라인에 연결되고 상기 반도체 바디(1) 또는 기판에 대해 상위 소스-드레인 영역(10)은 비트 라인에 연결되는
    캐패시터없는 1-트랜지스터 DRAM 셀.
  2. 제 1 항에 있어서,
    상기 채널 영역(11)의 상기 반도체 물질은 상기 상단측에 대해 동일 평면을 이루는 섹션면의 모든 측면 쪽으로는 유전체 물질에 의해 경계지어지는
    캐패시터없는 1-트랜지스터 DRAM 셀.
  3. 제 2 항에 있어서,
    상기 상단측에 대해 동일 평면을 이루는 섹션면에서, 상기 채널 영역(11)의 상기 반도체 물질은 상기 채널 영역(11)의 상기 반도체 물질과 유전체 물질(4)로 구성된 영역 사이의 경계부에 대해 평행하게 진행하는 방향으로는 상기 유전체 물질(4)로 구성된 영역의 부근에서보다도 상기 게이트 전극(16)의 부근에서 더 작은 크기를 갖는
    캐패시터없는 1-트랜지스터 DRAM 셀.
  4. 제 1 내지 제 3 항 중 어느 한 항의 캐패시터없는 1-트랜지스터 DRAM 셀을 포함하는 배열물에 있어서,
    서로 어떤 거리를 두고 배열된 유전체 물질(4)로 구성된 다수의 영역들은 상기 반도체 바디(1) 또는 기판의 상기 상단측에 존재하고,
    유전체 물질(4)로 구성된 상기 영역들 사이에서, 상기 반도체 물질은 각각의 경우에 유전체 물질(4)로 구성된 상기 영역들의 상기 측벽에 존재하며 채널 영역(11) 및 소스-드레인 영역(9, 10)용으로 제공된 부분을 제외한 부분이 제거되어, 각각의 경우에 상기 반도체 물질은 나머지 부분들 사이에 컷아웃(8)이 존재하며,
    상기 게이트 전극(16)은 상기 컷아웃(8)에 정렬되는
    배열물.
  5. 제 4 항에 있어서,
    유전체 물질(4)로 구성된 상기 영역들 위의 상기 상단측에 도전층(5)이 제공되고,
    각각의 경우에 상기 도전층(5)은 유전체 물질(4)로 구성된 관련 영역의 상호 반대편 측벽에 존재하는 상기 반도체 바디(1) 또는 기판에 대해 두 개의 상위 소스-드레인 영역들(10)을 함께 연결하는
    배열물.
  6. 제 4 항에 있어서,
    상기 반도체 바디(1) 또는 기판에 대해 상기 하위 소스-드레인 영역(9)은 접지판(ground plate)과 같이 연속적인 도핑된 영역으로서 형성되는 배열물.
  7. 캐패시터없는 1-트랜지스터 DRAM 셀을 제조하는 방법에 있어서,
    반도체 물질에서 두 개의 도핑된 영역은 서로 거리를 두고 떨어져서 소스 및 드레인으로서 제조되고,
    게이트 전극이 반도체 물질 위에 배열되고 - 그 사이에 채널 영역이 제공됨 - 게이트 유전체에 의해 상기 반도체 물질로부터 어느 정도 격리되며, 상기 채널 영역은 상기 게이트 전극으로부터 떨어져 있는 측면 상에서 유전체 물질에 의해 경계지어지되,
    제 1 단계에서, 반도체 바디(1) 또는 기판의 상단측에 적어도 하나의 트렌치가 제조되고,
    제 2 단계에서, 상기 트렌치는 유전체 물질(4) 및 인접 반도체 물질과 접촉하는 상위 도전층(5)으로 충진되며,
    제 3 단계에서, 도펀트의 주입은 상기 반도체 바디(1) 또는 기판에 대해 상기 반도체 물질의 상위 부분 내에 제공되며, 이 부분은 상위 소스-드레인 영역(10)을 형성하기 위해 상기 도전층(5)에 연결되고,
    제 4 단계에서, 상기 트렌치 충진물의 측벽으로부터 짧은 거리로 상기 반도체 물질에서 컷아웃(8)이 제조되어, 상기 상단측에 대해 반도체 물질의 수직 스트립은 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에 남겨지고,
    제 5 단계에서, 하위 소스-드레인 영역(9)을 형성하기 위해 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 도펀의 주입이 상기 반도체 바디(1) 또는 기판에 대해 상기 반도체 물질의 하위 부분에 제공되고,
    제 6 단계에서, 게이트 유전체로서 제공된 유전체 층(18)은 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 상기 반도체 물질에 부가되고,
    제 7 단계에서, 게이트 전극(16)은 상기 컷아웃(8)에 정렬되고 워드 라인 부분으로서 패터닝되며,
    제 8 단계에서, 상기 도전층(5)에 대한 전기적 접속- 상기 전기적 접속은 상기 게이트 전극(16)으로부터 절연됨 -은 비트 라인 부분으로서 제조되는
    방법.
  8. 제 7 항에 있어서,
    상기 제 1 단계에서, 서로 평행하게 진행하는 트렌치가 제조되고,
    상기 제 2 단계에서, 상기 트렌치는 유전체 물질(4)과 양 측면 상에서 상기 인접 반도체 물질과 접촉하는 제각기의 상위 도전층(5)으로 충진되고,
    상기 제 4 단계에서, 각각의 경우에서 상기 두 개의 인접 트렌치 충진물의 상기 측벽으로부터 짧은 거리를 두고 컷아웃(8)이 제조되어, 반도체 물질의 수직 스트립은 상기 트렌치 충진물의 상호 반대편의 양 측벽에 남겨지고,
    상기 제 5 단계에서, 하위 소스-드레인 영역(9)을 형성하기 위해 도펀트의 주입물이 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 상기 반도체 물질의 상기 하위 부분에 제공되고, 상기 트렌치의 종방향으로, 상기 반도체 물질 및 상기 도전층(5)은 절연된 셀을 형성하기 위해 단면으로 제거되고,
    상기 제 6 단계에서, 게이트 유전체로서 제공된 상기 유전체 층(18)은 각각의 경우에서 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 상기 반도체 물질에 부가되고,
    상기 제 7 단계에서, 상기 상호 격리된 게이트 전극(16)은 각각의 경우에서 유전체 물질(4)로 구성된 상기 영역의 상호 반대편 측벽 앞에 배열되고 절연된 워드 라인 부분으로서 패터닝되고,
    상기 제 8 단계에서, 상기 도전층(5)에 대한 전기적 접속- 상기 전기적 접속은 상기 게이트 전극(16)으로부터 절연됨 - 은 각각이 경우에 제각기의 비트 라인의 부분으로서 제조되는
    방법.
  9. 제 8 항에 있어서,
    상기 제 5 단계에서, 상기 반도체 물질의 상기 하위 부분으로의 상기 도펀트 주입은 접지용 금속판과 같이 연속적으로 도핑된 영역을 형성하기 위해 수행되고,
    또 다른 단계에서, 상기 접지용 금속판은 상기 게이트 전극(16) 사이의 전기적 접속으로 제공되는
    방법.
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