JPH05102441A

JPH05102441A - マスタースライス半導体集積回路

Info

Publication number: JPH05102441A
Application number: JP26028691A
Authority: JP
Inventors: Masabumi Imamura; 正文今村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-08
Filing date: 1991-10-08
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】マスタースライス半導体集積回路の消費電力
を低減する。【構成】異なる電位に設定された電源ライン２ａ，２
ｂとそれに対応した接地ライン３ａ，３ｂとをバッファ
のパッド領域１ａと平行に配置する。マスタースライス
半導体集積回路の内部回路への給電は、電源ライン２ａ
及び接地ライン３ａと接続した第一層配線６ａ，６ｂに
より第１の電圧を供給し、電源ライン２ｂ及び接地ライ
ン３ｂと接続した第一層配線６ｃ，６ｄにより第２の電
圧を供給することにより行う。【効果】異なる閾値電圧を有するマスタースライス半
導体集積回路の内部回路に適切な給電を行うことがで
き、マスタースライス半導体集積回路の消費電力を低減
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マスタースライス方
式によって製造される半導体集積回路に関し、特に異な
る複数の電源電圧により動作するマスタースライス半導
体集積回路に関するものである。

【０００２】

【従来の技術】従来のマスタースライス半導体集積回路
について図４を用いて説明する。図４は、従来のマスタ
ースライスＬＳＩの構成を示す図である。図において、
１ａはバッファのパッドが形成されているパッド領域、
１ｂは回路を形成するためのトランジスタ等の素子が形
成されている内部セル領域、１ｃは電源ライン及びＧＮ
Ｄラインが形成される電源・ＧＮＤ領域である。正方形
の内部セル領域１ｂを囲むように電源・ＧＮＤ領域１ｃ
が形成され、電源・ＧＮＤ領域１ｃの外側にそれと平行
にパッド領域１ａが形成されている。そして、電源・Ｇ
ＮＤ領域１ｃの電源ライン及び接地ラインは半導体基板
上に形成されたＭＯＳトランジスタのゲートの上にある
絶縁膜上に配線されている。この電源・ＧＮＤ領域１ｃ
の電源ライン及び接地ラインからは単一の電源電圧が内
部セル領域１ｂに供給されている。電源・ＧＮＤ領域よ
り配線により電源電圧を内部セル領域１ｂに供給する場
合、同時に、この配線をパッド領域に形成されたパッド
と接続することにより、バッファと接続されてインピー
ダンスのマッチングやノイズ対策等が行われる。なお、
図には示されていないがバッファを構成する回路は、例
えば電源・ＧＮＤ領域１ｃの上に形成され、電源・ＧＮ
Ｄ領域１ｃとパッド領域１ａとを平行に配置することに
より、効率よくバッファ回路を構成することができる。

【０００３】

【発明が解決しようとする課題】従来のマスタースライ
スＬＳＩは以上のように構成されているので、内部セル
領域１ｂには全て同一の電源電圧が供給され、例えば内
部セル領域１ｂにおいてＴＴＬやＣＭＯＳ回路等の閾値
が異なる回路を用いる場合には、電源電圧を閾値が大き
いほうの回路に合わせて大きい値に設定しなければなら
ず、消費電力が増大してしまうという問題点があった。

【０００４】この発明は上記のような問題点を解消する
ためになされたもので、一つのマスタースライス半導体
集積回路内で閾値の異なる回路を複数用いる場合、各々
の回路に適した電圧を供給することができ、消費電力を
低減することができるマスタースライス半導体集積回路
を得ることを目的とする。

【０００５】

【課題を解決するための手段】この発明のマスタースラ
イス半導体集積回路は、半導体基板上にバッファのパッ
ド領域と平行になるよう形成され、異なる電位に設定さ
れた複数の電源ラインと、前記半導体基板上に前記パッ
ド領域と平行になるよう形成された少なくとも一つの接
地ラインとを備えて構成されている。

【０００６】

【作用】この発明におけるマスタースライス半導体集積
回路は、半導体基板上にバッファのパッド領域と平行に
なるよう形成され、異なる電位に設定された複数の電源
ラインを備えて構成され、マスタースライス半導体集積
回路内に閾値電圧が異なる回路が混在する場合に、各回
路の閾値電圧に適した電圧を複数の電源ラインから供給
する。

【０００７】

【実施例】以下、この発明の一実施例について図１及び
図２を用いて説明する。図１はこの発明の一実施例によ
るマスタースライスＬＳＩの電源ラインと接地ラインの
配置を示す図である。図１において、１ａはマスタース
ライスＬＳＩのバッファと接続するパッドが形成されて
いるパッド領域、２ａ，２ｂはそれぞれ異なる第１、第
２の電位に設定された電源ライン、３ａ，３ｂはそれぞ
れ電源ライン２ａ，２ｂに対応した接地ライン、４ａは
ゲート領域である。図１にはパッド領域１ａと電源・Ｇ
ＮＤ領域の一部が示されているだけであるが、全体の構
成は図４に示した従来のマスタースライスＬＳＩと同様
に、内部セル領域の周囲に複数の電源ライン２ａ，２ｂ
と接地ライン３ａ，３ｂを有する電源・ＧＮＤ領域が形
成され、その外周にパッド領域１ａが形成されている。
そして、図１の座標に示すように、ゲート領域をつぶし
てその上にパッド領域１ａと平行に異なる電位に設定さ
れた２つの電源ライン２ａ，２ｂと接地ライン３ａ，３
ｂが形成されている。

【０００８】次に、電源ライン２ａ，２ｂおよび接地ラ
イン３ａ，３ｂから内部セル領域への配線方法を図２に
ついて説明する。図２において、６ａ〜６ｄは第１層配
線、７ａ〜７ｄは第１層配線６ａ〜６ｄとパッド領域１
ａに形成されたパッドとの接続点、７ｅ〜７ｈは第１層
配線６ａ〜６ｄと電源ライン２ａ，２ｂまたは接地ライ
ン３ａ，３ｂとの接続点であり、以下これらの接続点を
コンタクトホールと呼ぶ。

【０００９】そして、電源ライン２ａと接地ライン３ａ
間の電圧により動作させるのに適した内部セル領域の回
路に給電する場合、電源側では、電圧値が異なる電源ラ
イン２ｂ及び接地ライン３ａ，３ｂに接続していない第
１層配線６ａと、電源ライン２ａとが交差している点に
コンタクトホール７ｅを形成し、パッド領域１ａと第１
層配線６ａの端部が重なる部分にコンタクトホール７ａ
を形成する。一方、接地側では、電源ライン２ａに対応
した接地ライン３ａと、電源ライン２ａ，２ｂに接続し
ていない第１層配線６ｂとが交差している点にコンタク
トホール７ｆを形成し、パッド領域１ａと第１層配線６
ｂの端部が重なる部分にコンタクトホール７ｂを形成す
る。そして、この２本の第１層配線６ａ，６ｂから必要
な電圧を内部セル領域に形成されている回路に供給す
る。

【００１０】また、電源ライン２ｂと接地ライン３ｂ間
の電圧により動作させるのに適した内部セル領域の回路
に給電する場合、電源側では、電圧値が異なる電源ライ
ン２ａ及び接地ライン３ａ，３ｂには接続していない第
１層配線６ｃと、電源ライン２ｂとが交差している点に
コンタクトホール７ｇを形成し、パッド領域１ａと第１
層配線６ｃの端部が重なる部分にコンタクトホール７ｃ
を形成する。一方、接地側では、電源ライン２ｂに対応
した接地ライン３ｂと、電源ライン２ａ，２ｂには接続
していない第１層配線６ｄとが交差している点にコンタ
クトホール７ｈを形成し、パッド領域１ａと第１層配線
６ｄの端部が重なる部分にコンタクトホール７ｄを形成
する。そして、この２本の第１層配線６ｃ，６ｄから必
要な電圧を内部セル領域に形成されている回路に供給す
る。

【００１１】以上のように構成された電源ライン、接地
ラインを備えたマスタースライスＬＳＩは、ＣＭＯＳ回
路やＴＴＬ等の閾値電圧の異なる回路を同一マスタース
ライスＬＳＩの内部セル領域に形成する場合、複数の電
源電圧を混在させてそれぞれ回路の特性に適合した電圧
を供給することができる。また、それぞれ回路の特性に
適合した電圧を供給することにより、余分な電力を消費
することがなくなる。

【００１２】なお、上記実施例では、２つの異なる電圧
を供給する場合を説明したが、供給する電圧は２つ以上
でもよく、その場合は電源ラインの本数を増加すること
により、上記実施例と同様の効果を奏する。

【００１３】また、上記実施例では、複数の電源ライン
にそれぞれ対応した接地ラインを形成したが、接地を共
通接地として接地ラインを共通接地ラインにしてもよ
い。この例を図３を用いて説明する。図３において、５
ａは各電源ライン２ａ，２ｂに対する共通接地ラインで
あり、その他の図１と同一符号のものは同一内容を示
す。電源・ＧＮＤ領域から内部セル領域への配線は、各
電源ライン２ａ，２ｂと共通接地ライン５ａとを組み合
わせて、図３に示したように配線する。このように、共
通接地ラインを用いることにより、電源・ＧＮＤ領域を
小さくし、マスタースライス半導体集積回路が形成され
るチップを有効に利用して集積度を向上することができ
る。

【００１４】

【発明の効果】以上のように、この発明のマスタースラ
イス半導体集積回路によれば、半導体基板上にバッファ
のパッド領域と平行になるよう形成され、異なる電位に
設定された複数の電源ラインとを備えて構成されている
ので、マスタースライス半導体集積回路の内部で適切な
給電を行い、マスタースライス半導体集積回路の消費電
力を低減することができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるマスタースライスＬ
ＳＩの電源ラインと接地ラインの配置を示す図である。

【図２】図１に示したマスタースライスＬＳＩの内部セ
ル領域への給電方法を示す図である。

【図３】この発明の他の実施例によるマスタースライス
ＬＳＩの電源ラインと接地ラインの配置を示す図であ
る。

【図４】従来のマスタースライスＬＳＩの構成を示す図
である。

【符号の説明】

１ａパッド領域１ｂ内部セル領域１ｃ電源・ＧＮＤ領域２ａ，２ｂ電源ライン３ａ，３ｂ接地ライン４ａゲート領域５ａ共通接地ライン６ａ〜６ｄ第１層配線７ａ〜７ｈコンタクトホール

【手続補正書】

【提出日】平成４年２月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】従来のマスタースライス半導体集積回路
について図４を用いて説明する。図４は、従来のマスタ
ースライスＬＳＩの構成を示す図である。図において、
１ａはバッファのパッドが形成されているパッド領域、
１ｂは回路を形成するためのトランジスタ等の素子が形
成されている内部セル領域、１ｃは電源ライン及びＧＮ
Ｄラインが形成される電源・ＧＮＤ領域である。正方形
の内部セル領域１ｂを囲むように電源・ＧＮＤ領域１ｃ
が形成され、電源・ＧＮＤ領域１ｃの外側にそれと平行
にパッド領域１ａが形成されている。そして、電源・Ｇ
ＮＤ領域１ｃの電源ライン及び接地ラインは半導体基板
上に形成されたＭＯＳトランジスタのゲートの上にある
絶縁膜上に配線されている。この電源・ＧＮＤ領域１ｃ
の電源ライン及び接地ラインからは単一の電源電圧が内
部セル領域１ｂに供給されている。電源・ＧＮＤ領域か
ら配線により電源電圧を内部セル領域１ｂに供給する場
合、同時に、電源・ＧＮＤ領域よりの配線をパッド領域
に形成されたパッドと接続することにより、バッファと
接続されて、マスタースライス半導体集積回路における
入出力信号を内部セル領域において入出力する場合のイ
ンピーダンスのマッチングやノイズ対策等が行われる。
なお、図には示されていないがバッファを構成する回路
は、例えば電源・ＧＮＤ領域１ｃの上に形成され、電源
・ＧＮＤ領域１ｃとパッド領域１ａとを平行に配置する
ことにより、効率よくバッファ回路を構成することがで
きる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】次に、電源ライン２ａ，２ｂおよび接地ラ
イン３ａ，３ｂからバッファ回路や内部セル領域への配
線方法を図２について説明する。図２において、６ａ〜
６ｄは第１層配線、７ａ〜７ｄは第１層配線６ａ〜６ｄ
とパッド領域１ａに形成されたパッドとの接続点、７ｅ
〜７ｈは第１層配線６ａ〜６ｄと電源ライン２ａ，２ｂ
または接地ライン３ａ，３ｂとの接続点であり、以下こ
れらの接続点をコンタクトホールと呼ぶ。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】そして、電源ライン２ａと接地ライン３ａ
間の電圧により動作させるのに適したバッファ回路や内
部セル領域の回路に給電する場合、電源側では、電圧値
が異なる電源ライン２ｂ及び接地ライン３ａ，３ｂに接
続していない第１層配線６ａと、電源ライン２ａとが交
差している点にコンタクトホール７ｅを形成し、パッド
領域１ａと第１層配線６ａの端部が重なる部分にコンタ
クトホール７ａを形成する。一方、接地側では、電源ラ
イン２ａに対応した接地ライン３ａと、電源ライン２
ａ，２ｂに接続していない第１層配線６ｂとが交差して
いる点にコンタクトホール７ｆを形成し、パッド領域１
ａと第１層配線６ｂの端部が重なる部分にコンタクトホ
ール７ｂを形成する。そして、この２本の第１層配線６
ａ，６ｂから必要な電圧をバッファ回路や内部セル領域
に形成されている回路に供給する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】また、電源ライン２ｂと接地ライン３ｂ間
の電圧により動作させるのに適したバッファ回路や内部
セル領域の回路に給電する場合、電源側では、電圧値が
異なる電源ライン２ａ及び接地ライン３ａ，３ｂには接
続していない第１層配線６ｃと、電源ライン２ｂとが交
差している点にコンタクトホール７ｇを形成し、パッド
領域１ａと第１層配線６ｃの端部が重なる部分にコンタ
クトホール７ｃを形成する。一方、接地側では、電源ラ
イン２ｂに対応した接地ライン３ｂと、電源ライン２
ａ，２ｂには接続していない第１層配線６ｄとが交差し
ている点にコンタクトホール７ｈを形成し、パッド領域
１ａと第１層配線６ｄの端部が重なる部分にコンタクト
ホール７ｄを形成する。そして、この２本の第１層配線
６ｃ，６ｄから必要な電圧をバッファ回路や内部セル領
域に形成されている回路に供給する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】以上のように構成された電源ライン、接地
ラインを備えたマスタースライスＬＳＩは、ＣＭＯＳ回
路やＴＴＬ等の閾値電圧の異なる回路を同一マスタース
ライスＬＳＩのバッファ回路や内部セル領域に形成する
場合、複数の電源電圧を混在させてそれぞれ回路の特性
に適合した電圧を供給することができる。また、それぞ
れ回路の特性に適合した電圧を供給することにより、余
分な電力を消費することがなくなる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】また、上記実施例では、複数の電源ライン
にそれぞれ対応した接地ラインを形成したが、接地を共
通接地として接地ラインを共通接地ラインにしてもよ
い。この例を図３を用いて説明する。図３において、５
ａは各電源ライン２ａ，２ｂに対する共通接地ラインで
あり、その他の図１と同一符号のものは同一内容を示
す。電源・ＧＮＤ領域からバッファ回路や内部セル領域
への配線は、各電源ライン２ａ，２ｂと共通接地ライン
５ａとを組み合わせて、図３に示したように配線する。
このように、共通接地ラインを用いることにより、電源
・ＧＮＤ領域を小さくし、マスタースライス半導体集積
回路が形成されるチップを有効に利用して集積度を向上
することができる。

Claims

【特許請求の範囲】

【請求項１】半導体基板上にバッファのパッド領域と
平行になるよう形成され、異なる電位に設定された複数
の電源ラインと、前記半導体基板上に前記パッド領域と平行になるよう形
成された少なくとも一つの接地ラインと、を備えたマスタースライス半導体集積回路。