KR101217030B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
저 저항을 갖는 비트 라인을 포함하는 반도체 소자 및 그 제조 방법이 개시된다. 반도체 소자는, 제1 영역 및 제2 영역을 포함하며 기판으로부터 돌출되고 소정의 방향으로 연장되는 제1 액티브 패턴, 제1 액티브 패턴의 제1 영역 상에 구비된 기둥 형상의 제2 액티브 패턴, 제2 액티브 패턴의 측면을 감싸는 게이트 전극, 제1 액티브 패턴의 제2 영역 상에 형성되며 도전물을 포함하는 박막, 제2 액티브 패턴들의 상부에 형성되는 제1 불순물 영역 및 제1 액티브 패턴의 제2 영역 표면에 형성되는 제2 불순물 영역을 포함한다. 제1 불순물 영역 및 박막이 비트 라인으로 기능하며, 도전성 물질을 포함하는 박막에 의해 비트 라인은 낮은 저항을 가질 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판 에 대해 수직 방향으로 형성된 채널 영역을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자에 있어서, 일반적으로 트랜지스터는 전자 또는 홀을 공급하는 소스 영역, 소스 영역으로부터 공급된 전자 또는 홀을 받아서 고갈시키는 드레인 영역, 그리고 이러한 전자 또는 홀의 흐름을 제거하는 게이트 전극을 포함한다. 상기 트랜지스터는 전자 또는 홀의 흐름 제어가 게이트 전극에 인가된 전압에 의한 전계 방식일 경우, 이러한 구조를 전계 효과 트랜지스터라 일컫는다. 또한, 소스 영역으로부터 유입된 전자 또는 홀이 드레인 영역으로 지나가는 영역을 채널 영역이라 하여, 대체로 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다. 게이트 전극과 채널 영역을 전기적으로 절연시키기 위하여 이들 사이에 게이트 절연막이 형성될 수 있다.
반도체 메모리 장치의 집적도가 크게 증가함에 따라 트랜지스터의 게이트 전 극의 길이가 급격하게 감소하고 있다. 이와 같이 게이트 전극의 길이가 감소함에 따라 단채널 효과와 같은 문제점이 발생하게 된다. 대체로 단채널 효과는 트랜지스터의 누설 전류의 증가, 항복 전압의 감소, 드레인 전압에 따른 전류의 지속적인 증가 등을 포함할 수 있다.
이러한 단채널 효과를 억제하기 위하여 채널 영역의 길이를 증가시키는 트랜지스터들이 개발되고 있다. 채널 영역의 길이가 증가된 트랜지스터의 예로는 소스/드레인 영역을 상하로 배치시켜 수직 채널을 유도하는 수직 채널 트랜지스터를 들 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 사시도이며, 도 2는 도 1에 도시된 반도체 소자를 설명하기 위한 평면도이다.
도 1 및 2를 참조하면, 수직 채널 트랜지스터는, 일 방향으로 연장하며 기판으로부터 돌출된 하부 액티브 패턴들(12), 하부 액티브 패턴들(12) 상에 형성되며 기둥 형상의 액티브 패턴들(14), 상부 액티브 패턴들(14)을 감싸며 구비되는 게이트 절연막 패턴들(도시되지 않음) 및 게이트 전극들(18), 하부 액티브 패턴들(12) 표면에 형성된 제1 불순물 영역들(20) 및 상부 액티브 패턴들(14) 표면에 형성된 제2 불순물 영역들을 포함한다.
제1 불순물 영역들(20) 및 제2 불순물 영역들(22)이 게이트 전극들(18)의 상하에 각각 배치됨으로써, 상부 액티브 패턴들(14)의 내면을 따라 수직 방향으로 채널이 유도될 수 있다.
이때, 제1 불순물 영역들은 하부 액티브 패턴들(12)의 연장 방향과 실질적으 로 동일한 방향으로 연장한다. 이러한 제1 불순물 영역들(20)은 반도체 소자의 비트 라인들로 기능한다. 이 경우, 트랜지스터 아래에 형성된 비트 라인들을 베리드 비트 라인들(buried bit lines)이라 한다.
[문헌 1] 국내공개특허 2007-0038233 (삼성전자) 2007.4.10
도 1 및 도 2에 도시한 바와 같이, 상부 액티브 패턴들(14)에 인접하게 형성된 제1 불순물 영역들(20)은 그 면적이 작기 때문에, 상부 액티브 패턴들(14)에 인접하게 형성된 제1 불순물 영역들(20)의 저항이 증가하게 된다. 즉, 비트 라인들의 저항이 증가하여 비트 라인들을 포함하는 반도체 소자의 전기적 신뢰성이 저하될 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 감소된 저항을 갖는 비트 라인을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 비트 라인의 저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하며, 기판으로부터 돌출되고 소정의 방향으로 연장되는 제1 액티브 패턴과, 상기 제1 액티브 패턴의 제1 영역 상에 구비된 기둥 형상의 제2 액티브 패턴과, 상기 제2 액티브 패턴의 측면을 감싸며 구비된 게이트 전극과, 상기 제1 액티브 패턴의 제2 영역 상에 형성되며 도전성 물질을 포함하는 박막과, 상기 제2 액티브 패턴의 상부에 형성되는 제1 불순물 영역 및 상기 제1 액티브 패턴의 제2 영역 표면에 형성되는 제2 불순물 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 액티브 패턴은 상기 제1 액티브 패 턴의 연장 방향과 다른 방향으로 돌출된 돌출 부위를 포함하며, 상기 돌출 부위가 제1 영역의 적어도 일부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 박막은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들면, 상기 박막은 코발트(Co), 티타늄(Ti), 코발트 실리사이드(CoSix) 또는 티타늄 실리사이드(TiSix)를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판으로부터 돌출되고 일 방향으로 연장하며 각각 제1 영역들 및 제2 영역을 포함하는 상부 액티브 패턴들, 각각의 상부 액티브 패턴들의 제1 영역들 상에 구비되며 기둥 형상을 갖는 하부 액티브 패턴들, 상기 상부 액티브 패턴들의 측면을 각각 감싸는 게이트 전극들, 각각의 하부 액티브 패턴의 제2 영역 상에 형성되며 도전물을 포함하는 박막 패턴들, 상기 상부 액티브 패턴들의 표면에 각각 형성되는 제1 불순물 영역들, 그리고 상기 하부 액티브 패턴들의 제2 영역들 표면에 각각 형성되는 제2 불순물 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 하부 액티브 패턴들은 상기 하부 액티브 패턴들의 연장 방향과 다른 방향으로 돌출된 돌출 부위들을 포함하며, 상기 돌출 부위들은 제1 영역들의 적어도 일부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부 액티브 패턴들은 상기 하부 액티브 패턴들의 연장 방향과 직교하는 방향으로 마주하는 제1 측면들 및 제2 측면들을 포함하며, 상기 돌출 부위들은 상기 제1 측면들에 위치할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 액티브 패턴들은 상기 하부 액티브 패턴들의 연장 방향과 수직된 방향으로 마주하는 제1 측면들 및 제2 측면들을 포함하며, 상기 돌출 부위들은 상기 제1 측면들 및 제2 측면들에 지그재그 형태로 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 하부 액티브 패턴들 사이를 매립하는 필드 절연막 패턴들 및 상기 필드 절연막 패턴들 상에 구비되며, 각각의 하부 액티브 패턴들 상에 구비된 상부 액티브 패턴들에 형성된 게이트 전극들 중에서 선택된 하나를 각각 전기적으로 연결하는 워드 라인들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 박막 패턴들은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들면, 상기 박막은 코발트(Co), 티타늄(Ti), 코발트 실리사이드(CoSix) 또는 티타늄 실리사이드(TiSix)를 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 제1 마스크들 및 기둥 형상의 상부 액티브 패턴들을 형성한다. 상기 상부 액티브 패턴들에 인접한 기판 부위로 불순물을 주입하여 예비 제1 불순물 영역들을 형성한다. 상기 상부 액티브 패턴들에 노출된 기판 상에 도전성 물질을 포함하는 박막을 형성한다. 상기 상부 액티브 패턴들 및 제1 마스크들 측면 상에 희생 스페이서들을 형성한다. 상기 기판 상에 상기 희생 패턴들, 제1 마스크들 및 박막을 부분적으로 노출시키는 제2 마스크들을 형성한다. 상기 희생 스페이서들 및 제2 마스크들을 식각 마스크로 상기 박막, 상기 예비 제1 불순물 영역들 및 상기 기판을 식각하여, 소정의 방향으로 연장하는 박막 패턴 들, 제1 불순물 패턴들 및 하부 액티브 패턴들을 형성한다. 상기 상부 액티브 패턴들의 상부를 노출시키기 위하여 상기 제1 마스크들을 제거한다. 상기 노출된 상부 액티브 패턴들의 상부로 불순물을 주입하여 제2 불순물 영역들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 마스크들은 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 희생 스페이서들은 희생 스페이서들은 상기 기판과 식각 선택비를 갖는 물질을 이용하여 형성할 수 있으며, 희생 스페이서들은 산화물을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 마스크들은, 상기 제1 마스크들, 상기 희생 스페이서들 및 상기 박막 상에 상기 하부 액티브 패턴들 사이를 매립하는 제1 막을 형성하고, 상기 제1 막 상에 제2 막을 형성하고, 상기 제2 막 상에 포토레지스트 패턴들을 형성하고, 상기 포토레지스트 패턴들을 사용하여 상기 제2 막을 식각하고, 상기 식각된 제2 막을 사용하여 상기 제1 막을 식각함으로써 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 막 및 제2 막은 상기 제1 마스크들, 상기 희생 스페이서들 및 상기 기판과 식각 선택비를 갖는 물질을 이용하여 형성될 수 있으며, 상기 제1 막은 실리콘 온 탄소(silicon on carbon; SOC)를 사용하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 막은 실리콘을 포함하는 ARC(anti-reflection coating) 조성물을 이용하여 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 액티브 패턴들을 형성한 후, 상기 제2 마스크들을 제거하는 할 수 있으며, 상기 제2 마스크들은 애싱 공정 및/또는 스트립핑 공정에 의해 제거될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 불순물 영역들 및 하부 액티브 패턴들을 형성한 후, 상기 하부 액티브 패턴들 사이를 매립하는 필드 절연막 패턴을 형성하고, 상기 필드 절연막 패턴 상에 각각의 하부 액티브 패턴 상에 구비되는 하부 액티브 패턴들에 형성된 게이트 전극들 중 선택된 하나를 전기적으로 각각 연결시키는 워드 라인들을 형성하며, 상기 워드 라인들 상에 상기 상부 액티브 패턴들의 상면과 실질적으로 동일한 높이의 상면을 갖는 층간 절연막을 더 형성할 수 있다.
본 발명에 따르면, 상부 액티브 패턴들이 각각의 하부 액티브 패턴의 측면에 구비됨으로써, 하부 액티브 패턴들 상에 형성되는 비트 라인들의 면적을 증가시킬 수 있어, 비트 라인들의 저항을 감소시킬 수 있다.
또한, 비트 라인들이 도전성 물질을 포함하는 박막 패턴들 및 제1 불순물 영역들을 구비함으로써, 낮은 저항을 가질 수 있다.
더불어, 하부 액티브 패턴들을 식각하는 공정에서, 식각 마스크로 SOC을 포함하는 제1 막과 실리콘을 포함하는 ARC을 포함하는 제2 막을 식각 마스크로 사용함으로써, 보다 용이하게 식각할 수 있다. 또한, 상기 식각 마스크는 애싱 공정 및/또는 스트립핑 공정에 의해 용이하게 제거될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것을 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
첨부된 도면에 있어서, 각 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 각 구성 요소들이 "예비", "제1" 및/또는 "제2"로 언급되는 경우, 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 각 구성 요소들을 구분하기 위한 것이다. 따라서 "예비", "제1" 및/또는 "제2"는 각 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 사시도이고, 도 4는 도 3에 도시된 반도체 소자를 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하면, 상기 반도체 소자는, 기판(100)으로부터 돌출된 하부 액티브 패턴들(148), 상부 액티브 패턴들(120), 게이트 절연막 패턴들(도시되 지 않음), 게이트 전극들(124), 도전성 물질을 포함하는 박막 패턴들(144), 제1 불순물 영역들(146), 그리고 제2 불순물 영역들(154)을 포함한다.
기판(100)은 실리콘 단결정 기판 또는 게르마늄 단결정 기판 등과 같은 반도체 기판이거나, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판일 수 있다.
하부 액티브 패턴들(148)은 기판(100)으로부터 기판(100)에 대해 실질적으로 수직한 방향으로 돌출된다. 본 발명의 실시예들에 따르면, 하부 액티브 패턴들(148)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 하부 액티브 패턴들(148)은 단결정 실리콘 또는 단결정 게르마늄을 포함할 수 있다. 하부 액티브 패턴들(148)은 제1 방향을 따라 연장되며, 기판(100) 상에 제2 방향으로 배열될 수 있다. 여기서, 제2 방향은 제1 방향과 실질적으로 서로 직교할 수 있다.
하부 액티브 패턴들(148)은 제1 영역들 및 제2 영역들을 포함한다. 제1 영역들은 상부 액티브 패턴들(120)이 구비되는 부위들이며, 제2 영역들은 제1 불순물 영역들(146) 및 박막 패턴들(144)이 구비되는 부위들에 해당될 수 있다.
본 발명의 실시예들에 있어서, 하부 액티브 패턴들(148)은 제1 측면들 및 제2 측면들을 포함한다. 이러한 제1 측면들 및 제2 측면들은 상기 제1 방향에 직교하는 제2 방향을 따라 서로 마주보게 위치할 수 있다. 하부 액티브 패턴들(148)은 제1 측면들에 돌출부들이 형성될 수 있다. 상기 돌출부들은 하부 액티브 패턴들(148)의 제1 영역들을 부분적으로 포함할 수 있다.
상부 액티브 패턴들(120)은 각각의 상부 액티브 패턴(148) 상에 형성된다. 상부 액티브 패턴들(120)은 하부 액티브 패턴들(148)로부터 돌출되어 형성되며 기둥 형상을 가질 수 있다. 본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120)은 하부 액티브 패턴들(148)과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상부 액티브 패턴들(120)은 단결정 실리콘 또는 단결정 게르마늄을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120)은 하부 액티브 패턴들(148)의 제1 영역들 상에 구비될 수 있다. 하부 액티브 패턴들(148)의 제1 영역들 상에 구비된 상부 액티브 패턴들(120)은 제3 방향 및 제4 방향으로 배열될 수 있다. 여기서, 제3 방향은 상기 제1 방향과 실질적으로 동일할 수 있으며, 상기 제4 방향은 제2 방향과 실질적으로 동일할 수 있다. 상기 제3 방향을 따라 배열된 상부 액티브 패턴들(120)은 가상의 제1 직선을 따라 배열될 수 있으며, 상기 제4 방향으로 배열된 상부 액티브 패턴들(120)은 가상의 제2 직선을 따라 배열될 수 있다. 이 경우, 상기 제3 방향으로 배열된 상부 액티브 패턴들(120) 사이의 간격과 상기 제4 방향으로 배열된 상부 액티브 패턴들(120)의 사이의 간격은 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120)은 각기 제1 영역, 제2 영역 및 제3 영역을 포함할 수 있다. 상부 액티브 패턴들(120)의 제1 영역들은 제2 불순물 영역들(154)이 형성되는 부위들에 해당될 수 있으며, 제2 영역들은 게이트 절연막 패턴들(122) 및 게이트 전극들(124)이 형성되는 부위들에 해당될 수 있다. 또한, 제3 영역들은 하부 액티브 패턴들(148) 표면에 구비되는 박막 패턴 들(144) 및 제1 불순물 영역들(146)과 게이트 전극들(124) 사이의 전기적 간섭을 감소시키기 위한 부위들로 기능할 수 있다. 또한, 상부 액티브 패턴들(120)의 제1 영역들 및 제3 영역들은 평탄한 측면들을 가질 수 있다. 상부 액티브 패턴들(120)의 제2 영역들은 각기 제1 영역들 및 제3 영역들보다 작은 단면적을 가질 수 있다. 상부 액티브 패턴들(120)의 제2 영역들은 각기 리세스들을 포함할 수 있으며, 곡면 형상의 측면들을 가질 수 있다.
게이트 절연막 패턴들은 상부 액티브 패턴들(120)을 감싸게 형성된다. 본 발명의 실시예들에 따르면, 게이트 절연막 패턴들은 상부 액티브 패턴들(120)의 제2 영역들에 형성된 리세스들의 표면을 따라 형성될 수 있다. 이때, 게이트 절연막 패턴들은 상기 리세스들 내에 부분적으로 형성될 수 있다.
게이트 절연막 패턴들은 산화물 또는 금속 화합물을 포함할 수 있다. 예를 들면, 게이트 절연막 패턴들은 실리콘 산화물(SiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다.
게이트 전극들(124)은 게이트 절연막 패턴들 상에 상부 액티브 패턴들(120)을 감싸며 구비된다. 본 발명의 실시예들에 따르면, 게이트 전극들(124)은 상부 액티브 패턴들(120)의 중앙부들에 형성된 리세스들을 매립할 수 있다.
게이트 전극들(124)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 게이트 전극들(124)은 텅스텐(W), 텅스텐 질화물(WNx), 텅스텐 실리사이드(WSix), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 탄탈륨 실리사이드(TaSix), 알루미늄(Al), 알루미늄 질화물(AlNx) 등을 포함할 수 있다.
제1 불순물 영역들(146)은 하부 액티브 패턴들(148)의 표면에 형성된다. 본 발명의 실시예들에 따르면, 제1 불순물 영역들(146)은 하부 액티브 패턴들(148)의 제2 영역들에 형성될 수 있다. 또한, 제1 불순물 영역들(146)은 상부 액티브 패턴들(120)이 구비된 하부 액티브 패턴들(148) 부위까지 확장된 구조를 가질 수 있다.
제1 불순물 영역들(146)에는 제1 불순물들이 도핑될 수 있다. 상기 제1 불순물들은 N형 불순물들 또는 P형 불순물들을 포함할 수 있다. 여기서, 상기 N형 불순물들은 인(P), 비소(As), 안티몬(Sb) 등을 포함할 수 있으며, 상기 P형 불순물들은 붕소(B), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다.
제1 불순물 영역들(146)은 트랜지스터들의 소스/드레인 영역들로 기능할 수 있다. 또한, 제1 불순물 영역들(146)은 부분적으로 비트 라인들로 기능할 수 있다.
제2 불순물 영역들(154)은 상부 액티브 패턴들(120)의 표면에 형성된다. 제2 불순물 영역들(154)에는 제2 불순물들이 도핑될 수 있다. 이러한 제2 불순물은 N형 불순물들 또는 P형 불순물들을 포함할 수 있다. 상기 N형 불순물들은 인(P), 비소(As), 안티몬(Sb) 등을 포함할 수 있으며, 상기 P형 불순물들은 붕소(B), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다. 본 발명의 실시예들에 따르면, 상기 제2 불순물은 상기 제1 불순물과 실질적으로 동일할 수 있다.
제2 불순물 영역들(154)은 트랜지스터들의 소스/드레인 영역들로 기능할 수 있다.
트랜지스터들은 게이트 절연막 패턴들, 게이트 전극들(124), 제1 불순물 영역들(146) 및 제2 불순물 영역들(154)을 포함한다. 전술한 바와 같이 게이트 전극들(124)이 상부 액티브 패턴들(120)을 감싸며, 제1 불순물 영역들(146)이 게이트 전극들(124)의 아래에 위치하는 하부 액티브 패턴들(148)의 상부에 구비되고, 제2 불순물 영역들(154)이 게이트 전극들(124)의 위에 위치하는 상부 액티브 패턴들(120)의 상부에 구비되어, 상부 액티브 패턴들(120)의 내면을 따라 수직 방향으로 채널 영역들이 유도된다. 이때, 게이트 절연막 패턴들은 상부 액티브 패턴들(120) 및 게이트 전극들(124) 사이에 개재되어 채널 영역들과 게이트 전극들(124) 사이를 절연시킬 수 있다. 이와 같은 트랜지스터들을 수직 채널 트랜지스터들이라 한다.
도전성 물질을 포함하는 박막 패턴들(144)은 하부 액티브 패턴들(148) 상부에 구비된다. 본 발명의 실시예들에 따르면, 박막 패턴들(144)은 하부 액티브 패턴들(148)의 제2 영역들에 형성될 수 있다.
박막 패턴들(144)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 박막 패턴들(144)은 코발트(Co), 티타늄(Ti), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix) 등을 포함할 수 있다.
박막 패턴들(144)은 비트 라인들의 일부로 기능할 수 있다. 즉, 비트 라인들은 박막 패턴들(144)과 제1 불순물 영역들(146)을 포함할 수 있다. 박막 패턴 들(144)을 포함하는 비트 라인들은 박막 패턴들(144)이 도전성 물질을 포함하기 때문에, 상기 비트 라인들은 보다 낮은 저항을 가질 수 있다.
본 발명의 실시예들에 따르면, 하부 액티브 패턴들(148)의 제2 영역들 즉, 상기 비트 라인들의 면적이 증가될 수 있다. 이는 하부 액티브 패턴들(148)의 제1 영역들 즉, 상부 액티브 패턴들(120)이 형성된 부위들이 측면으로 이동하여 구비되기 때문이다. 따라서, 상기 비트 라인들의 저항을 보다 감소시킬 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 사시도이고, 도 6은 도 5에 도시된 반도체 소자를 설명하기 위한 평면도이다.
도 5 및 도 6을 참조하면, 반도체 소자는, 기판(200)으로부터 돌출된 하부 액티브 패턴들(210), 상부 액티브 패턴들(202), 게이트 절연막 패턴들, 게이트 전극들(205), 도전성 물질을 포함하는 박막 패턴들(206), 제1 불순물 영역들(208), 그리고 제2 불순물 영역들(212)을 포함한다.
하부 액티브 패턴들(210)은 기판(200)으로부터 돌출된다. 또한, 하부 액티브 패턴들(210)은 제1 방향을 따라 연장되며, 기판(200) 상에서 제2 방향으로 배열될 수 있다. 제2 방향은 제1 방향과 수직할 수 있다.
하부 액티브 패턴들(210)은 제1 영역들 및 제2 영역들을 포함한다. 제1 영역들은 상부 액티브 패턴들(202)이 구비되는 부위들에 해당되며, 제2 영역들은 제1 불순물 영역들 및 박막 패턴들(206)이 구비되는 부위들에 해당될 수 있다.
본 발명의 실시예들에 따르면, 하부 액티브 패턴들(210)은 제1 측면들 및 제2 측면들을 포함한다. 상기 제1 측면들 및 제2 측면들은 상기 제1 방향에 직교하는 제2 방향으로 서로 마주보며 위치할 수 있다. 하부 액티브 패턴들(210)은 제1 측면들 및 제2 측면들에 제1 돌출부들 및 제2 돌출부들이 각기 형성될 수 있다. 상기 제1 및 제2 돌출부들은 각기 하부 액티브 패턴들(210)의 제1 영역들을 부분적으로 포함할 수 있다. 또한, 각 하부 액티브 패턴에 포함된 제1 돌출부들과 제2 돌출부들은 서로 엇갈려 구비되며, 예컨대 지그재그 구조로 배치될 수 있다. 이에 따라, 하부 액티브 패턴들(210)의 제2 영역들은 단절된 부위가 구비하지 않을 수 있다.
상부 액티브 패턴들(202)은 각각의 하부 액티브 패턴 상에 형성된다. 상부 액티브 패턴들(202)은 하부 액티브 패턴들(210)로부터 상방으로 돌출될 수 있다. 또한, 상부 액티브 패턴들(202)은 각각 기둥 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 상부 액티브 패턴들(202)은 하부 액티브 패턴들(210)의 제1 영역들 상에 구비될 수 있다. 즉, 상부 액티브 패턴들(202)은 하부 액티브 패턴들(210)의 제1 측면들 및 제2 측면들에 인접하게 구비될 수 있다. 또한, 상부 액티브 패턴들(202)은 제3 방향 및 제4 방향으로 배열될 수 있다. 상기 제3 방향은 상기 제1 방향과 실질적으로 동일할 수 있으며, 상기 제4 방향은 상기 제2 방향과 실질적으로 동일할 수 있다. 상기 제3 방향으로 배열된 상부 액티브 패턴들(202)은 지그재그 형태로 배치되며, 상기 제4 방향으로 배열된 상부 액티브 패턴들(202)은 가상의 직선을 따라 배열될 수 있다. 이 경우, 상기 제1 방향으로 배열된 상부 액티브 패턴들(202) 사이의 간격과 제2 방향으로 배열된 상부 액티브 패턴들(202) 사이의 간격을 실질적으로 다를 수 있다. 예컨대, 상기 제3 방향으로 배열된 상부 액티브 패턴들(202) 사이의 간격과 상기 제4 방향으로 배열된 상부 액티 브 패턴들(202) 사이의 간격은 약 
:1 정도의 비율을 가질 수 있다.
도 6 내지 도 8에 있어서, 하부 액티브 패턴들(210), 상부 액티브 패턴들(202), 게이트 절연막 패턴들, 게이트 전극들(205), 도전성 물질을 포함하는 박막 패턴들(206), 제1 불순물 영역들(208) 및 제2 불순물 영역들(212)에 대한 상세한 설명은 도 3 내지 도 5에 도시된 하부 액티브 패턴들(148), 상부 액티브 패턴들(120), 게이트 절연막 패턴들, 게이트 전극들(124), 도전성 물질을 포함하는 박막 패턴들(144), 제1 불순물 영역들(146) 및 제2 불순물 영역들(154)에서 설명한 것과 실질적으로 동일하거나 유사하여 생략하기로 한다.
도 7 내지 도 28은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다. 도 7 내지 도 28은 도 3 및 도 4에 도시된 반도체 소자를 형성하기 위한 방법을 설명하기 위한 단면도들이며, 도 5 내지 도 6에 도시된 반도체 소자는 도 3 및 도 4에 도시된 반도체 소자를 형성하는 공정과 식각 마스크로 사용되는 마스크들이 갖는 패턴이 상이할 뿐 실질적으로 동일하거나 실질적으로 유사하다. 따라서, 도 3 및 도 4에 도시된 반도체 소자를 형성하는 방법을 대표적으로 설명하기로 한다.
도 7을 참조하면, 기판(100) 상에 패드 산화막(pad oxide layer)(102)을 형성한다.
기판(100)은 단결정 실리콘 단결정 기판 또는 단결정 게르마늄 기판을 포함하는 반도체 기판이거나, SOI 기판 또는 GOI 기판일 수 있다.
패드 산화막(102)은 실리콘 산화물을 이용하여 형성될 수 있다. 또한, 패드 산화막(102)은 화학 기상 증착(chemical vapor deposition) 공정 또는 열 산화(thermal oxidation) 공정에 의해 형성될 수 있다.
패드 산화막(102) 상에 제1 마스크들(masks)(104)을 형성한다. 제1 마스크들(104)은 기판(100)과 식각 선택비를 갖는 물질을 이용하여 형성할 수 있으며, 제1 마스크 패턴들은 질화물 또는 산질화물을 이용하여 형성될 수 있다. 예컨대, 제1 마스크들(104)은 실리콘 질화물 또는 실리콘 산질화물을 이용하여 형성할 수 있다. 또한, 제1 마스크들(104)은 화학 기상 증착 공정에 의해 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 마스크들(104)은 육면체 구조를 가질 수 있다. 본 발명의 다른 실시예에 따르면, 제1 마스크들(104)은 원통 구조를 가질 수 있다.
도 8을 참조하면, 제1 마스크들(104)을 식각 마스크로 사용하여 패드 산화막(102) 및 기판(100)을 식각하여, 패드 산화막 패턴들(106) 및 제1 패턴들(108)을 형성한다. 패드 산화막 패턴들(106) 및 제1 패턴들(108)은 이방성 식각 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 패턴들(108)은 기판(100)을 식각하여 형성된 것으로 제1 패턴들(108)에 포함된 물질과 실질적으로 동일한 물질을 포함할 있다. 또한, 각각의 제1 패턴들(108)은 제1 높이를 가질 수 있다.
제1 마스크들(104), 제1 패턴들(108) 및 기판(100) 상에 제1 방지막(110)을 형성한다. 제1 방지막(110)은 제1 마스크들(104), 제1 패턴들(108) 및 기판(100)의 표면 프로파일(profile)을 따라 연속적으로(conformally) 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 방지막(110)은 기판(100)과 식각 선택비를 갖는 물질을 이용하여 형성할 수 있다. 제1 방지막(110)은 질화물 또는 산질화물을 이용하여 형성할 수 있으며 예컨대, 제1 방지막(110)은 실리콘 질화물 또는 실리콘 산질화물을 이용하여 형성할 있다. 또한, 제1 방지막(110)은 화학 기상 증착 공정 또는 원자층 적층(atomic layer deposition) 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 방지막(110)은 이후 상부 액티브 패턴들(120)(도 11 참조)을 식각하는 공정에서 상부 액티브 패턴들(120)의 상부가 식각되는 것을 방지하기 위한 식각 방지막으로 기능할 수 있다.
도 9를 참조하면, 제1 마스크들(104)을 식각 마스크로 사용하여 제1 방지막(110) 및 기판(100)을 식각하여, 제1 방지막 패턴들(112) 및 제2 패턴들(114)을 형성한다. 제1 방지막 패턴들(112)은 제2 패턴들(114)의 상부 측면들에 각각 구비될 수 있다.
본 발명의 실시예들에 따르면, 제2 패턴들(114)은 기판(100)을 식각하여 형성되며, 기판(100)에 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 각각의 제2 패턴들(114)은 상기 제1 높이보다 실질적으로 높은 제2 높이를 가질 수 있다.
도 10을 참조하면, 제1 방지막 패턴들(112)을 식각 마스크로 사용하여 제2 패턴들(114)의 측벽을 식각하여, 제3 패턴들(116)을 형성한다. 제3 패턴들(116)은 등방성 식각 공정에 의해 형성될 수 있다.
제3 패턴들(116)은 상부들 및 하부들을 포함할 수 있다. 제3 패턴들(116)의 상부들은 제1 방지막 패턴들(112)에 의해 상술한 식각 공정을 수행하는 동안 실질적으로 식각되지 않는다. 따라서, 제3 패턴들(116)의 상부들은 하부들보다 넓은 단면적들을 가질 수 있다. 본 발명의 실시예들에 따르면, 제3 패턴들(116)의 상부들은 평평한 측면들을 가지며, 하부들은 곡면의 측면들을 가질 수 있다. 또한, 제3 패턴들(116)의 하부들에 리세스들(118)이 형성될 수 있다.
본 발명의 실시예들에 있어서, 제3 패턴들(116)을 등방성 식각 공정하는 동안, 제3 패턴들(116)에 의해 노출된 기판(100) 표면의 일부가 식각될 수 있다.
도 11을 참조하면, 제1 방지막 패턴들(112) 및 제1 마스크들(104)을 식각 마스크로 사용하여 제3 패턴들(116)을 식각하여, 상부 액티브 패턴들(120)을 형성한다. 상부 액티브 패턴들(120)은 이방성 식각 공정에 의해 형성될 수 있다.
상부 액티브 패턴들(120)은 기둥 형상을 가질 수 있다. 또한, 상부 액티브 패턴들(120)은 제1 영역들, 제2 영역들 및 제3 영역들을 포함할 수 있다. 상부 액티브 패턴들(120)의 제1 영역들은 이후 제2 불순물 영역들이 형성될 부위로 기능하며, 제2 영역들은 게이트 절연막 패턴들(122)(도 12 참조) 및 게이트 전극들(124)(도 13 참조)이 형성될 부위로 기능하고, 제3 영역들은 게이트 전극들(124)과 비트 라인들 사이의 간섭을 감소시키는 기능을 수행할 수 있다. 본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120)의 제1 영역들은 제2 영역들보다 넓은 단면적으로 가지며, 제2 영역들은 제3 영역들보다 작은 단면적을 갖는다. 또한, 상부 액티브 패턴들(120)의 제2 영역들에 각각 리세스들(118)이 형성될 수 있다. 상부 액티브 패턴들(120)의 제1 영역들은 제3 영역들보다 실질적으로 작거나 실질적으로 동일한 단면적을 가질 수 있다.
본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120)은 제1 방향 및 제2 방향으로 배열될 수 있다. 예를 들면, 상기 제1 방향으로 배열된 상부 액티브 패턴들(120)은 가상의 제1 직선을 따라 배열될 수 있으며, 상기 제2 방향으로 배열된 상부 액티브 패턴들(120)은 가상의 제2 직선을 따라 배열될 수 있다. 이 경우, 제1 방향으로 배열된 상부 액티브 패턴들(120) 사이의 간격과 제2 방향으로 배열된 상부 액티브 패턴들(120) 사이의 간격을 실질적으로 동일할 수 있다.
도 5 및 도 6에 도시한 본 발명의 다른 실시예들에 따르면, 상기 제1 방향으로 배열된 상부 액티브 패턴들(202)은 지그재그(zigzag) 구조로 배열될 수 있으며, 상기 제2 방향으로 배열된 상부 액티브 패턴들(202)은 가상의 직선을 따라 배열될 수 있다. 이 경우, 상기 제1 방향으로 배열된 상부 액티브 패턴들(202) 사이의 간격과 상기 제2 방향으로 배열된 상부 액티브 패턴들(202) 사이의 간격을 실질적으로 다를 수 있다. 예컨대, 상기 제1 방향으로 배열된 상부 액티브 패턴들(202) 사이의 간격과 상기 제2 방향으로 배열된 상부 액티브 패턴들 사이의 간격은 약 
:1 정도의 비율을 가질 수 있다.
도 12를 참조하면, 상부 액티브 패턴들(120)의 측면들 상에 게이트 절연막 패턴들(122)을 형성한다.
게이트 절연막 패턴들(122)은 산화물 또는 금속 화합물을 이용하여 형성할 수 있다. 예컨대, 게이트 절연막 패턴들(122)은 산화물(SiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx) 등을 이용하여 형성할 수 있다. 또한, 게이트 절연막 패턴들(122)은 화학 기상 증착 공정, 열 산화 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따르면, 게이트 절연막 패턴들(122)은 상부 액티브 패턴들(120)의 중부들에 형성된 리세스들(118) 상에 형성될 수 있다. 이 경우, 게이트 절연막 패턴들(122)이 리세스들(118) 상에 부분적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막 패턴들(122)을 열 산화 공정에 의해 형성하는 경우, 게이트 절연막 패턴들(122)은 상부 액티브 패턴들(120)의 제2 영역들 및 제3 영역들과 기판(100) 상에 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 게이트 절연막 패턴들(122)을 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성하는 경우, 게이트 절연막 패턴들(122)은 제1 마스크들(104), 제1 방지막 패턴들(112), 상부 액티브 패턴들(120) 및 기판(100) 상에 형성될 수 있다.
도 13을 참조하면, 게이트 절연막 패턴들(122) 상에 게이트 전극들(124)을 형성한다. 게이트 전극들(124)은 상부 액티브 패턴들(120)의 측면들을 감싸며 형성될 수 있다. 본 발명의 실시예들에 따르면, 게이트 전극들(124)은 상부 액티브 패턴들(120)의 중부들을 감싸도록 형성될 수 있다. 또한, 게이트 전극들(124)은 제2 영역들의 리세스들(118)을 각각 매립하도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 게이트 전극들(124)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 게이트 전극들(124)은 텅스텐(W), 텅스텐 질화물(WNx), 텅스텐 실리사이드(WSix), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 탄탈륨 실리사이드(TaSix), 알루미늄(Al), 알루미늄 질화물(AlNx) 등을 포함할 수 있다.
도 14를 참조하면, 상부 액티브 패턴들(120)에 의해 노출된 기판(100)으로 제1 불순물들을 주입하여 기판(100) 표면에 예비 제1 불순물 영역들(126)을 형성한다.
본 발명의 실시예들에 따르면, 상기 제1 불순물은 N형 불순물들 또는 P형 불순물들을 포함할 수 있다. 여기서, 상기 N형 불순물로는 인(P), 비소(As), 안티몬(Sb) 등을 들 수 있으며, 상기 P형 불순물로는 붕소(B), 갈륨(Ga), 인듐(In) 등을 들 수 있다.
본 발명의 실시예들에 따르면, 예비 제1 불순물 영역들(126)은 확산 공정을 통해 상부 액티브 패턴들(120)이 형성된 기판 아래까지 확산될 수 있다. 예컨대, 상기 확산 공정에 의해 이웃하는 예비 제1 불순물 영역들(126)이 서로 접할 수도 있다.
본 발명의 실시예들에 따르면, 예비 제1 불순물 영역들(126)은 이후 형성되는 트랜지스터들의 소스/드레인 영역으로 기능할 수 있다. 또한, 예비 제1 불순물 영역들(126)은 비트 라인들의 일부로 기능할 수 있다.
도 15를 참조하면, 상부 액티브 패턴들(120) 및 게이트 전극들(124)의 측벽들 상에 제2 방지막 패턴들(128)을 형성한다.
본 발명의 실시예들에 따르면, 제2 방지막 패턴들(128)은 기판(100)과 식각 선택비를 갖는 물질을 이용하여 형성될 수 있으며, 제2 방지막 패턴들(128)은 질화물 또는 산질화물을 이용하여 형성될 수 있다. 예를 들면 제2 방지막 패턴들(128)은 실리콘 질화물 또는 산질화물을 이용하여 형성될 수 있다. 또한, 제2 방지막 패턴들(128)은 제1 방지막 패턴들(112)에 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다.
도 16을 참조하면, 기판(100) 상에 도전성 물질을 포함하는 박막(130)을 형성한다. 본 발명의 실시예들에 따르면, 박막(130)은 금속 또는 금속 화합물을 이용하여 형성될 수 있으며, 예컨대 박막(130)은 코발트(Co), 티타늄(Ti), 코발트 실리사이드(CoSix) 및 티타늄 실리사이드(TiSix) 등을 이용하여 형성할 수 있다.
본 발명의 실시예들에 있어서, 박막(130)이 금속 실리사이드를 포함하는 경우, 상기 박막(130)은 제1 마스크들(104), 제2 방지막 패턴들(128) 및 기판(100) 상에 금속을 포함하는 예비 박막(도시되지 않음)을 형성한 후, 예비 박막을 열처리함으로써 형성할 수 있다. 이때, 기판(100)에 포함된 실리콘과 예비 박막에 포함된 금속이 반응하여 기판(100) 상에 금속 실리사이드를 포함하는 박막(130)이 형성될 수 있다. 기판(100)과 실질적으로 동일한 물질을 포함하는 상부 액티브 패턴들(120)은 제2 방지막 패턴들(128)에 의해 상기 열처리 공정을 수행하는 동안 실리 시데이션(silicidation)되는 것을 방지할 수 있다. 기판(100) 상에 박막(130)을 형성한 후, 반응하지 않은 예비 박막을 제거할 수 있다. 박막(130)은 이후 비트 라인들의 일부로 기능할 수 있다.
도 17을 참조하면, 제1 마스크들(104), 제2 방지막 패턴들(128) 및 박막(130) 상에 제1 막(132)을 형성한다. 제1 막(132)은 제1 마스크들(104), 제2 방지막 패턴들(128) 및 박막(130)의 표면 프로파일을 따라 연속적으로 형성될 수 있다.
제1 막(132)은 기판(100)과 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다. 제1 막(132)은 산화물, 질화물 또는 산질화물을 이용하여 형성될 수 있다. 제1 막(132)은 갭 필 능력이 우수한 산화물을 이용하여 형성할 수 있다. 예를 들면, 제1 막(132)은 MTO(middle temperature oxide), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), USG(undoped silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene) 또는 FSG(fluoride silicate glass) 등을 이용하여 형성할 수 있다. 또한, 제1 막(132)은 화학 기상 증착 공정, 플라즈마 공정(plasma treatment) 또는 열 산화 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 막(132)은 기판(100)과 식각 선택비를 갖는 물질을 이용함으로써, 후속하는 식각 공정 동안 기판(100)의 식각을 억제할 수 있다.
도 18을 참조하면, 제1 막(132)을 식각하여, 제1 마스크들(104) 및 게이트 전극들(124)이 형성된 상부 액티브 패턴들(120)의 측벽들 상에 희생 스페이서들(134)을 각각 형성한다. 희생 스페이서들(134)은 이방성 식각 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따라, 희생 스페이서들(134)은 이후 식각 공정에서 상부 액티브 패턴들(120) 및 게이트 전극들(124)의 식각을 방지할 수 있어, 식각 마진(margin)을 충분하게 확보할 수 있다.
도 19를 참조하면, 제1 마스크들(104) 및 박막(130)이 형성된 기판(100) 상에 희생 스페이서들(134)이 형성된 상부 액티브 패턴들(120) 사이를 매립하는 제2 막(136)이 형성된다. 본 발명의 실시예들에 따르면, 제2 막(136)은 갭 필 능력이 우수하며 기판(100)과 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다. 제2 막(136)은 탄화물을 이용하여 형성할 수 있다. 예컨대, 제2 막(136)은 실리콘 온 탄소(silicon on carbon; SOC)를 이용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 제2 막(136)의 상부를 연마하여, 제2 마스크막이 평탄한 상면을 가질 수 있다. 상기 연마 공정은 화학적 기계적 연마(chemical mechanical polishing) 공정 및/또는 에치백(etch-back) 공정을 포함할 수 있다.
도 20을 참조하면, 제2 막(136) 상에 제3 막(138)을 형성한다. 예를 들면, 제3 막(138)은 유기물을 이용하여 형성될 수 있다.
본 발명에 따른 실시예들에 따르면, 제3 막(138)은 실리콘을 포함하는 ARC(anti-reflective coating) 조성물을 이용하여 형성할 수 있다. 제3 막(138)은 후속하는 사진 공정 중 난반사에 의하여 포토레지스트 패턴들(도 21 참조)(140) 측 면 프로파일이 불량해지는 것을 억제할 수 있다.
도 21을 참조하면, 제3 막(138) 상에 포토레지스트 패턴들(140)을 형성한다. 포토레지스트 패턴들(140)은 제3 막(138)을 부분적으로 노출시킬 수 있다.
포토레지스트 패턴들(140)을 식각 마스크로 사용하여 제3 막(138)을 식각하여 제2 마스크들(142)을 형성한다. 제2 마스크들(142)은 이방성 식각에 의해 형성될 수 있다. 상기 식각 공정을 수행하는 동안, 포토레지스트 패턴들(140)이 일부 제거될 수 있다.
도 22를 참조하면, 포토레지스트 패턴들(140) 및 제2 마스크들(142)을 식각 마스크로 사용하여 제2 막(136)을 식각하여 제3 마스크들(143)을 형성한다. 제3 마스크들(143)은 제1 마스크들(104), 희생 스페이서들(134) 및 박막(130)을 부분적으로 노출시킬 수 있다. 또한, 제3 마스크들(143)은 제2 마스크들(142)상에 적층될 수 있다.
본 발명의 실시예들에 있어서, 제3 마스크들(143)을 형성한 후, 잔류하는 포토레지스트 패턴들(140)을 제거할 수 있다.
도 23을 참조하면, 제2 마스크들(142) 및 제3 마스크들(143)을 식각 마스크로 사용하여 박막(130), 예비 제1 불순물 영역들(126) 및 기판(100)을 식각한다. 상기 식각 공정에 의해 기판(100) 상에 박막 패턴들(144), 제1 불순물 영역들(146) 및 하부 액티브 패턴들(148)이 형성된다. 박막 패턴들(144), 제1 불순물 영역들(146) 및 하부 액티브 패턴들(148)은 이방성 식각 공정에 의해 형성될 수 있다.
하부 액티브 패턴들(148)은 제3 방향으로 연장되며, 박막 패턴들(144) 및 제 1 불순물 영역들(146)도 상기 제3 방향을 따라 연장될 수 있다. 또한, 하부 액티브 패턴들(148)은 상기 제3 방향과 실질적으로 상이한 제4 방향을 따라 배열될 수 있다. 예컨대, 상기 제3 방향은 상기 제4 방향에 대해 실질적으로 직교하는 방향일 수 있다.
본 발명의 실시예들에 따르면, 박막 패턴들(144) 및 제1 불순물 영역들(146)은 비트 라인들로 기능할 수 있다. 또한, 제1 불순물 영역들(146)은 각기 트랜지스터들의 소스/드레인 영역으로 기능할 수 있다.
본 발명의 실시예들에 있어서, 하부 액티브 패턴들(148)은 제1 영역들 및 제2 영역들을 각각 포함할 수 있다. 하부 액티브 패턴들(148)의 제1 영역들 상에는 상부 액티브 패턴들(120)이 위치하며, 하부 액티브 패턴들(148)의 제2 영역들 상에는 비트 라인들 및 제1 불순물 영역들(146)이 위치할 수 있다. 또한, 하부 액티브 패턴들(148)은 제1 측면들 및 제2 측면들을 각각 포함할 수 있다. 제1 측면들 및 제2 측면들은 상기 제4 방향을 따라 서로 마주보며 위치할 수 있다.
본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120)의 배열 구조에 따라 하부 액티브 패턴들(148)의 형상이 다를 수 있다. 일 실시예에 따르면, 상부 액티브 패턴들(120)이 가상의 제1 및 제2 직선들을 따라 균등한 간격으로 배열된 경우, 하부 액티브 패턴들(148)의 제1 측면들은 돌출 부위들을 포함하며, 돌출 부위들은 하부 액티브 패턴들(148)의 제1 영역들을 적어도 일부 포함할 수 있다.
도 5 및 도 6을 참조한 다른 실시예들에 따르면, 상부 액티브 패턴들(202)이 상기 제1 방향을 따라 지그재그 형태로 배열되고, 가상의 직선 따라 상기 제2 방향 으로 배열되는 경우, 하부 액티브 패턴들(210)의 제1 측면들 및 제2 측면들은 제1 돌출부들 및 제2 돌출부들을 각기 포함할 수 있으며, 이러한 제1 및 제2 돌출부들은 하부 액티브 패턴들(210)의 제1 영역들을 적어도 일부 포함할 수 있다.
본 발명의 실시예들에 따르면, 하부 액티브 패턴들(148)이 돌출부들을 가지며, 상부 액티브 패턴들(120)이 돌출부들의 적어도 일부 상에 형성됨으로써, 하부 액티브 패턴들(148) 상부에 형성된 비트 라인들의 폭을 증가시킬 수 있다. 이와 같이, 비트 라인들이 폭이 증가되면, 비트 라인들의 저항이 감소될 수 있다. 더욱이, 상기 비트 라인들이 제1 불순물 영역들(146) 및 박막 패턴들(144)을 포함하기 때문에, 제1 불순물 영역들(146)을 포함하는 비트 라인들보다 작은 저항을 가질 수 있다.
본 발명의 실시예들에 따르면, 제2 마스크들(142) 및 제3 마스크들(143)을 식각 마스크로 사용하여 하부 액티브 패턴들(148)을 형성하는 동안, 제3 마스크들(143)이 식각되어 제거될 수 있다.
도 24를 참조하면, 제2 마스크들(142)을 제거한다. 본 발명의 실시예들에 있어서, 제2 마스크들(142)이 SOC를 이용하여 형성되는 경우, 제2 마스크들(142)은 애싱 공정 및/또는 스트립핑 공정에 의해 용이하게 제거될 수 있다.
본 발명의 실시예들에 따르면, 제3 마스크들(143)들이 제2 마스크들(142) 상에 잔류하는 경우, 제3 마스크들(143)을 제거할 수 있다. 제3 마스크들(143)은 건식 식각 공정 또는 습식 식각 공정에 의해 제거될 수 있다.
제2 마스크들(142)을 제거한 후, 희생 스페이서들(134)을 제거한다. 예를 들 면, 희생 스페이서들(134)은 습식 식각 공정에 의해 제거될 수 있다.
도 25를 참조하면, 하부 액티브 패턴들(148) 사이를 매립하는 필드 절연막 패턴들(150)을 형성한다. 본 발명의 실시예들에 따르면, 필드 절연막 패턴들(150)은 갭 필 능력이 우수한 산화물을 이용하여 형성할 수 있다. 예를 들면, 필드 절연막 패턴들(150)은 BPSG, PSG, USG, FOX, PE-TEOS, TOSZ, FSG 등을 이용하여 형성할 수 있다.
본 발명의 실시예들에 따르면, 필드 절연막 패턴들(150)의 상면은 하부 액티브 패턴들(148)의 상면보다 높게 형성될 수 있다. 또한, 필드 절연막 패턴들(150)은 상부 액티브 패턴들(120)의 제3 영역들을 커버하며 형성될 수 있다. 이 경우, 필드 절연막 패턴들(150)에 의해 제1 불순물 영역들(146)과 게이트 전극들(124) 사이의 전기적 간섭을 감소시킬 수 있다.
필드 절연막 패턴들(150)을 형성한 후, 제1 방지막 패턴들(112) 및 제2 방지막 패턴들(128)을 제거한다. 제1 방지막 패턴들(112) 및 제2 방지막 패턴들(128)은 습식 식각 공정에 의해 제거될 수 있다. 또한, 필드 절연막 패턴들(150)에 의해 커버된 제2 방지막 패턴들(128)의 일부가 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 제1 방지막 패턴들(112) 및 제2 방지막 패턴들(128)을 제거하는 동안 제1 마스크들(104)의 표면 일부가 식각될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 방지막 패턴들(112) 및 제2 방지막 패턴들(128) 제거하는 동안 제1 마스크들(104)을 함께 제거할 수도 있다.
도 26을 참조하면, 게이트 전극들(124)을 전기적으로 연결하는 워드 라인 들(152)을 형성한다.
본 발명의 실시예들에 따르면, 워드 라인들(152)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 예를 들면, 워드 라인들(152)은 텅스텐(W), 텅스텐 질화물(WNx), 텅스텐 실리사이드(WSix), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 탄탈륨 실리사이드(TaSix), 알루미늄(Al), 알루미늄 질화물(AlNx) 등을 포함할 수 있다.
각 하부 액티브 패턴들(148) 상에 다수의 상부 액티브 패턴들(120)이 형성된다. 각각의 워드 라인들(152)은 하부 액티브 패턴들(148)의 연장 방향과 다른 방향으로 연장하면서, 각각의 하부 액티브 패턴들(148) 상에 형성된 상부 액티브 패턴들(120)로부터 선택된 하나를 각각 전기적으로 연결시킬 수 있다. 이때, 워드 라인들(152)은 상기 제4 방향을 따라 연장될 수 있다.
본 발명의 실시예들에 따르면, 각각의 워드 라인은 각각의 게이트 전극의 실질적으로 동일한 두께를 가질 수 있다.
도 27을 참조하면, 제1 마스크들(104), 상부 액티브 패턴들(120) 및 워드 라인들(152) 상에 층간 절연막(153)을 형성한다. 층간 절연막(153)은 산화물을 이용하여 형성될 수 있다. 예컨대, 층간 절연막(153)은 BPSG, PSG, USG, FOX, PE-TEOS, TOSZ, FSG 등을 이용하여 형성할 수 있다. 또한, 층간 절연막(153)은 필드 절연막 패턴들(150)과 실질적으로 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 마스크들(104)의 상부를 노출시키도록 층 간 절연막(153)의 상부 일부를 연마할 수 있다. 상기 연마 공정은 화학 기계적 연마 공정 및/또는 에치백 공정을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상부 액티브 패턴들(120) 상에 제1 마스크들(104)이 잔류하는 경우, 제1 마스크들(104) 및 패드 산화막 패턴들(106)을 상부 액티브 패턴들(120)로부터 제거하여, 상부 액티브 패턴들(120)을 노출시킨다. 제1 마스크들(104) 및 패드 산화막 패턴들(106)은 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 상부 액티브 패턴들(120) 및 패드 산화막 패턴들(106)을 제거하는 동안, 층간 절연막(153)의 상부 일부가 식각될 수 있다. 이 경우, 층간 절연막(153)의 상면과 상부 액티브 패턴들(120)의 상면들이 실질적으로 동일한 높이를 가질 수 있다.
도 28을 참조하면, 노출된 상부 액티브 패턴들(120) 표면들로 제2 불순물들을 주입하여 제2 불순물 영역들(154)을 형성한다. 상기 제2 불순물들은 N형 불순물들 또는 P형 불순물들을 포함할 수 있다. 예를 들면, 상기 N형 불순물들은 인(P), 비소(As), 안티몬(Sb) 등을 포함할 수 있으며, 상기 P형 불순물들은 붕소(B), 갈륨(Ga), 인듐(In) 등을 포함할 수 있다. 또한, 상기 제2 불순물들은 제1 불순물 영역들(146)에 도핑된 제1 불순물들과 실질적으로 동일할 수 있다. 제2 불순물 영역들(154)은 트랜지스터들의 소스/드레인 영역으로 기능할 수 있다.
상술한 공정들을 통해, 상부 액티브 패턴들(120)을 감싸는 게이트 절연막 패턴들(122) 및 게이트 전극들(124)과, 게이트 전극들(124) 하부에 위치하는 제1 불순물 영역들(146)과 게이트 전극들(124) 상부에 위치하는 제2 불순물 영역들(154) 을 포함하는 트랜지스터들을 형성할 수 있다. 상기 트랜지스터들은 상부 액티브 패턴들(120)의 내면을 따라 수직 방향으로 채널 영역이 유도될 수 있다. 또한, 제1 불순물 영역들(146) 및 박막 패턴들(144)을 포함하는 비트 라인들을 트랜지스터들보다 아래에 형성할 수 있다.
본 발명에 따르면, 기둥 형상을 갖는 상부 액티브 패턴들이 각각의 하부 액티브 패턴의 측면에 구비됨으로써, 하부 액티브 패턴들 상에 형성되는 비트 라인들의 면적을 증가시킬 수 있으므로 상기 비트 라인들의 저항을 감소시킬 수 있다.
또한, 비트 라인들이 도전성 물질을 포함하는 박막 패턴들 및 제1 불순물 영역들을 포함하기 때문에 보다 낮은 저항을 가질 수 있다.
더욱이, 하부 액티브 패턴들을 식각하는 공정 동안, 식각 마스크로 SOC을 포함하는 제2 막과 실리콘을 포함하는 ARC을 포함하는 제3 막을 식각 마스크로 사용함으로써 보다 용이하게 하부 액티브 패턴들을 식각할 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자를 설명하기 위한 사시도 및 평면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도 및 평면도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도 및 평면도이다.
도 7 내지 도 28은 본 발명의 실시예들에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：기판 120：상부 액티브 패턴
122：게이트 절연막 패턴 124：게이트 전극
144：박막 패턴들 146：제1 불순물 영역
148：하부 액티브 패턴 154：제2 불순물 영역
Claims (20)
- 제1 영역 및 제2 영역을 포함하며, 기판으로부터 돌출되고 소정의 방향을 따라 연장되는 제1 액티브 패턴;상기 제1 액티브 패턴의 제1 영역 상에 형성되는 기둥 형상(pillar structure)의 제2 액티브 패턴;상기 제2 액티브 패턴의 측면을 감싸된 게이트 전극(gate electrode);상기 제1 액티브 패턴의 제2 영역 상에 형성되며 도전성 물질을 포함하는 박막;상기 제2 액티브 패턴의 상부에 형성되는 제1 불순물 영역; 및상기 제1 액티브 패턴의 제2 영역에 형성되는 제2 불순물 영역을 포함하고,상기 제1 액티브 패턴은 상기 제1 액티브 패턴의 연장 방향과 다른 방향으로 돌출된 돌출부를 포함하며, 상기 돌출부는 상기 제1 영역의 적어도 일부를 포함하는 것을 특징으로 하는 반도체 소자.
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- 기판으로부터 돌출되고 소정의 방향을 따라 연장되며, 각기 제1 영역들 및 제2 영역을 포함하는 하부 액티브 패턴들;각각의 하부 액티브 패턴들의 제1 영역들 상에 형성되며, 기둥(pillar) 형상을 갖는 상부 액티브 패턴들;상기 상부 액티브 패턴들의 측면을 각기 감싸는 게이트 전극들;각각의 하부 액티브 패턴의 제2 영역 상에 형성되며, 도전성 물질을 포함하는 박막 패턴들;상기 상부 액티브 패턴들의 표면에 각기 형성되는 제1 불순물 영역들; 및상기 하부 액티브 패턴들의 제2 영역들에 각기 형성되는 제2 불순물 영역들을 포함하고,상기 하부 액티브 패턴들은 각기 상기 하부 액티브 패턴들의 연장 방향과 다른 방향으로 돌출된 돌출부들을 포함하며, 상기 돌출부들은 상기 제1 영역들의 적어도 일부를 포함하는 반도체 소자.
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- 제5항에 있어서, 상기 하부 액티브 패턴들은 상기 하부 액티브 패턴들의 연장 방향에 대해 직교하는 방향을 따라 서로 대향하는 제1 측면들 및 제2 측면들을 포함하며, 상기 돌출부들은 상기 제1 측면들에 위치하는 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서, 상기 하부 액티브 패턴들은 상기 하부 액티브 패턴들의 연장 방향에 직교하는 방향을 따라 서로 대향하는 제1 측면들 및 제2 측면들을 포함하며, 상기 돌출부들은 상기 제1 측면들 및 제2 측면들에 지그재그(zigzag) 형태로 배치되는 것을 특징으로 하는 반도체 소자.
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- 기판 상에 제1 마스크들 및 기둥 형상의 상부 액티브 패턴들을 형성하는 단 계;상기 상부 액티브 패턴들에 인접하는 기판의 부분들에 불순물을 주입하여 예비 제1 불순물 영역들을 형성하는 단계;상기 상부 액티브 패턴들에 노출된 기판 상에 도전성 물질을 포함하는 박막을 형성하는 단계;상기 상부 액티브 패턴들 및 제1 마스크들 측면 상에 희생 스페이서들(sacrificial spacers)을 형성하는 단계;상기 기판 상에 상기 희생 스페이서들, 상기 제1 마스크들 및 상기 박막을 부분적으로 노출시키는 제2 마스크들을 형성하는 단계;상기 희생 스페이서들 및 제2 마스크들을 식각 마스크로 상기 박막, 상기 예비 제1 불순물 영역들 및 상기 기판을 식각하여, 소정의 방향으로 각각 연장하는 박막 패턴들, 제1 불순물 패턴들 및 하부 액티브 패턴들을 형성하는 단계;상기 제1 마스크들을 제거하여 상기 상부 액티브 패턴들의 상부를 노출시키는 단계; 및상기 노출된 상부 액티브 패턴들의 상부에 불순물을 주입하여 제2 불순물 영역들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 제1 마스크들은 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 희생 스페이서들은 상기 기판과 식각 선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 제11항에 있어서, 상기 제2 마스크들을 형성하는 단계는,상기 제1 마스크들, 상기 희생 스페이서들 및 상기 박막 상에 상기 하부 액티브 패턴들 사이를 매립하는 제1 막을 형성하는 단계;상기 제1 막 상에 제2 막을 형성하는 단계;상기 제2 막 상에 포토레지스트 패턴들을 형성하는 단계;상기 포토레지스트 패턴들을 사용하여 상기 제2 막을 식각하는 단계; 및상기 식각된 제2 막을 사용하여 상기 제1 막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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