JPH01503026A - 絶縁体上に薄い単結晶シリコン島状部を製造する方法 - Google Patents
絶縁体上に薄い単結晶シリコン島状部を製造する方法Info
- Publication number
- JPH01503026A JPH01503026A JP63502952A JP50295288A JPH01503026A JP H01503026 A JPH01503026 A JP H01503026A JP 63502952 A JP63502952 A JP 63502952A JP 50295288 A JP50295288 A JP 50295288A JP H01503026 A JPH01503026 A JP H01503026A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- semiconductor layer
- forming
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/924—To facilitate selective etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
絶縁体上に薄い単結晶シリコン島状部を製造する方法凰凰互艶■見凰
本特許出願は1987年1月27日に出願した米国特許出願筒007,312号
の一部継続出願である。
見匪夏i汰
本発明は、集積回路の製造に関するものであって、特に、相互に電気的に分離さ
せて基板内に個別的な半導体島状部を製造する方法に関するものである。
災釆鼓夏生晟匪
集積回路の製造の間、半導体要素は通常、「接合分離」として知られるプロセス
によって互いに分離される。この接合分離は、回路要素を電気的に分離させる為
にM OS及びバイポーラ回路の両方において使用されている0通常の適用の下
において、接合分離は、通常、回路分離を得る為に許容可能な手段である。然し
乍ら、放射線環境であるとか又は極端に高い電圧の下であるとかの悪い条件下に
おいて、接合分離は効果的なものではなく回路故障となることがある。
回路要素を垂直絶縁層で分離させることにより形成される集積回路がある。該回
路要素の下側に付加的な水平方向の絶縁層を設けることにより、絶縁的に分離さ
れた半導体領域が形成される。絶縁性基板上に絶縁的に分離された層を形成する
従来技術においては、極端な寸法上の制御が必要とされ、そのことは公差が±5
ミクロンで約15ミクロンの厚さの絶縁的に分離された単結晶島状部とさせる。
従来技術の絶縁プロセスにおいては1本来的に高価な多結晶シリコン付着を必要
とする。このプロセスは、通常、約1゜250℃で6時間の高温ステップである
。この高温ステップは、実質的な接合拡散を許容すること無しに1元の半導体構
成体内にどのような接合をも組み込むことを排除している。このプロセスは、又
、大きな厚さの多結晶シリコンを付着させる為に大量の高価な化合物を消費する
。
更に、第1a図に示した如く、多結晶シリコン4oを形成する前に、基板42内
に溝を形成し且つ酸化物41を形成ことが典型的に必要とされる。基板42を部
分的に荒く除去するバックアップ操作に続いて、酸化物41は基板42の残存す
る不所望部分の化学的機械的研磨除去の間にストップとして作用する。典型的に
、ストップライン45aにおけるウェハ表面積の約50%乃至70%は酸化物4
1である。それは活性ディバスの形成に使用することが可能な面積を著しく減少
させるので、このことは、勿論、不所望である。更に、上述した公差で研磨を行
なう為には高い技術と高精度の機械制御が必要とされる。平行度に対して有限の
実際的な機械的公差が存在するので、上述した態様で処理可能な最大のウェハは
歩留における大きな犠牲を払って4インチウェハであった。その結果、従来技術
方法を使用して製造した通常のウェハ寸法は3インチである。
第1b図は、非平行ウェハ除去の結果を図示している。
第1b図における実線は、多結晶シリコンハンドル40゜絶縁層41、及び後に
形成されるべき単結晶半導体の分離領域21を具備する結果的に得られる構成体
を図示している。ストップライン45aによって第1a図に示した如く、理想的
には、分離された半導体領域21の厚さは、ウェハの幅に渡って一様である。然
し乍ら、第1b図にストップライン45bによって表した如く、ハンドル42が
非平行な態様で除去された場合、分離された半導体領域21の厚さは、ウェハの
幅に渡って著しく変化する。この様な非平行除去は、従来技術方法におけるスタ
ンダードな制限となっている。
この様な絶縁的に分離された半導体領域を与える従来技術は1例えば、米国特許
第4,501,060号、第4゜056.414号、第4,004,046号、
第3,423.255号、第3,832,247号、第3,738゜883号、
第3,913,121号に記載されている。
一方、シリコン−オン−サファイア方法は、良好な寸法上の制御を与えるが、絶
縁的に分離されたシリコンと比較して電気的特性の劣化に起因する性能上の制限
を持っている。シリコン−オン−サファイア方法は、例えば、Brassing
ton et al、の「微細寸法シリコン−オン−サファイア及びバルク−シ
リコン相補型MOS装置及び回路の比較(A Comparison of F
ine−Dimension 5ilicon−on−5apphire an
dBulk−5ilicon Complea+antary MOS Dev
ices and C1rcuits)J、IEEEトランズアクションズオン
エレクトロンデバイシーズ、Vo 1.ED−32,No、9,1985年9月
、1858−1867頁、及びS、 L、 Partridgeの「シリコン−
オン−インシュレータ技術の現在の状態−比較(The Current 5t
atus of 5ilicon−on(nsulator Technolo
gies−−aCo腸parison)J、インターナショナルエレクトロンデ
バイスミーティング、1986年、428−430頁、に記載されている。 然
し乍ら、シリコン−オン−サファイアは、サファイア基板上に形成された単結晶
シリコンは良好な単結晶として形成されることが可能なものではなく、電気的特
性の本来的な妥協を有するものであるという欠点を持っている1例えば、SO8
装置において、接合漏洩は、バルクシリコンにおいて存在する接合漏洩の10倍
乃至100倍の程度である。
別の従来技術はSIMOXと呼称されるものである。SIMOX方法においては
、酸素原子を高エネルギでシリコン基板内に注入させて、酸素原子をシリコン基
板内の選定深さに水平に配置させる。その後に熱処理を行なうと、これらの酸素
原子はシリコン基板と結合されて二酸化シリコン絶縁体の水平層を形成する。然
し乍ら、SIMOX方法の欠点は、酸素の高エネルギ注入に起因するシリコン基
板内での厳しい転位の発生である。別の欠点は、該酸素注入によって発生される
水平絶縁層は厚さが単に数千人に過ぎず、該分離を低電圧に制限していることで
ある。
電気的に分離されたシリコン領域を形成する為の別の従来技術方法は、帯域溶融
精製(ZMR)方法である。 ZMRにおいては、電気的絶縁体上に多結晶層を
付着形成し、且つ、例えば、レーザを使用する熱処理によって該多結晶を単結晶
シリコン層に形成させることが試みられる。然し乍ら、ZMR方法は、真実の単
結晶シリコン層を与えるものではなく、該層の電気的特性に悪影響を持った粒子
境界を持つ単結晶の比較的小さな領域を与える。
!−且
上述した従来技術方法の欠点は、エピタキシャル層をプラズマエッチプロセスに
おけるエッチストップとして使用する本発明によって除去されている。このエピ
タキシャル層は、0.3ミクロン程度に薄くさせることが可能である。
厚い層は、薄い層よりも分離の為に一層多くの表面積を使用する欠点を持ってお
り、従って表面積利用においてより効率が悪い、1実施例において、機械的スト
ップとエピタキシャル層とが、所望の終端点において正確に停止させる為に、−
緒に使用される。付加的な利点は、コストが低く、絶息体基板上にシリコンのハ
ンドルを形成する為にこの方法においてスクラップのウェハ又はその他の物質を
使用することが可能であるという点である。ヒートサイクルは、従来技術の絶縁
性分離方法において必要とされるものよりも一層低く且つ短いので、接合層及び
エピタキシャル層をこの方法において保存させることが可能である。
図面の簡単な説明
図面は、以下の如くに、本発明の好適実施例を図示している。
第1a図は絶縁的に分離された単結晶半導体領域の理想的な形成を図示しており
;
第1b図はパックラッピングを使用する場合の絶縁的に分離した単結晶領域を形
成する従来技術の欠点を図示しており;
第2a図及び第2b図は半導体ウェハ上のスクライブラインを図示しており;
第3図乃至第10a図は本発明方法の1実施例を図示しており;
第12図乃至第18a図は本発明の別の方法を図示しており;
第19a図及び第19b図は本発明に基づいて分離領域を形成する1方法を図示
しており;及び第20a図乃至第20c図は第2領域に関して第1領域を選択的
にエツチングする為の本発明の使用を図示している。
群lじI動労
以下の説明において、−膜化した集積回路(例えば、バイポーラ又は「MOS」
)を製造することを仮定する。イオン化放射線又はその他の「有害な環境」に遭
遇することのある適用場面において、集積回路内の活性要素は互いに絶縁的に分
離されていることが望ましい、このタイプの分離は、その接合分離した同等のも
のと比較して、数倍も回路の耐久性を改善する。
好適実施例の説明は、所望により、絶縁的に分離したN又はP型シリコン膜の展
開を包含する。N又はP型シリコン膜は、この層がエッチストップとして作用す
るという点において1本発明の必須の部分である。
第2a図は、半導体ウェハ20上のスクライブライン格子を図示している。格子
55は、爾後の機械的なバックラップ操作の期間中に機械的ストップとして作用
する為に、窒化物、多結晶シリコン、又はその他の適宜の物質で形成される。第
2b図は、端部の詳細を示しており、そこにおいて、不完全なダイか堅実なスク
ライブラインとなり、ダイ全体数を減少させること無しに一層大きなストップ区
域を与えることが示されている。
第3図は、半導体基板20上に酸化物又は窒化物から形成したスクライブライン
格子55を断面で示している。第4図において、基板20上にエピタキシャル半
導体層21が成長されている。この成長は、酸化物又は窒化物によって被覆され
ていない区域21においては単結晶であり、又は窒化物又は酸化物スクライブ格
子55上方における区域56においては多結晶である。エピタキシャル層21及
び基板20の間の接合が可及的に急激的であることが基本であり、何故ならば、
このドーパント濃度における差異を利用して後のエッチステップにおいて選択性
を達成するからである。従って、エピタキシャル層21は、好適には、低温にお
いて、好適には約1,000℃以下において、0゜3乃至15ミクロンの程度の
厚さに成長させる。シラン、減圧エピタキシィ、及び分子ビームエピタキシィは
、当該技術において公知な如く、エピタキシャル層21を成長する為に使用され
る好適な技術の例である0層21の表面19の簡単な研磨をこの時点で行なって
平坦で一様な表面を与え、その上に酸化物層22(第5図)を可及的に一様に形
成する。所望により、副拡散(例えば、埋込型コレクタ)をこの時点で行ない、
及び/又は、レトログレードウェル又はNウェル(即ち、エピタキシャル層21
内の一層深い部分におけるよりも表面19近くにおいて一層高度にドープされて
いること)をこの時点において形成する。何故ならば1表面19は分離したウェ
ルの底部となるからである。副拡散及びレトログレードウェルの使用及び形成は
、当業者等に公知である。
第4a図に示した如く、この時点において1分離領域119a乃至119dを、
スクライブ格子部分55a及び55bによって画定される単一のダイ間のエピタ
キシャルシリコン層21内に形成することが可能である。エピタキシャル層21
の全厚さを介して延在する分離領域119a乃至119dを使用することによっ
て、エピタキシャル層21の個別的で絶縁的に分離された部分120a乃至12
0eをスクライブ格子部分55a及び55bの間に形成する。
分離領域119a乃至119dを、例えば、窒化シリコン等の適宜の酸化マスク
を使用して、シリコンの局所酸化によって形成する。一方、別法として、分離領
域119a乃至119dを、反応性イオンエツチング(RI E)等により溝を
エツチング形成し且つ該溝を、二酸化シリコン又は窒化シリコン等の適宜に分離
用物質で充填することによって形成する。当然に、当業者等にとって理解される
如く、所望の任意数の分離領域119a乃至119dを使用し。
その際にウェハ上に包含されるダイの各々において任意の所望数の絶縁的に分離
させた単結晶シリコン領域120a乃至120eを与えることが可能であり1個
々のダイはスクライブライン55a及び55bによって分離される。
第5図乃至第10a図に図示した如くに本発明の別の実施例においては、分離領
域はこの時点においては形成されず、更に詳細に後述する如く、基板20の除去
の後に形成される。
第5図に示した如く、次いで酸化物層22を1例えば熱酸化によって約1,00
0乃至10,000人の厚さに形成するが、好適な方法は、15乃至25気圧(
蒸気内)において又はその近辺での高圧酸化炉内で約700℃又はその近辺で高
圧酸化を使用することである。この酸化物成長方法は、比較的高いOH−濃度を
有する水化酸化物が発生する。
絶縁的に分離されたウェハの「ハンドル」部分が、第6図に示した如くに形成さ
れる。ハンドル又はベースウェハ30(サファイア、アルミナ又はその他の基板
を使用することが可能)を、15乃至25気圧(蒸気中)又はその近辺で高圧酸
化炉内で700℃又はその近辺で酸化させて酸化物層31(典型的に約1,00
0人乃至10,000人の厚さ)を形成し、又は酸化物層31を除去することが
可能であり、且つ酸化物層22への取、り付け(第5図)をハンドル30に対し
て直接的に行なうことが可能である。この取り付けは、酸化物層22及び酸化物
層31の表面(又は酸化物層31が使用されない場合には、ハンドル30の表面
)を、第7図に示した如く、互いに接触させた状態で一緒にジグ内に配置させ、
且つ蒸気酸化雰囲気中において且つ15乃至25気圧の圧力で700℃乃至1,
000℃の温度で約30分乃至60分加熱することによって達成される6層22
及び層31(又は、酸化物層31が使用されない場合には層30)は、その際に
、第8図に示した如くに、−緒に結合されることとなる。酸化物層22は、酸化
物層31(又はハンドル基板30)に取付けられる。
この取り付けは、又、第5図のウェハ及び第6図のハンドルを、酸化物の成長の
為に公知のタイプのウェット酸化雰囲気中において約5時間の低温度(典型的に
、約400℃乃至900℃の範囲内)の水化ベークに露呈させる。この水化ベー
クにより、OH−グループが結合すべき表面内に導入され、且つ酸化物層21及
び31の厚さを多少増加させる0次いで、結合させるべき2つの表面22及び3
1を、第7図のジグ上に互いに接触して配置させ且つ約1時間の間酸化性雰囲気
中(好適には、ウェット酸化雰囲気)において約1,050℃乃至1,200℃
の範囲に加熱させる。その際に、層22及び層31は、第8図に示した如くに、
一体的に結合されることとなる。
所望により、本発明に基づいて、結合すべき2つの表面22及び31がその上に
配置されるジグ(第7図)は、基本的に、その下側近傍に位置させた1つ又はそ
れ以上のストップ101を具備する傾斜面100である。−緒に結合すべき要素
は、結合プロセス中にそれらが剛性的に固定されることがない様に該1つ又はそ
れ以上のストップに対してこのジグ上に配置させる。この様に、結合すべき2つ
の表面は1例えば、熱膨張により、この接合プロセス中に比較的自由に膨張する
。
第9図に示した如く、ウェハを研磨又は「パックラップ」して、基板20の主要
部分20aを荒く除去する。重要なことであるが、基板20の部分20aの平行
除去は必要ではない、前述した如くに機械的パックラップストップとして作用す
る窒化物又は酸化物層55と最初に接触すると機械的除去を終了させる0重要な
ことであるが、本発明によれば、機械的に層20の平行除去を確保すること、及
び層55上の一様にストップ即ち停止することは必要ではない。
その様にすることの試みは、過剰な機械的研磨から発生することのある「流出」
区域及び「皿状窪み」区域を発生することとなる。これらの問題は、当業者等に
公知である。
第10図に示した如く、次いで、基板20の残存部分20bを、適宜のフルオロ
カーボン即ち過弗化炭化水素をベースとした化学的プラズマ内におけるプラズマ
エツチングによって完全に除去させる。これにより、複数個の単結晶半導体領域
112a乃至112dが得られ、これらは酸化物層22及び酸化物領域56によ
って効果的に分離される。
例として、以下のプラズマエツチャーパラメータを使用して本発明方法を実施し
た。
ドライチッククワッド(Drytek Quad)のRIEプラズマエツチャー
モデル番号824゜
圧力ニ450ミリトール。
パワー:4.0インチウェハで9.0インチ直径アルミニウム電極に400ワツ
ト。
バイアス:10V。
電極間隔:1.75インチ。
エッチャント:20SCCMフレオン12.及び80SCCM塩素。
基板内のドーパント濃度は10 X 10”M子数/cc以上であり、且つエピ
タキシャル層内のドーパント濃度は10X 10”原子数/cc以下であった。
第11図に示した如く、ハンドル基板30を介してRFプラズマが好適に導入さ
れる。電流は、より高度にドープした基板20(ドーパント濃度が10 X 1
01a原子数/cc以上)を介してより一層容易に流れ、より一層軽度にドープ
したか又は真性エピタキシャル層21 (ドーパント濃度が10×10°原子数
/cc以下)を介してそれほど容易には通過しないものと考えられる。この電流
の流れにおける差異は、P−又はN−又は真性の層21上に電荷の蓄積を発生さ
せ、その際により高度にドープされた基板20上により好適な(エツチングに関
して)バイアス電圧を与えるものと考えられる。成るフルオロカーボン化学的プ
ラズマ(例えば、フレオン12)で、M21の帯電表面上に好適にポリマー膜を
付着形成されることが判明した。このポリマー付着は、該プラズマ内の層21の
全てのエツチングを効果的に停止させる。従って、層21と層20との間に著し
く高いエツチング選択性比率が確立された。
別の方法は、ストップとしてエピタキシャル層21をエッチし且つ検知する為に
プラズマ化学を使用することである。高度にドープした(例えば、P+リシリコ
ンを基板層20として使用し、且つボロン濃度における立ち下がりを。
該P++シリコンを貫通してエツチングし且つ一層軽度にドープしたエピタキシ
ャル層21に到達した時に、レーザ又は光学的に検知する。更に、P+÷シリコ
ンを使用する利点は、高度にドープしたボロンシリコンは、軽度にドープしたN
型シリコンよりも約10倍乃至20倍高速にエツチングする。このエッチ比率は
、基板上に電気的なバイアスを使用することによって改善させることが可能であ
る。プラズマ中におけるP+◆シリコンのエッチ比率は1.5乃至2゜0ミクロ
ン/分である。従って、別の方法は、プラズマエツチャーを使用し、且つ基板が
エッチされるに従ってのボロン信号の損失を検知することである。
別法として、上述した如く、N+十を上述したP◆十層と置換させることが可能
であり、且つ砒素又はアンチモンの検知を使用することが可能である。N+十乃
至N−シリコンの場合、約15倍のエッチ比率を得ることが可能である。特に、
N+◆シリコンは、N−シリコンよりも約15倍高速でエッチすることが判明し
た。塩素プラズマ中のN+÷のエッチ比率は、0.15乃至0.35ミクロン/
分である。上述した操作に対する条件は、ガス流量が2008CCMで600ミ
リトールの圧力を使用した以外は、上述したものと同一である。
第10a図に示した如く、第4a図に示した如くに分離領域119a乃至119
dが先に形成されない場合、分離領域119a乃至119dがスクライブ格子部
分55a及び55bによって画定される単一のダイの間のエピタキシャルシリコ
ン層21内に形成される6分離領域119a乃至119dは、例えば、窒化シリ
コン等の適宜の酸化マスクを使用して、シリコン局所酸化によって、形成される
。
別法として、分離領域119a乃至119dは、反応性イオンエツチング(RI
E)等によって溝をエツチング形成し、且つ該溝を、例えば二酸化シリコン又
は窒化シリコン等の適宜の分離物質で充填することによって形成される。
第12図乃至第18図に示した別の方法に付いて説明する。第12図は、エピタ
キシャル層21が取付けられた開始状態の基板20を示している。第13図は、
エピタキシャル層21を介して溝91a、91b、91cを形成する為に溝エッ
チ(例えば、反応性イオンエツチング)を使用した後のウェハを示している。第
13図に示した如く、溝91 a −91cの側部及び底部は絶縁層50(例え
ば、酸化物又は窒化物)で被覆されており、且つ例えば多結晶シリコン56で後
に充填される0次いで、エピタキシャル層21の表面を軽度に研磨して絶縁体5
0を除去し且つエピタキシャル層21の表面区域か領域56を充填する。所望に
より、当該技術において公知の如く、副拡散及びレトログレードPウェル又はN
ウェル等で底部処理を実施する。
第13a図に示した如く、l実施例において1分離領域119a乃至119cを
、スクライブ格子部分55a及び55bによって画定される単一ダイの間のエピ
タキシャルシリコン層21内に形成する0分離領域119a乃至119cは、例
えば、窒化シリコン等の適宜の酸化マスクを使用して、シリコンの局所的酸化に
よって、形成する。別法として1分離領域119a乃至119cは1反応性イオ
ンエツチング(RIE)等によって溝をエツチング形成し、且つ該溝を二酸化シ
リコン又は窒化シリコン等の適宜の分離用物質で充填することによって形成され
る。この溝形成及び充填は、スクライブ格子部分55a及び55bの形成と同時
的に実行することが可能であり、又は別のステップとして実施することも可能で
ある。
第14図乃至第18a図に示した如く、本発明の別の実施例において、分離領域
119a乃至119cはこの時点においては形成されず、後に詳細に説明する如
く、基板20の除去の後に形成される。
第14図に示した如く、酸化物層22は、好適には15乃至25気圧(蒸気中)
において又はその近辺において高圧酸化炉内において700℃又はその近辺にお
いて、ウェハの表面上に形成される。第15図は、第14図の酸化物22と同様
の態様で形成することの可能な酸化物層31を具備するハンドルウェハを示して
いる。第16図は、第14図のウェハ、及び、例えば前述した結合技術を使用し
て接合した後の第15図のハンドルを示している。第17図は、機械的研磨除去
ステップが基板2oの部分20aを除去した後の第16図の構成体を示しており
、この様な研磨操作は、最初に絶縁性領域5o及び充填層56に到達した時に停
止する。第18図は、基板2oの残存する不所望部分を除去する選択的プラズマ
エッチ(前述した)の後の完成した基板を示している。
第18a図に示した如く、分離領域119a乃至119Cが、第13a図の実施
例における如く、先に形成されない場合1分離領域119a乃至119Cは、ス
クライブ格子部分55a及び55bによって画定される単一のダイの間のエピタ
キシャルシリコン層21内に形成される。分離領域119a乃至119cは、例
えば、窒化シリコン等の適宜の酸化マスクを使用して、シリコンの局所的酸化に
よって形成される。別法によれば、分離領域119a乃至119cは1例えば反
応性イオンエツチング(RI E)によって溝をエツチング形成し、且つ例えば
二酸化シリコン又は窒化シリコン等の適宜の分離用物質で該溝を充填することに
よって形成される。
第19a図及び第19b図は、例えば、局所的酸化技術又は部分的エツチング及
び選択酸化ステップのいずれかによって、本発明の種々の実施例に従って分離領
域(例えば、第4a図、第10a図、第13a図、及び第18a図の領域119
a等)を形成する為の適宜の技術を図示している。
第19a図に示した如く、マスキングステップは、エピタキシャル層21の残存
部分を電気的に分離させる為に局所的酸化が行なわれる位置を画定する為に使用
される0例えば、窒化シリコンからなる層70を典型的に1,000乃至2,0
00人の厚さで使用することが可能である。窒化シリコン層70は、当該技術に
おいて公知の如く、低圧CVDを包含する任意の便利な手段によって付与するこ
とが可能である0次いで、酸化物分離領域72(第19b図)を形成する為に酸
化すべきエピタキシャル層21の部分を露出させる為に、当該技術において公知
の如く、ウェハの表面へホトレジスト層71を付与しパターン化する0次いで、
パターン化したホトレジスト層によって露出された窒化物層70の部分を、例え
ば、適宜のフルオロカーボンでプラズマエツチングすることによって、除去する
。エピタキシャル層21の下側に存在する部分が露出され且つ酸化される準備が
なされる。ホトレジスト層71の残存部分を除去し、且つ、第19b図の酸化物
分離領域72を形成する為に、エピタキシャル層231の露出部分を酸化させる
。
この酸化ステップは1例えば、数時間の間、約1,000℃乃至1,200℃で
ウェット酸素中における熱酸化によって実施される。別法として、酸化物72は
、最初に、パターン化した窒化物70(例えば、SF、でのプラズマエツチング
により)により露出されたエピタキシャル層21の部分を除去し、且つ例えば、
当該技術において公知の如く、低圧CVDにより酸化物72を付着形成させるこ
とによって、形成させる。
酸化物72がどのようにして形成されるかに拘らず、酸化物72の形成に続いて
、ウェハは、酸化物又は窒化シリコン等の任意の選択された絶縁体によって完全
に分離された島状部に分割されたN型エピタキシャル層から構成される。別の実
施例において1分離領域は1例えば、ウェハ及びハンドルを結合した後に分離領
域が形成される実施例に関して上に説明したものと同様の技術によって、エピタ
キシャル層21(第4図又は第13図)の形成の後に、形成される。従って、こ
の別の実施例においては、垂直の絶縁性分離領域は、窒化物層(不図示)でエピ
タキシャル層21の表面をマスクし且つ絶縁性分離領域へ変換されるべく決定さ
れたエピタキシャル層21の部分を酸化させることによって、エピタキシャル層
21の形成の後に、形成される。
本発明の別の実施例においては1本発明の選択的エツチング技術を使用して、第
1ドーピング濃度を持った第2領域をエツチングしないまま、第1ドーパント濃
度を持った第1領域をエツチングする。
本発明の1使用態様は、例えばFET装置のゲート電極等の幅狭領域を形成する
ことである。この実施例において、半導体層をマスクし、且つ本選択的エツチン
グ技術を使用して、該半導体層の露出部分を除去する1例えば、該マスクは、除
去すべき半導体層の部分のドーパント濃度を増加するイオン注入ステップの期間
中にドーパントマスクとして使用することが可能である。
本技術の1実施例を、第20a図乃至第20c図に断面図で示しである。第20
a図に示したごとく、その上に絶縁層18を形成した半導体基板19を使用する
。絶縁層18の上には、多結晶シリコン層20が形成されている0例えばホトレ
ジスト層のマスキング層を付与し、次いでパターン化して、ゲート電極として残
存すべき多結晶シリコン層20の部分22を保護するホトレジスト23を与える
。
次いで、多結晶シリコン層2oの露出部分をドープして、そのドーパント濃度を
減少させる0次いで、ホトレジストの残存部分を、第20b図に示した如くに、
除去する。今や、軽度にドープした部分22を、拡散パターンを使用して除去す
ることが可能である9本発明の新規なエツチング技術を使用して、多結晶シリコ
ン層20の一層高度にドープした部分を、第20c図に示した如くに、除去し、
ゲート電極として作用する多結晶シリコン層20の一層軽度にドープした部分2
2を残存させる。
本明細書において記載した本発明の特定の実施例は、例示として役立つことを意
図したものであり、本発明の範囲を制限するものではない1本発明のその他の多
数の実施例は、本発明の開示を参考に当業者等に取って自明なものである0本発
明の原理は、シリコン以外の1例えば、ゲルマニウム、ガリウム砒素、又は周期
律表のIII群及び7群からの元素から形成されたその他の半導体の絶縁的に分
離した領域を形成する為に使用することも可能である。
全ての刊行物及び特許出願は、各個々の刊行物又は特許出願を特定的に且つ個別
的に引用によって導入されるが如くに、同一の範囲で引用によりここに導入され
る。本発明範囲から逸脱すること無しに本発明に対して多くの変形例及び修正例
が可能であることは当業者等に取って明白なものである。
1.6 wafer removal
Pム
τらi@
Figurs Cs
刑118a
II
i9さに2
Figure 18゜
匁rミ&
Figure / el(
Figure 1’i4
国際調査報告
Claims (62)
- 1.第1及び第2表面を持っており第1及び第2基板を使用して絶縁的に分離さ れた単結晶半導体領域を製造する方法において 前記第1基板の前記第1表面上にエピタキシャル半導体層を形成し、 前記エピタキシャル半導体層上にマスキング層を形成して分離領域を形成すべき 個所に前記エピタキシャル半導体層の選択した部分を露出させ、 前記マスキング層によって露出される個所において前記選択した基板に分離領域 を形成し、 前記分離領域を形成するステップの後に、前記第2基板の前記第1表面及び/又 は前記エピタキシャル半導体層の表面上に絶縁層を形成し、 前記エピタキシャル半導体層を前記第2基板の前記第1表面と一体的に結合し、 且つ 前記第1及び第2基板の選択した1つを除去し、前記エピタキシャル層を残存さ せる、 上記各ステップを有する方法。
- 2.請求の範囲第1項において、前記マスキング層は窒化シリコンを有している 方法。
- 3.請求の範囲第1項において、前記分離領域は酸化物を有している方法。
- 4.請求の範囲第1項において、前記接合ステップが、前記第1及び第2基板を 加熱するステップを有している方法。
- 5.請求の範囲第4項において、前記加熱は、約1,050℃乃至1,200℃ の範囲内で行なわれる方法。
- 6.請求の範囲第4項において、前記加熱は酸化雰囲気中において行なわれる方 法。
- 7.請求の範囲第4項において、前記加熱は、前記第1及び第2基板の一方又は 両方の水化べークによって先行される方法。
- 8.請求の範囲第7項において、前記水化べークは約400℃乃至900℃の範 囲内において行なわれる方法。
- 9.請求の範囲第6項において、前記結合ステップは圧力下において行なわれる 方法。
- 10.請求の範囲第9項において、前記圧力は約15乃至25気圧の範囲内であ る方法。
- 11.請求の範囲第9項において、前記加熱は約700℃で行なわれる方法。
- 12.請求の範囲第6項において、前記結合ステップは蒸気雰囲気中で行なわれ る方法。
- 13.請求の範囲第1項において、前記第2基板は、半導体、絶縁体、及びセラ ミックスから構成される物質のグループから選択される物質を有するハンドルで ある方法。
- 14.請求の範囲第1項において、前記第1基板は、シリコン、ゲルマニウム、 ガリウム砒素、及び周期律表のIII群及びV群の元素から形成れる半導体化合 物、から構成される物質のグループから選択される物質を有する方法。
- 15.請求の範囲第1項において、前記除去ステップがプラズマエッチを有して おり、RFエネルギを除去する為に選択されたもの以外の前記第1及び第2基板 の一方の中に導入させる方法。
- 16.請求の範囲第15項において、前記選択した基板をエッチし、且つ前記エ ピタキシャル半導体層はエッチしない方法。
- 17.請求の範囲第16項において、前記選択した基板を除去した後に前記エピ タキシャル半導体層上に前記プラズマによってポリマー層を付着形成し、その際 に前記エピタキシャル半導体層の除去を防止する方法。
- 18.請求の範囲第14項において、前記選択した基板は、前記エピタキシャル 半導体層よりも一層高度にドープされている方法。
- 19.請求の範囲第1項において、前記分離領域を形成するステップが、 前記エピタキシャル半導体層内に溝を形成し、前記溝の少なくとも側部上に絶縁 層を形成し、前記溝を充填物質で充填する、 上記各ステップを有する方法。
- 20.請求の範囲第19項において、前記充填物質は、多結晶半導体物質を有す る方法。
- 21.請求の範囲第1項において、前記分離領域は、前記単結晶半導体領域を分 離すべく作用する方法。
- 22.請求の範囲第21項において、前記分離領域は、前記第1及び第2基板内 に形成した隣接するダイ間のスクライブライン上にも形成される方法。
- 23.請求の範囲第1項において、前記分離領域を形成するステップが、酸化ス テップを有する方法。
- 24.請求の範囲第1項において、前記分離領域を形成するステップが、 前記エピタキシャル半導体層内に溝を形成し、前記溝を絶縁性物質で充填する、 上記各ステップを有する方法。
- 25.第1及び第2表面を持った第1及び第2基板を使用して絶縁的に分離した 単結晶半導体領域を製造する方法において、 前記第1基板の前記第1表面上にエピキシャル半導体層を形成し、 前記エピタキシャル半導体上にマスキング層を形成して分離領域を形成すべき前 記エピタキシャル半導体層の選択した部分を露出し、 前記マスキング層によって露出される前記選択した基板に分離領域を形成し、 前記第2基板の前記第1表面及び/又は前記エピタキシャル半導体層の表面上に 絶縁層を形成し、前記絶縁領域を形成するステップの前又は後のいずれかにおい て、高圧酸化雰囲気中において前記第1及び第2基板を接触して配置させること によって前記エピタキシャル半導体層と前記第2基板の前記第1表面とを一緒に 結合させ、 前記第1及び第2基板の選択した一方を除去し前記エピタキシャル層を残存させ る、 上記各ステップを有する方法。
- 26.請求の範囲第25項において、前記高圧が15乃至25気圧の略範囲内で ある方法。
- 27.請求の範囲第25項において、前記酸化雰囲気が蒸気を有する方法。
- 28.請求の範囲第25項において、前記結合ステップが、約700℃の温度で 行なわれる方法。
- 29.請求の範囲第25項において、前記マスキング層が窒化シリコンを有する 方法。
- 30.請求の範囲第25項において、前記分離領域は酸化物を有する方法。
- 31.請求の範囲第25項において、前記結合ステップは、前記第1及び第2基 板の一方又は両方の水化べークによって先行される方法。
- 32.請求の範囲第31項において、前記水化べークは、約400℃乃至900 ℃の範囲内において実施される方法。
- 33.請求の範囲第25項において、前記第2基板は、半導体、絶縁体、及びセ ラミックスからなる物質のグループから選択される物質を有するハンドルである 方法。
- 34.請求の範囲第25項において、前記第1基板は、シリコン、ゲルマニウム 、ガリウム砒素、及び周期律表のIII群及びV群の元素から形成される半導体 化合物、から構成される物質のグループから選択される物質を有する方法。
- 35.請求の範囲第25項において、前記除去するステップが、プラズマエッチ を有しており、RFエネルギを、除去する為に選択されたもの以外の前記第1及 び第2基板の一方内に導入させる方法。
- 36.請求の範囲第35項において、前記選択した基板をエッチし、且つ前記エ ピタキシャル半導体層をエッチしない方法。
- 37.請求の範囲第36項において、前記選択した基板を除去した後に前記エピ タキシャル半導体層上に前記プラズマによってポリマー層を付着形成し、その際 に前記エピタキシャル半導体層の除去を防止する方法。
- 38.請求の範囲第35項において、前記選択した基板は前記エピタキシャル半 導体層よりも一層高度にドープされる方法。
- 39.請求の範囲第25項において、前記分離領域を形成するステップが、 前記エピタキシャル半導体層内に溝を形成し、前記溝の少なくとも側部上に絶縁 層を形成し、前記溝を充填物質で充填する、 上記各ステップを有する方法。
- 40.請求の範囲第39項において、前記充填物質は、多結晶半導体物質を有す る方法。
- 41.請求の範囲第25項において、前記分離領域は、前記第1及び第2基板内 に形成した隣接するダイ間のスクライブライン上にも形成される方法。
- 42.請求の範囲第41項において、前記分離領域は、前記第1及び第2基板内 に形成される隣接するダイ間のスクライブライン上にも形成される方法。
- 43.請求の範囲第25項において、前記分離領域を形成するステップが、酸化 ステップを有する方法。
- 44.請求の範囲第25項において、前記分離領域を形成するステップが、 前記エピタキシャル半導体層内に溝を形成し、前記溝を絶縁物質で充填する、 上記各ステップを有する方法。
- 45.第1及び第2表面を持った第1及び第2基板を使用して絶縁的に分離した 単結晶半導体領域を製造する方法において、 前記第1基板の前記第表面上にエピタキシャル半導体層を形成し、 前記エピタキシャル半導体層上にマスキング層を形成して分離領域を形成すべき 個所の前記エピタキシャル半導体層の選択した部分を露出させ、 前記マスキング層によって露出された個所において前記選択した基板に分離領域 を形成し、 前記第2基板の前記第1表面及び/又は前記エピタキシャル半導体層の表面上に 絶縁層を形成し、前記分離領域を形成するステップの前又は後のいずれかにおい て、前記エピタキシャル半導体層と前記第2基板の前記第1表面とを一緒に接合 し、 プラズマエッチによって前記第1及び第2基板の選択した一方を除去して前記エ ピタキシャル層を残存させ、その場合に前記選択した基板がエッチされ且つ前記 エピタキシャル半導体層がエッチされない様に除去する為に選択されたもの以外 の前記第1及び第2基板の一方の中にRFエネルギを導入させる、 上記各ステップを有する方法。
- 46.請求の範囲第45項において、前記マスキング層は窒化シリコンを有する 方法。
- 47.請求の範囲第45項において、前記分離領域は酸化物を有する方法。
- 48.請求の範囲第45項において、前記第2基板は、半導体、絶縁体、及びセ ラミックスからなる物質のグループから選択される物質を有するハンドルである 方法。
- 49.請求の範囲第45項において、前記第1基板は、シリコン、ゲルマニウム 、ガリウム砒素、及び周期律表のIII群及びV群の元素から形成される半導体 化合物からなる物質のグループから選択される物質を有する方法。
- 50.請求の範囲第45項において、前記選択した基板を除去した後に前記エピ タキシャル半導体層上に前記プラズマによってポリマー層を付着形成し、その際 に前記エピタキシャル半導体層の除去を防止する方法。
- 51.請求の範囲第45項において、前記選択した基板は、前記エピタキシャル 半導体層よりも一層高度にドープされている方法。
- 52.第1ドーパント濃度よりも低い第2ドーパント濃度を持った第2半導体層 を実質的にエッチングすることなく第1ドーパント濃度を持った第1半導体層を 選択的にエッチングする方法において、RFプラズマを使用するステップを有し ており、前記プラズマは、前記第1半導体層が前記プラズマによってエッチされ 且つ前記プラズマが前記第2半導体層上にマスキング物質層を付着形成させる様 に選択されたガスを有している方法。
- 53.請求の範囲第52項において、前記ガスはフレオン12を有している方法 。
- 54.物質の幅狭領域を形成する方法において、或る物質からなる層を形成し、 前記成る物質からなる層の上にマスキング層を形成し、RFプラズマを使用して 、前記マスキング層によって露出された前記或る物質からなる層の第1部分を選 択的にエッチングし、前記第1部分は第1ドーパント濃度を持っており、且つ前 記マスキング層によってマスクされている前記或る物質の層の第2部分はエッチ ングせず、前記第2部分は前記第2ドーパント濃度よりも低い第2ドーパント濃 度を持っており、前記RFプラズマは、前記第1部分が前記プラズマによってエ ッチングされ且つ前記プラズマが前記第2部分上にマスキング物質からなる層を 付着形成させる様に選択されたガスを有している、 上記各ステップを有する方法。
- 55.請求の範囲第54項において、前記物質は多結晶又は単結晶のシリコンを 有する方法。
- 56.請求の範囲第54項において、前記マスキング層は、エッチングの前に前 記第1部分をドーピングする為のドーパントマスクとして作用する方法。
- 57.請求の範囲第54項において、前記ガスはフレオン12を有している方法 。
- 58.請求の範囲第54項において、前記物質からなる幅狭領域は電界効果トラ ンジスタのゲートとして作用する方法。
- 59.2つの半導体基板を接合させる方法において、前記2つの半導体要素を接 触して配置させ、前記第1及び第2半導体基板を高圧酸化性雰囲気中に露呈させ る、 上記各ステップを有する方法。
- 60.請求の範囲第59項において、前記高圧は、約15乃至25気圧の範囲内 である方法。
- 61.請求の範囲第59項において、前記酸化性雰囲気は蒸気を有する方法。
- 62.請求の範囲第59項において、前記酸化性雰囲気は約700℃の温度であ る方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US731287A | 1987-01-27 | 1987-01-27 | |
US7,312 | 1987-01-27 | ||
US147,892 | 1988-01-25 | ||
US07/147,892 US5086011A (en) | 1987-01-27 | 1988-01-25 | Process for producing thin single crystal silicon islands on insulator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01503026A true JPH01503026A (ja) | 1989-10-12 |
JP2717979B2 JP2717979B2 (ja) | 1998-02-25 |
Family
ID=26676819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63502952A Expired - Fee Related JP2717979B2 (ja) | 1987-01-27 | 1988-01-26 | 絶縁体上に薄い単結晶シリコン島状部を製造する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5086011A (ja) |
EP (1) | EP0299062B1 (ja) |
JP (1) | JP2717979B2 (ja) |
AT (1) | ATE160651T1 (ja) |
DE (1) | DE3856075T2 (ja) |
WO (1) | WO1988005600A1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01248524A (ja) * | 1988-03-30 | 1989-10-04 | Hitachi Ltd | 半導体装置とその製造方法 |
JPH03296247A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5395788A (en) * | 1991-03-15 | 1995-03-07 | Shin Etsu Handotai Co., Ltd. | Method of producing semiconductor substrate |
US5344785A (en) * | 1992-03-13 | 1994-09-06 | United Technologies Corporation | Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate |
US5234868A (en) * | 1992-10-29 | 1993-08-10 | International Business Machines Corporation | Method for determining planarization endpoint during chemical-mechanical polishing |
US5264395A (en) * | 1992-12-16 | 1993-11-23 | International Business Machines Corporation | Thin SOI layer for fully depleted field effect transistors |
US5441591A (en) * | 1993-06-07 | 1995-08-15 | The United States Of America As Represented By The Secretary Of The Navy | Silicon to sapphire bond |
US5399231A (en) * | 1993-10-18 | 1995-03-21 | Regents Of The University Of California | Method of forming crystalline silicon devices on glass |
US5500279A (en) * | 1994-08-26 | 1996-03-19 | Eastman Kodak Company | Laminated metal structure and metod of making same |
US5591300A (en) * | 1995-06-07 | 1997-01-07 | Vtc Inc. | Single crystal silicon dry-etch endpoint based on dopant-dependent and thermally-assisted etch rates |
US6649977B1 (en) | 1995-09-11 | 2003-11-18 | The Regents Of The University Of California | Silicon on insulator self-aligned transistors |
US5681775A (en) * | 1995-11-15 | 1997-10-28 | International Business Machines Corporation | Soi fabrication process |
US5672242A (en) * | 1996-01-31 | 1997-09-30 | Integrated Device Technology, Inc. | High selectivity nitride to oxide etch process |
US6093331A (en) * | 1997-12-11 | 2000-07-25 | Advanced Micro Devices, Inc. | Backside silicon removal for face down chip analysis |
US6355564B1 (en) | 1999-08-26 | 2002-03-12 | Advanced Micro Devices, Inc. | Selective back side reactive ion etch |
US6428718B1 (en) | 1999-08-26 | 2002-08-06 | Advanced Micro Devices, Inc. | Selective back side wet etch |
US6294395B1 (en) | 1999-08-26 | 2001-09-25 | Advanced Micro Devices, Inc. | Back side reactive ion etch |
US6555891B1 (en) | 2000-10-17 | 2003-04-29 | International Business Machines Corporation | SOI hybrid structure with selective epitaxial growth of silicon |
US6838294B2 (en) * | 2002-02-13 | 2005-01-04 | Intel Corporation | Focused ion beam visual endpointing |
EP1396883A3 (en) * | 2002-09-04 | 2005-11-30 | Canon Kabushiki Kaisha | Substrate and manufacturing method therefor |
JP2004103600A (ja) * | 2002-09-04 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
JP2004103855A (ja) * | 2002-09-10 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
JP2004103946A (ja) * | 2002-09-11 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
FR2852143B1 (fr) * | 2003-03-04 | 2005-10-14 | Soitec Silicon On Insulator | Procede de traitement preventif de la couronne d'une tranche multicouche |
KR100487927B1 (ko) * | 2003-07-21 | 2005-05-09 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
US7547605B2 (en) * | 2004-11-22 | 2009-06-16 | Taiwan Semiconductor Manufacturing Company | Microelectronic device and a method for its manufacture |
US20230056416A1 (en) * | 2021-08-23 | 2023-02-23 | Palo Alto Research Center Incorporated | Process of transferring of vcsel epi layer onto metal host substrate |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
JPS50126181A (ja) * | 1974-02-26 | 1975-10-03 | ||
JPS58151027A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | エツチング方法 |
JPS60262438A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS6173345A (ja) * | 1984-09-19 | 1986-04-15 | Toshiba Corp | 半導体装置 |
JPS61216332A (ja) * | 1985-01-04 | 1986-09-26 | テキサス インスツルメンツ インコ−ポレイテツド | シリコン部材を熱酸化する方法 |
JPS61289643A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
JPS61290737A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3769562A (en) * | 1972-02-07 | 1973-10-30 | Texas Instruments Inc | Double isolation for electronic devices |
US3909332A (en) * | 1973-06-04 | 1975-09-30 | Gen Electric | Bonding process for dielectric isolation of single crystal semiconductor structures |
US3997381A (en) * | 1975-01-10 | 1976-12-14 | Intel Corporation | Method of manufacture of an epitaxial semiconductor layer on an insulating substrate |
US3974006A (en) * | 1975-03-21 | 1976-08-10 | Valentin Rodriguez | Method of obtaining high temperature resistant assemblies comprising isolated silicon islands bonded to a substrate |
JPH0671043B2 (ja) * | 1984-08-31 | 1994-09-07 | 株式会社東芝 | シリコン結晶体構造の製造方法 |
US4648936A (en) * | 1985-10-11 | 1987-03-10 | The United States Of America As Represented By The United States Department Of Energy | Dopant type and/or concentration selective dry photochemical etching of semiconductor materials |
US4691779A (en) * | 1986-01-17 | 1987-09-08 | Halliburton Company | Hydrostatic referenced safety-circulating valve |
-
1988
- 1988-01-25 US US07/147,892 patent/US5086011A/en not_active Expired - Fee Related
- 1988-01-26 DE DE3856075T patent/DE3856075T2/de not_active Expired - Fee Related
- 1988-01-26 AT AT88902997T patent/ATE160651T1/de not_active IP Right Cessation
- 1988-01-26 WO PCT/US1988/000241 patent/WO1988005600A1/en active IP Right Grant
- 1988-01-26 JP JP63502952A patent/JP2717979B2/ja not_active Expired - Fee Related
- 1988-01-26 EP EP88902997A patent/EP0299062B1/en not_active Expired - Lifetime
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5066185A (ja) * | 1973-10-12 | 1975-06-04 | ||
JPS50126181A (ja) * | 1974-02-26 | 1975-10-03 | ||
JPS58151027A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | エツチング方法 |
JPS60262438A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS6173345A (ja) * | 1984-09-19 | 1986-04-15 | Toshiba Corp | 半導体装置 |
JPS61216332A (ja) * | 1985-01-04 | 1986-09-26 | テキサス インスツルメンツ インコ−ポレイテツド | シリコン部材を熱酸化する方法 |
JPS61289643A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
JPS61290737A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE3856075T2 (de) | 1998-12-24 |
JP2717979B2 (ja) | 1998-02-25 |
ATE160651T1 (de) | 1997-12-15 |
EP0299062A4 (en) | 1991-03-20 |
EP0299062A1 (en) | 1989-01-18 |
EP0299062B1 (en) | 1997-11-26 |
DE3856075D1 (de) | 1998-01-08 |
US5086011A (en) | 1992-02-04 |
WO1988005600A1 (en) | 1988-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01503026A (ja) | 絶縁体上に薄い単結晶シリコン島状部を製造する方法 | |
JP2684455B2 (ja) | 薄い絶縁体上シリコン層の製造方法 | |
US5131963A (en) | Silicon on insulator semiconductor composition containing thin synthetic diamone films | |
CN100407408C (zh) | 混合晶向衬底上的高性能cmos soi器件 | |
US4501060A (en) | Dielectrically isolated semiconductor devices | |
US20020086463A1 (en) | Means for forming SOI | |
EP0098374A2 (en) | Isolated dielectric structure for integrated circuits and method for fabricating such structure | |
EP0969500A2 (en) | Single crystal silicon on polycrystalline silicon integrated circuits | |
JPH07142502A (ja) | 接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法 | |
JPH0783050B2 (ja) | 半導体素子の製造方法 | |
JPS62293761A (ja) | 半導体装置の製造方法 | |
US4050979A (en) | Process for thinning silicon with special application to producing silicon on insulator | |
JPH08505009A (ja) | ダイヤモンド上シリコンの回路構造物及びその製造方法 | |
US4056414A (en) | Process for producing an improved dielectrically-isolated silicon crystal utilizing adjacent areas of different insulators | |
EP0366208A2 (en) | Method for bonding silicon wafers together, for manufacturing semiconductor devices | |
JPS5864045A (ja) | 半導体装置の製造方法 | |
JP2839088B2 (ja) | 半導体装置 | |
JPS6356936A (ja) | 半導体装置の製造方法 | |
US6037198A (en) | Method of fabricating SOI wafer | |
JPH0745699A (ja) | 誘電体分離型半導体装置 | |
JPS583242A (ja) | 半導体装置の製造方法 | |
Ghezzo et al. | Laterally sealed LOCOS isolation | |
JP2789965B2 (ja) | 半導体装置用貼り合わせ基板およびその製造方法 | |
JP3276168B2 (ja) | 薄膜soi基板の製法 | |
RU2109371C1 (ru) | Способ изготовления интегральных схем |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |