JPS61289643A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS61289643A JPS61289643A JP13233885A JP13233885A JPS61289643A JP S61289643 A JPS61289643 A JP S61289643A JP 13233885 A JP13233885 A JP 13233885A JP 13233885 A JP13233885 A JP 13233885A JP S61289643 A JPS61289643 A JP S61289643A
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- Japan
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- film
- region
- oxidation
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速、低消費電力の特性を有する大集積の半導
体集積回路装置の製造方法に関するものである。
体集積回路装置の製造方法に関するものである。
従来の技術
従来の製造法によるバイポーラトランジスタの断面図を
第８図に示す。同図において２１はＰ形基板、２２はｎ
埋込層、２３はｎ形コレクタ層、２４は分離酸化膜、２
６はチャンネルストッパー、２６は埋込Ｐｏ１ｙ５ｉ層
、２７は島領域上の絶縁膜、２８はｎ＋コレクタ層、２
９はペース領域、３０１ｄｎ＋工ミツタ層、３１はコレ
クタ電極、３２はペース電極、３３はエミッタ電極であ
る。第８図ではエミッタ３０．ペース２９が分離酸化膜
に接して形成されておシ、これはフォールドエミッタ構
造と呼ばれる。ウォールドエミッタ構造は、他の構造に
比べて、トランジスタの容量、トランジスタの面積が小
さく出来るので、高速低消費電力の集積回路に適してい
るが、エミッタ３０．ベース２９が分離絶縁膜２４に接
しているので、界面の表面単位の影響やＰ形不純物の吸
い込み効果等によって、ベース２ｅの側面（分離絶縁Ｍ
２４と接する部分）がｎ形反転しやすくなる。そのため
、エミッタ３ｏとコレクタ２３にリーク電流（ＣＥリー
ク）が発生し、トランジスタの歩留シを著しく低減させ
る欠点があった。このＯＫ リーク電流を除くためニヘ
ース２９の濃度を上げると、ト２ンジスタの電流増幅率
が下がシ高速化の妨げとなる欠点があった。即ちトラン
ジスタの高速化とＣＫリーク低減を同時に満足させるこ
とが困難であった。
第８図に示す。同図において２１はＰ形基板、２２はｎ
埋込層、２３はｎ形コレクタ層、２４は分離酸化膜、２
６はチャンネルストッパー、２６は埋込Ｐｏ１ｙ５ｉ層
、２７は島領域上の絶縁膜、２８はｎ＋コレクタ層、２
９はペース領域、３０１ｄｎ＋工ミツタ層、３１はコレ
クタ電極、３２はペース電極、３３はエミッタ電極であ
る。第８図ではエミッタ３０．ペース２９が分離酸化膜
に接して形成されておシ、これはフォールドエミッタ構
造と呼ばれる。ウォールドエミッタ構造は、他の構造に
比べて、トランジスタの容量、トランジスタの面積が小
さく出来るので、高速低消費電力の集積回路に適してい
るが、エミッタ３０．ベース２９が分離絶縁膜２４に接
しているので、界面の表面単位の影響やＰ形不純物の吸
い込み効果等によって、ベース２ｅの側面（分離絶縁Ｍ
２４と接する部分）がｎ形反転しやすくなる。そのため
、エミッタ３ｏとコレクタ２３にリーク電流（ＣＥリー
ク）が発生し、トランジスタの歩留シを著しく低減させ
る欠点があった。このＯＫ リーク電流を除くためニヘ
ース２９の濃度を上げると、ト２ンジスタの電流増幅率
が下がシ高速化の妨げとなる欠点があった。即ちトラン
ジスタの高速化とＣＫリーク低減を同時に満足させるこ
とが困難であった。
発明が解決しようとする問題点
本発明は従来の欠点を鑑みてなされたもので、簡単な方
法で、ウォールドエミッタ構造のトランジスタのＯＫリ
ークの低減とトランジスタの高速化を同時に達成するこ
とを目的としている。
法で、ウォールドエミッタ構造のトランジスタのＯＫリ
ークの低減とトランジスタの高速化を同時に達成するこ
とを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、分離領域となる溝
を形成した後、島領域の側面に不純物のイオン注入を行
ない、埋込分離領域を形成してから、ウォールドエミッ
タ構造のトランジスタを形成するものである。
を形成した後、島領域の側面に不純物のイオン注入を行
ない、埋込分離領域を形成してから、ウォールドエミッ
タ構造のトランジスタを形成するものである。
作用
本発明は上記の方法によシ、トランジスタのＣｘリーク
の低減と高速化を同時に実現する。
の低減と高速化を同時に実現する。
実施例
第１図は本発明の実施列におけるバイポーラトランジス
タの断面図である。同図において１はＰ形基板、２はｎ
十埋込層、３はｎ形コレクタ層、７はチャンネルストッ
パー、８は島領域側面Ｐ領域、９は分離酸化膜、１２は
島領域上の絶縁膜、１３はｎ＋コレクタ層、１４はベー
ス領域、１６はエミッタ領域、１６はコレクタ電極、１
７はベース電極、１８はエミッタ電極である。同図にお
いては、エミッタ１６．ベース領域１４は分離酸化膜９
に接して形成されているウォールドエミッタ構造である
。さらにベース１４が分離酸化膜９と接している部分の
み高濃度のＰ領域（島領域側面Ｐ領域）が深く形成され
ている。しかしながら、エミッタ領域１６の直下はほと
んど低濃度のベース１４が存在している。そのため１．
電流増幅率の低下をほとんどまねくことなく、Ｃｘリー
クを防ぐことができる。また電流増幅率が高いとトラン
ジスタの高速性を維持できる。さらに従来の技術の項で
も述べたようにウォールドエミッタ構造の採用によシ、
容量の低減、トランジスタ面積の縮小化に効果がある。
タの断面図である。同図において１はＰ形基板、２はｎ
十埋込層、３はｎ形コレクタ層、７はチャンネルストッ
パー、８は島領域側面Ｐ領域、９は分離酸化膜、１２は
島領域上の絶縁膜、１３はｎ＋コレクタ層、１４はベー
ス領域、１６はエミッタ領域、１６はコレクタ電極、１
７はベース電極、１８はエミッタ電極である。同図にお
いては、エミッタ１６．ベース領域１４は分離酸化膜９
に接して形成されているウォールドエミッタ構造である
。さらにベース１４が分離酸化膜９と接している部分の
み高濃度のＰ領域（島領域側面Ｐ領域）が深く形成され
ている。しかしながら、エミッタ領域１６の直下はほと
んど低濃度のベース１４が存在している。そのため１．
電流増幅率の低下をほとんどまねくことなく、Ｃｘリー
クを防ぐことができる。また電流増幅率が高いとトラン
ジスタの高速性を維持できる。さらに従来の技術の項で
も述べたようにウォールドエミッタ構造の採用によシ、
容量の低減、トランジスタ面積の縮小化に効果がある。
次に第２図〜第７図をもとに本発明によるトランジスタ
の製造方法を示す。
の製造方法を示す。
第２図においてＰ形基板１にｎ十埋込層２．ｎ形コレク
タ層（ｎ形エピタキシャル層）を形成する。
タ層（ｎ形エピタキシャル層）を形成する。
その後、酸化膜４．耐酸化性膜６．を形成し、フォトレ
ジスト膜６を用いて分離領域の窓を開孔する。第３図に
おいてフォトレジスト膜６をマスクとして耐酸化性膜６
．酸化膜４．ｎ形コレクタ層３、Ｐ形基板１を工、チン
グする。その後、チャンネルストッパーの不純物（ボロ
ン）をイオン注入によ＃）Ｐ形基板１に打ち込む。第４
図において、斜め方向からイオン注入によシ島領域の上
部側面部に不純物を導入して島領域側面Ｐ領域８を形成
する。この場合、イオンが打ち込まれる方向に対してＰ
形基板１を傾斜させ、回転（自転）させることによりす
べての島領域の上部側面部にイオン注入することができ
る。Ｐ形基板１に対する角度を垂直に近づけたい時はレ
ジスト膜６をマスクとして用いるとよい、不純物量とし
ては６×１０１２〜６×１ｏ１４１ｏｎｓ／／−１１ノ
ト一スノ範囲ヲ選フ。
ジスト膜６を用いて分離領域の窓を開孔する。第３図に
おいてフォトレジスト膜６をマスクとして耐酸化性膜６
．酸化膜４．ｎ形コレクタ層３、Ｐ形基板１を工、チン
グする。その後、チャンネルストッパーの不純物（ボロ
ン）をイオン注入によ＃）Ｐ形基板１に打ち込む。第４
図において、斜め方向からイオン注入によシ島領域の上
部側面部に不純物を導入して島領域側面Ｐ領域８を形成
する。この場合、イオンが打ち込まれる方向に対してＰ
形基板１を傾斜させ、回転（自転）させることによりす
べての島領域の上部側面部にイオン注入することができ
る。Ｐ形基板１に対する角度を垂直に近づけたい時はレ
ジスト膜６をマスクとして用いるとよい、不純物量とし
ては６×１０１２〜６×１ｏ１４１ｏｎｓ／／−１１ノ
ト一スノ範囲ヲ選フ。
第６図においてレジスト膜６を除去した後、耐酸性膜６
をマスクとして選択酸化を行ない分離酸化膜９を形成す
る。全面にＰｏ１ｙＳｉ１０を形成した後、レジスト膜
１１を厚く形成して表面を平坦化する。第６図において
、エッチバック法により、レジスト膜１１とＰｏ ｌｙ
Ｓｉ膜１ｏの余分な領域を除去し、耐酸化性膜６を露
出させる。耐酸化性膜５をウェットエツチングにより除
去した後、全面を酸化し、酸化膜１２を形成する。第７
図において、ｎコレクタ領域１３を形成した後、分離酸
化膜９に接して、ベース１４．エミッタ領域１６を形成
し、ウォールドエミッタ構造のトランジスタを実現する
。コレクタ電極１６．ペース電極１７゜エミッタ電極１
Ｂを形成する。
をマスクとして選択酸化を行ない分離酸化膜９を形成す
る。全面にＰｏ１ｙＳｉ１０を形成した後、レジスト膜
１１を厚く形成して表面を平坦化する。第６図において
、エッチバック法により、レジスト膜１１とＰｏ ｌｙ
Ｓｉ膜１ｏの余分な領域を除去し、耐酸化性膜６を露
出させる。耐酸化性膜５をウェットエツチングにより除
去した後、全面を酸化し、酸化膜１２を形成する。第７
図において、ｎコレクタ領域１３を形成した後、分離酸
化膜９に接して、ベース１４．エミッタ領域１６を形成
し、ウォールドエミッタ構造のトランジスタを実現する
。コレクタ電極１６．ペース電極１７゜エミッタ電極１
Ｂを形成する。
発明の効果
以上述べたように本発明によれば、簡単な方法で、ウォ
ールドエミッタ構造において、ＣＫＩＪ−りの低減と高
い電流増幅率が実現されるので、高歩留シの高速低消費
電力のバイポーラを含む半導体集積回路装置が可能とな
シ実用上きわめて有用である。
ールドエミッタ構造において、ＣＫＩＪ−りの低減と高
い電流増幅率が実現されるので、高歩留シの高速低消費
電力のバイポーラを含む半導体集積回路装置が可能とな
シ実用上きわめて有用である。
第１図は本発明の一実施例における分離領域を含んだバ
イポーラトランジスタの断面図、第２図〜第７図は上記
分離領域を含んだバイポーラトランジスタの製造プロセ
スを説明するための断面図、第８図は従来のバイポーラ
トランジスタを示す断面図である。 １・・・・・・Ｐ形基板、２・・・・・・ｎ十埋込層、
３・・・・・・ｎ形コレクタ層、７°・・・・・チャン
ネルストッパー、８・・・・・・島領域側面Ｐ領域、９
・・・・・・分離酸化膜、１２・・・・・・島領域上の
絶縁膜、１３・・・・・・ｎ＋コレクタ層、１４・・・
・・・ベース領域、１６・・・・・・エミッタ領域、１
６・・・・・・コレクタ電極、１７・・・・・・ペース
電極、１８・・・・・・エミッタ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−Ｐセ五枚 ２−一→Ｖ埋込Ｊ ３−−−ｙ：杉コレクタ壜 ７−−−す、ン半ルスＦ２八°− 第１ｒＭ δ−−−島砿ｊＡＩＩ’
ＪｆｆｏＰｆｉ４ターーー分離」良化腋 ／２−−一息七１へ上の杷Ｊ１役 ／３−一一力！コレクツ（ ／４−一一ベース飛磯 １５−一一エミ７り頑ｌ或 ／６−−−コしクタ電」１ ／７−−−ベースを嶺 ／δ−一一エミ７りを橢 Ｎ
Ｆ）＊ ｍｔ啼
ｑ） 城 第５ｒｊ！Ｊ ２／ −−−Ｐ形基枚 ２２−−−４＋理込Ａ ２３−一一ル牙シフレクク（ ２４−一一介離駿化服 第 ８ 図 ど−−−す
Ｔンネルストッパー２６−−−理返Ｐ吟５ｒ４ ２７−−−島ｌ負魂上の絶穐刀（ ２δ−−−４７コレク７罎 ２ｑ−一−ベース頑４（ Ｊ−−−７Ｌ’エミツタ涜 Ｊ／−−−コレクタｔ＆ ３２−ｍ−や入電島 Ｊ３−一一工砲アタ電Ｉ翫
イポーラトランジスタの断面図、第２図〜第７図は上記
分離領域を含んだバイポーラトランジスタの製造プロセ
スを説明するための断面図、第８図は従来のバイポーラ
トランジスタを示す断面図である。 １・・・・・・Ｐ形基板、２・・・・・・ｎ十埋込層、
３・・・・・・ｎ形コレクタ層、７°・・・・・チャン
ネルストッパー、８・・・・・・島領域側面Ｐ領域、９
・・・・・・分離酸化膜、１２・・・・・・島領域上の
絶縁膜、１３・・・・・・ｎ＋コレクタ層、１４・・・
・・・ベース領域、１６・・・・・・エミッタ領域、１
６・・・・・・コレクタ電極、１７・・・・・・ペース
電極、１８・・・・・・エミッタ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−Ｐセ五枚 ２−一→Ｖ埋込Ｊ ３−−−ｙ：杉コレクタ壜 ７−−−す、ン半ルスＦ２八°− 第１ｒＭ δ−−−島砿ｊＡＩＩ’
ＪｆｆｏＰｆｉ４ターーー分離」良化腋 ／２−−一息七１へ上の杷Ｊ１役 ／３−一一力！コレクツ（ ／４−一一ベース飛磯 １５−一一エミ７り頑ｌ或 ／６−−−コしクタ電」１ ／７−−−ベースを嶺 ／δ−一一エミ７りを橢 Ｎ
Ｆ）＊ ｍｔ啼
ｑ） 城 第５ｒｊ！Ｊ ２／ −−−Ｐ形基枚 ２２−−−４＋理込Ａ ２３−一一ル牙シフレクク（ ２４−一一介離駿化服 第 ８ 図 ど−−−す
Ｔンネルストッパー２６−−−理返Ｐ吟５ｒ４ ２７−−−島ｌ負魂上の絶穐刀（ ２δ−−−４７コレク７罎 ２ｑ−一−ベース頑４（ Ｊ−−−７Ｌ’エミツタ涜 Ｊ／−−−コレクタｔ＆ ３２−ｍ−や入電島 Ｊ３−一一工砲アタ電Ｉ翫
Claims (1)
- 半導体基板の所定の領域に分離領域となる溝を形成する
工程、前記半導体基板を傾斜してイオン注入を行ない、
前記溝で分離された島領域の側面に不純物を導入する工
程、前記分離となる溝を埋めて分離領域を形成する工程
、前記分離領域の側面に接してベース、エミッタを形成
する工程よりなることを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233885A JPS61289643A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233885A JPS61289643A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289643A true JPS61289643A (ja) | 1986-12-19 |
Family
ID=15078995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13233885A Pending JPS61289643A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01503026A (ja) * | 1987-01-27 | 1989-10-12 | アドバンスト マイクロ デバイシス，インコーポレイテッド | 絶縁体上に薄い単結晶シリコン島状部を製造する方法 |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| US5112762A (en) * | 1990-12-05 | 1992-05-12 | Anderson Dirk N | High angle implant around top of trench to reduce gated diode leakage |
-
1985
- 1985-06-18 JP JP13233885A patent/JPS61289643A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01503026A (ja) * | 1987-01-27 | 1989-10-12 | アドバンスト マイクロ デバイシス，インコーポレイテッド | 絶縁体上に薄い単結晶シリコン島状部を製造する方法 |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| US5112762A (en) * | 1990-12-05 | 1992-05-12 | Anderson Dirk N | High angle implant around top of trench to reduce gated diode leakage |
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