KR20020096930A - 융기된 소스/드레인 영역들을 형성하기 위한 선택적인레이저 어닐링을 이용하는 ｃｍｏｓ 장치 구조 - Google Patents

융기된 소스/드레인 영역들을 형성하기 위한 선택적인레이저 어닐링을 이용하는 ｃｍｏｓ 장치 구조 Download PDF

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forming
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drain
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키지리얄리아이식씨.
라도세비치조세프알.
로이프래딥쿠마
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에이저 시스템즈 가디언 코포레이션
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Abstract

CMOS 장치 조립을 위한 방법은 양각의 소스/드레인 접촉 구조들을 생성하기 위해 선택적인 레이저 어닐링을 사용한다. 양각의 소스/드레인 접촉 구조들은 융기된 접촉 지역에 대해 소스/드레인 불순물 지역들을 공급한다. 상기 방법은 기판상의 비정질 실리콘 층을 형성하는 것과 소스/드레인 지역들 내의 기판 표면에 접촉하는 것을 포함한다. 도펀트 불순물들은 비정질 실리콘 층에 접촉되는 것이 바람직하다. 액시머 레이저를 이용한 레이저 어닐링 과정은, 선택적으로 노출된 비정질 실리콘만을 어닐링하고, 다른 노출된 재료들에 의해서는 흡수하지 못하므로, 다른 재료들은 그들의 각각의 가열 임계치들을 넘어서면 가열되지 않는다. 레이저 어닐링 과정은 소스/드레인 영역들 내의 기판상의 액화된 실리콘 층으로부터 도펀트 불순물들의 도포를 서두르는 것이 바람직하며, 따라서 얕은 접합 깊이들 및 낮은 쉬트 저항을 갖은 소스/드레인 불순물 지역들이 형성된다. 어닐링된 실리콘 막은 냉각되고 고체화 과정은 실리콘 막이 고체화를 지나 결정화되도록 서두른다.

Description

융기된 소스/드레인 영역들을 형성하기 위한 선택적인 레이저 어닐링을 이용하는 ＣＭＯＳ 장치 구조{ＣＭＯＳ device fabrication utilizing selective laser anneal to form raised source/drain areas}
본 발명은 일반적으로, 동일한 제조를 위한 반도체 장치들 및 방법들 특히, 개선된 CMOS(complementary metal oxide semiconductor)를 위하여, 높은 품질, 얕은 소스/드레인 접합들 및 융기된 소스/드레인 접촉 구조들을 제작하는 방법 및 구조에 관한 것이다.
오늘날의 반도체 제조산업에 있어서, 집적화의 레벨들이 증가되고 장치 및 부분 크기들이 감소되는 방향으로 구동하는 경향이 있다. 사실상, 회로들에 집적된 모든 것들에 있어서 동일한 중요성의 반도체 장치는 트랜지스터이다. 이와 같이, 트랜지스터 크기들이 감소되고 고정된 기판 영역으로 다수의 트랜지스터들이 집적되는 것이 가능한 구동이 있다. 따라서, 보다 작은 부분 크기들을 가진 트랜지스터들을 확실하게 제조하는 것은 하나의 도전이다. 유사하게, 상기 트랜지스터 특히,상기 소스/드레인 영역들 및 트랜지스터 게이트의 다양한 부분들에 접촉하는 좋은 저항을 제공하는 것도 하나의 도전이다. 부분 크기들을 감소하기 위한 상기 구동의 지원 및, 일반적 고찰에 있어서, 소스/드레인 영역에 접촉한 좋은 저항을 제공하기 위하여, 얕은 접합들, 높은 접합 항복 전압들을 포함하고, 결함을 없애고 높은 도편트 농축 및 낮은 시트 저항력을 포함하는 상기 저항의 소스/드레인 영역들을 제조하는 것이 바람직하다.
소스/드레인 영역들은 전통적으로 미리 형성된 트랜지스터 게이트를 자체정열(self-alignment)부분으로 이용하여 형성되고, 상기 트랜지스터 게이트에 인접한 상기 기판의 영역들에 이온주입을 함으로써 생성된다. 일반적으로, 이러한 이온주입 공정들은 그 주입 공정에 직접 영향을 받는 물질의 갈라진 상태를 분열시킴으로써 주입손상을 야기한다. 따라서, 얕은 소스/드레인 접합들을 가진 소스/드레인 영역들을 형성할 필요가 있고 이것은 갈라진 주입손상을 포함하지 않는다. 높은 품질의 저항 접촉이 확실하게 만들어질 수 있는, 낮은 시트 저항력을 가진 이러한 구조를 제공하는 것이 또한 바람직하다.
또한 오늘날의 반도체 제조 산업에 있어서, 금속 게이트들 및 고-K 유전 물질들과 같은 다양한 다른 물질들은 다수의 장치 및 공정 이점들을 이용 가능하게 하여 제공하고, 형성될 수 있는 집적 회로 장치들의 다기능을 증가시킨다. 그러나, 일반적으로 원하는 이들 물질들의 다수는 다른 공정 및 처리되어야 하는 관련 장치들로 인한 그것들의 이용을 제한하는 관련된 결점들을 또한 포함한다. 예를 들면, 금속 트랜지스터 게이트들이 다수의 이점을 제공하는 반면, 그것들은 일반적으로상기 금속 게이트가 형성된 이후 자체 정렬된 소스/드레인 영역들의 기판 형성을 방해한다. 이것은 상기 소스/드레인 영역들의 형성 이후 어닐링이 일반적으로 요구되고, 상기 금속 게이트의 형성 이후 어떠한 주입 어닐링 공정들 또는 다른 높은 열확산 공정들이 수행되기 때문이다. 고-K 유전 물질들은 다기능하고 고속의 접합 회로 장치들을 형성하는데 다수의 이점들을 제공하지만 이러한 물질들은 또한 이어서 일어나는 고열 공정과 양립할 수 없다.
따라서, 얕은 접합들을 포함하고 좋은 저항 접촉이 될 수 있는 높은 품질의 소스/드레인 영역들을 가진 트랜지스터 장치를 제조하는 것이 바람직하다. 또한, 금속 게이트들 및 고-K 유전 물질들의 이용과 양립할 수 있는 기술을 이용하여 이러한 구조들을 제조하는 것이 바람직하다. 본 발명은 이들 관련들을 해결한다.
도 1은 절연 트렌치들(isolation trenches) 사이의 반도체 기판 위에 형성된 트랜지스터 게이트를 도시한 도면.
도 2는 유전체 막이 상기 기판 전면에 형성된 이후 도 1에 도시된 구조를 도시한 도면.
도 3은 상기 기판 표면의 부분들이 노출된 이후 도 2에 도시된 구조를 도시한 단면도.
도 4는 비정질 실리콘 막이 부가된 이후 도 3의 구조를 도시하고, 이온 주입에 영향을 받는 상기 비정질 실리콘 막의 일부를 도시한 도면.
도 5는 상기 비정질 실리콘 막이 제거된 이후의 트랜지스터 구조를 도시한 도면.
도 6은 상기 비정질 실리콘 막이 투명 실리콘 막으로 변환된 이후의 도 5의 구조를 도시한 도면.
도 7은 상기 투명 실리콘 막의 부가적 부분들이 제거된 이후의 도 6에서 도시된 구조를 도시한 도면.
도 8은 유전체 막이 상기 구조 전면에 부과되고 상기 트랜지스터 게이트 및 소스/드레인 영역들에 대한 접촉은 상기 유전체 막에서 형성된 이후의 도 7에 도시된 구조를 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
1; 기판 3; 표면
5; 절연 트랜치 7; 게이트 유전체
25; 유전체 막 28; 내부 에지들
이 목적들의 관점에 있어서, 이들 및 다른 목적을 성취하기 위하여, 본 발명은 얕은 접합 소스/드레인 불순물 영역들을 포함하는 소스/드레인 구조들을 형성하는 방법들을 제공한다. 상기 형성된 소스/ 드레인 구조들은 또한 융기된 소스/드레인 접촉 구조들을 포함한다. 상기 방법은 비정질 실리콘 층 전면에 소스/드레인 영역들을 접촉하여 형성한 다음, 선택적인 레이저 어닐링의 이용에 의해 비정질 실리콘 층을 투명 실리콘 층으로 변환하는 것을 포함한다. 상기 선택적 레이저 어닐링 공정은 다른 장치 부분들을 녹이지 않고 상기 비정질 실리콘을 투명 실리콘으로 적당히 변환한다. 적당한 실시예에 있어서, 상기 레이저 어닐링은, 얕은 접합들을 가진 무결점 소스/드레인 영역들을 형성하기 위하여 상기 기판으로 확산되도록, 도펀트 불순물들이 상기 어닐링 공정에 앞서 비정질 실리콘 층으로 삽입시킬 수 있다. 상기 변환된 투명 실리콘 층은, 상기 소스/드레인 영역들에 근접하여 형성된 절연부분들에 퍼질 수 있는 융기된 소스/드레인 접촉 구조들을 형성하기 위하여 적당히 본뜰 수 있고, 상기 소스/드레인 영역을 접촉하는 상기 영역 및 정열 허용오차를 증가시킨다.
본 발명은 첨부된 도면을 참조하여 읽을 때 다음의 상세한 설명을 잘 이해할 수 있다. 공통된 경험에 의한 도면의 다양한 부분들은 실제 크기화 되지 않음을 강조한다. 반대로, 다양한 부분들의 중요성은 명백히, 임의로 확대되거나 축소되지 않았다. 동일한 숫자들은 기호 및 문자를 통하여 동일한 요소들을 표시한다. 상기 도면에 포함된 것은 형성된 구조를 도시하는 각각의 단면도인 다음의 부분들이다.
도 1 내지 도 8은 본 발명의 방법의 예시적 공정 시퀀스를 도시한 것이다.
본 발명은 얕은 접합부들을 갖는 소스/드레인 불순물 영역들을 형성하기 위한 방법을 제공하며, 또한 소스/드레인 영역들에 콘택트를 제공하기 위한 융기된 소스/드레인 콘택트 구조들을 제공한다. 기판에 형성된 소스/드레인 영역들은 비교적 결함이 없다. 융기된 소스/드레인 콘택트 구조들은 소스/드레인 영역들을 접촉하기 위한 증가된 면적을 제공한다. 소스/드레인 불순물 영역들은 바람직하게 소스/드레인 영역들 상에 비정질 실리콘층을 형성하여 소스/드레인 영역들의 표면을 접촉하고, 도펀트 불순물들을 비정질 실리콘층에 주입한 다음, 실리콘층을 선택적으로 용해하고 도펀트 불순물들의 기판으로의 확산을 자극하기 위해 선택적 레이저 어닐링 공정을 사용하고, 기판 내에 얕은 접합부들을 갖는 소스/드레인 불순물 영역들을 생성함으로써 도핑된다.
노출된 실리콘만을 선택적으로 어닐링(용해)하기 위해 선택적 레이저 어닐링 공정이 선택된다. 기판 상에 형성되어 레이저 방사로 노출될 수도 있는 유전체들 및 금속들과 같은 다른 부분들(features)은 레이저 방사에 대해 비-흡수성을 갖거나 또는 바람직하게 레이저 조사를 반사한다. 이와 같이, 선택적 레이저 어닐링 공정은 다른 장치 부분들이 그들의 가열 임계점(critical point)을 지나서 가열되지 않도록 한다. 공간적으로 균질화된 레이저빔은 한번의 노출로 기판 전체를 블랭킷 노출(blanket expose)시키기에 충분히 크게 선택된 빔 크기를 포함할 수도 있다. 대안적으로, 레이저빔은 전체 표면을 조사하기 위해 표면을 스캔할 수도 있다. 레이저빔을 공간적으로 제한하거나 통제하는 마스킹 부분은 필요하지 않다. 비정질 실리콘막이 과거의 그 용해 온도로 가열된 후에, 응결 공정이 비정질 실리콘막의 다결정 또는 단결정막으로의 변환을 자극하는 결정 시드(crystal seed)인 기반 결정 실리콘 기판(underlying crystalline silicon substrate)과 비정질 실리콘막 사이에 만들어진 콘택트를 이용하도록 냉각 조건들이 선택된다. 바람직한 실시예에서, 기판을 조사하기 위해 실리콘-308 나노미터의 흡수 피크(absorption peak)의 파장을 갖는 광을 발광하는 XeCl 엑시머 레이저가 사용된다.
이러한 공정은 정렬된 그레인 구조를 소스/드레인 영역과 접촉하는 실리콘막에 제조한다. 융기되고 변환된 실리콘막과 접촉함으로써 고품질 오믹 콘택트를 소스/드레인 영역으로 만들 수 있다. 예시적인 실시예에서, 융기된 결정 실리콘막은기판에 또는 기판 상에 형성된 절연 구조들 위에서 측면으로 확장될 수도 있다. 이것은 소스/드레인 영역이 접촉될 수도 있는 콘택트 면적을 효과적으로 증가시킨다.
본 발명의 또 다른 관점에 따라, 비정질 실리콘막은 상기 막에 도펀트 불순물들을 도입하기 이전에 결정 실리콘막으로 변환될 수 있다. 본 실시예에 따라, 소스/드레인 영역들은 기판 상에 형성된 결정화된 실리콘막을 통해 기판의 소스/드레인 영역들을 주입함으로서 나중에 형성된다. 기판 내의 소스/드레인 영역들이 실리콘막으로부터의 확산보다는 결정화된 실리콘막을 통한 주입에 의해 생성되는 본 실시예에서, 주입 결함들은 이온 주입 공정에 대해 직접적으로 노출된 실리콘막을 초래할 수 있지만, 실질상 기판 내의 소스/드레인 영역들은 결함이 없다.
도 1 내지 도 8은 본 발명에 따라 일련의 공정 동작들의 다양한 예시적인 실시예들을 도시하는데 사용된다.
도 1은 기판 위에 형성된 예시적인 트랜지스터 게이트를 도시한다. 기판(1)은 <100> 실리콘 기판이다. 다른 실시예에 따라, <111> 실리콘 기판이 사용될 수도 있다. 기판(1)은 표면(3)을 포함한다. 기판(1)내에 절연 트랜치들(isolation trenches)(5)이 있다. 절연 트랜치들(5)은 다양한 적절한 종래의 방식들에 의해 형성될 수 있으며, 산화물들 및 다른 유전체들과 같은 절연 재료들로 채워질 수 있다. 예시적인 실시예에 따라, 트랜지스터 영역(2)은 절연 트랜치들(5) 간의 기판 영역이다. 다른 예시적인 실시예들에 따라, 도 3에 제안되는 바와 같이, 트랜지스터 영역(2)은 다른 방식들로 정의될 수 있다. 게이트 유전체(7) 위에 형성되는 트랜지스터 게이트(15)는 트랜지스터 영역(2) 내의 중심에 형성된다. 게이트 유전체(7)는 산화물막 또는 높은-K 유전체 재료들과 같은 다른 유전체들일 수도 있다. 게이트 유전체(7)는 종래의 처리 기법들을 사용하여 형성될 수도 있다. 트랜지스터 게이트(15)는 게이트 유전체(7) 위에 형성되고, 예시적인 실시예의 3-레벨 재료(tri-level material)이다. 다른 예시적인 실시예들에 따라, 단일 재료가 트랜지스터 게이트(15)를 형성하도록 사용될 수도 있다. 한 예시적인 실시예에 따라, 트랜지스터 게이트(15)는 단일 금속막으로 형성될 수도 있다. 또 다른 예시적인 실시예에 따라, 트랜지스터 게이트(15)는 금속막 위에 형성된 하드 마스크막(hard mask film)을 포함한 2-레벨막 구조일 수도 있다.
도 1에 도시된 실시예에서, 트랜지스터 게이트(15)는 차례대로 폴리실리콘막(9) 위에 형성된 장벽막(11), 그 위에 형성된 하드 마스크막(13)을 포함한다. 폴리실리콘막(9)은 도핑되거나 또는 도핑되지 않은 재료일 수도 있으며, 장벽막(11)은 다양한 예시적인 실시예들에 따라 텅스텐 또는 탄탈 실리사이드 재료일수도 있다. 다른 예시적인 실시예들에 따라, 다른 재료들은 트랜지스터 게이트(15)의 다양한 구성 요소막들을 형성하도록 사용될 수 있다. 트랜지스터 게이트(15) 및 게이트 유전체(7)는 종래의 기법들을 사용하여 형성되고 패터닝될 수 있다. 트랜지스터 게이트(15)는 게이트 구조의 패터닝 시에 도움을 주는 하드 마스크막(13)을 포함하고, 종래의 기법들에 따라 형성될 수도 있다. 트랜지스터 게이트(15)는 상부 기판(17)을 포함한다.
소스/드레인 영역들(19)은 트랜지스터 게이트(15)에 인접하고, 트랜지스터게이트(15)부터 외부를 향해 측면으로 확장한 트랜지스터 영역(2) 내의 영역들이다. 통상적으로, 소스/드레인 불순물 영역들은 소스/드레인 영역들(19) 내의 기판에 형성될 불순물 영역들이고, 게이트/채널 영역에 인접하고 있다. 소스/드레인 영역들은 통상적으로 이러한 불순물 영역들의 폭에 의해 정의된다. 이러한 폭은 통상적으로 절연 구조들, 예컨대 도 1의 예시적인 실시예에 도시된 절연 트랜치들(5)과 같은 차단 부분들의 위치에 의해 통상적으로 결정된다. 이러한 차단 부분들은 소스/드레인 도펀트 불순물들이 도입될 수 있는 활성 기판 영역들의 영역의 경계를 짓는다. 소스/드레인 영역들(19)은 폭(21)을 포함한다. 소스/드레인 영역들(19)은 소스/드레인 영역들(19) 내의 표면(3)의 일부인 소스/드레인 표면(23)을 포함한다. 트랜지스터의 채널 영역이 게이트 유전체(7) 아래의 기판(1) 내의 영역이고, 본질적으로 대향 소스/드레인 영역들(19) 사이에 확장한 영역인 것으로 이해된다.
도 2를 참조하면, 유전체막(25)이 도 1에 도시된 구조 위에 형성된다. 유전체막(25)은 산화막일 수도 있거나, 또는 산화막 위에 형성된 질화 실리콘층의 합성막일 수도 있다. 다른 예시적인 실시예들에 따르면, 유전체막(25)은 다른 재료들로 형성될 수도 있다. 종래의 형성 기술들이 사용될 수도 있다. 유전체막(25)은 대안적으로 블로킹 유전체라고 할 수도 있다. 독자(reader)는 명세서 및 도면들 전체에서 동일한 부호들은 동일한 부분들을 나타낸다는 점을 상기하고 있어야 한다. 유전체막(25)은 표면(3) 및 트랜지스터 게이트(15) 상에 형성되고, 트랜지스터 게이트(15)의 측면들을 커버하는 부분들(26)을 포함한다.
이어서, 유전체막(25)이도 3에 도시된 바와 같이 패터닝된다. 트랜지스터영역(2)으로부터 유전체막(25)의 일부분들을 제거하기 위해 종래의 패터닝 및 에칭 기술들이 사용될 수도 있다. 바람직한 실시예에서, 포토레지스트와 같은 마스킹은, 도 3에 도시된 구조를 형성하기 위해 종래의 기술들을 사용하여 에칭된 패터닝된 구조를 형성하고 패터닝한다. 패터닝된 유전체막(25) 부분들은 트랜지스터 영역(2)을 침식한다. 다른 예시적인 실시예들에 따르면, 유전체막(25)의 내부 에지들(27)은 절연 트렌치들(5)의 내부 에지들(28)과 일치할 수도 있다. 또 다른 예시적인 실시예에 따르면, 내부 에지들(27)은 내부 에지들(28) 외부에 형성될 수도 있다. 에칭된 유전체 막(25)은 이후에 소스/드레인 불순물 영역들이 기판에 형성될 때 소스/드레인 영역들을 서로 절연하는 데 도움을 주는 측벽 스페이서부들(26)을 구비한다.
이후, 도 3에 도시된 예시적인 실시예에 따라, 트랜지스터 영역(2)내의 예시적인 소스/드레인 영역들이 다시 정의된다. 소스/드레인 영역들(29)은 트랜지스터 영역(2)내에서 트랜지스터 게이트(15)에 인접하고 기판(1)에 또는 기판(1) 위에 형성된 절연 구조체로 연장하는 영역들을 나타낸다. 도 3에 도시된 예시적인 실시예에 따라, 폭(31)을 갖는 소스/드레인 영역들(29)이 트랜지스터 게이트(15)로부터 절연막(25)의 내측 에지(27)로 소스/드레인 표면(33)은 노출부들(34)을 구비한다. 이와 같은 지정은 임의적인 것이며 실제의 소스/드레인 불순물 영역들은 트랜지스터 게이트(15)에 대략 인접한 기판 내에 실제로 형성되고 전류가 하나의 소스/드레인 불순물 영역으로부터 트랜지스터 게이트(15) 아래에 형성된 채널 영역(도시하지 않음)을 통해 다른 소스/드레인 불순물 영역으로 흐르도록 할 수 있는 불순물 영역들임을 이해해야 한다. 일단 기판(1) 내에 형성되면, 소스/드레인 불순물 영역들은 기판에 도입된 도펀트 불순물 영역의 폭으로 일반적으로 정의되는 횡방향 경계들을 포함할 것이다. 바람직하게는, 내측 경계들은 트랜지스터 게이트(15)와 같은 트랜지스터 게이트에 대략 인접할 것이며 외측 경계들은 도펀트 불순물들이 도입되는 실리콘 기판 영역의 에지를 한정하는 절연 트렌치(5) 또는 유전체 막(25)과 같은 절연 영역과 같은 물리적 구조에 의해 결정될 수 있다. 스페이서들(26)은 도펀트 불순물들이 도입될 수 있는 기판 표면을 한정하는 데 도움을 줄 수 있고 예를 들면 어닐 중 나타나게 되는 횡방향 확산 특성들을 고려한다.
도 4를 참조하여, 비정질 실리콘 막(37)이 도 3에 도시된 구조상에서 형성된다. 이 같이, 비정질 실리콘 막(37)은 트렌지스터 지역(2) 및 소스 드레인 영역(29)내에서 형성된다. 비정질 실리콘 막(37)은 소스/드레인 표면들(33)의 노출부들(34)에 접촉하는 접촉부들(45)을 포함한다. 다양한 적절한 종래의 방법들이 비정질 실리콘막(37)을 형성하기 위해 사용될 것이다. 다양한 예시적인 실시예들에 따라서, 시레인(silane) 가스(SiH4)를 사용하는 CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 PECVD(plasma enhanced CVD) 기술들이 사용될 수도 있다. 비정질 실리콘 막(37)은 그 후에 레이저 빛으로 표면을 조사하기 위해 사용되는 처리 파라메터들과 관련하여, 및 비정질 실리콘 막(37)으로 또는 비정질 실리콘 막(37) 및 소스/드레인 표면(33) 각각으로 도펀트 불순물들을 삽입하기 위해 사용되는 처리 파라메터들과 관련하여 선택된 두께(38)를 포함한다. 비정질 실리콘 필름(37)의 전체 깊이가 레이저 빛에 의해 조사될 때 녹여질것이고, 그후에 결정 실리콘 물질로 냉각되도록 두께(38)가 선택된다.
도 4의 양호한 실시예에서, 패터닝된 마스킹 막(41)은 비정질 실리콘 막(37)의 표면(39) 상에서 형성될 것이다. 종래의 기술들이 사용될 수도 있다. 패터닝된 마스킹 막(41)이 형성된 후에, (화살표(43)에 의해 표시된)금속 주입이 마스킹 막(41)에 의해 커버되지 않은 지역들 내의 비정질 실리콘 막(37)으로 도펀트 불순물들을 삽입하도록 사용될 것이다. 예시적인 실시예에서, 마스킹 막(41)은 감광성 물질일 것이다. 종래의 금속 주입 공정들은 비정질 실리콘 막(37)으로 도펀트 불순물들을 삽입하도록 사용될 것이다. N-형 또는 P-형 도펀트 불순물들은 형성되기를 원하는 소스/드레인 영역의 형에 따라 삽입될 것이다.
금속 주입 공정에 기인한 어떤 주입 손상이 기판(1)이 아닌 비정질 실리콘 막(37)내에서 있기 때문에, 고 에너지 금속 주입 공정들이 사용될 것이고, 소스/드레인 불순물 지역들은 그 후에 형성될 것이다. 이 지점에서 비정질 실리콘막(37)으로 삽입된 어떤 주입 결함들은, 비정질 실리콘 막(37)이 가열되고 결정 실리콘 막으로 변환될 때, 후에 극복될 것이다. 이러한 가열 냉각 공정은 실리콘 막으로부터 실리콘 기판으로 도펀트 불순물들의 확산을 동시에 행할 것이다. 비정질 실리콘 막(37)으로 도펀트 불순물들을 삽입한 후에, 마스킹 막(41)은 종래의 방법들을 사용하여 제거된다. 다른 예시적인 실시예들에 따라서, 금속 주입 공정은 공정 절차의 후의 스테이지까지 연기될 수도 있다.
이제 도 5를 참조하여, 비정질 실리콘 막(37)은 분리된 막 섹션을 형성하도록 패터닝됐다. 종래의 패터닝 및 에칭 기술들은, 예를 들면, 비정질 실리콘막(37)의 분리된 세그먼트를 생성하는, 바깥에 있는 지역들(47)로부터 비정질 실리콘 막(37)의 부분들을 제거하도록 사용될 수도 있다. 다른 예시적인 실시예에 따라서, 이 패터닝 공정은 레이저 가열 냉각이 비정질 실리콘 층을 결정 실리콘 층으로 변환하기 위해 사용될 때까지 뒤로 미뤄질 것이다.
도 6으로 돌아가서, 도 5에 도시된 구조는 선택적인 레이저 어닐링되었다. 선택적인 레이저 어닐링 처리 중에, 구조에는 레이저광(49)이 조사되었다. 수평 기판(1)에 대해 실질적으로 수직 방향으로 도시되었지만, 화살표(49)로 나타내어진 레이저광은 다양한 각도들로 위로부터 노출된 기판들 쪽으로 방향 지어 질 수 있다. 레이저의 빔 크기는 전체 기판(1)이 바람직하게는 공간적으로 균등한 레이저빔에 의해 동시에 조사될 수 있다. 다른 실시예들에 따라, 유사한 빔 크기를 갖는 빔이 전체 기판 표면 위로 주사된다. 레이저광 또는 레이저빔으로 기판 표면을 노출시킴으로써, 또한 레이저에 의해 방출된 방사(radiation)로서 알려진 레이저광은 표면(3) 및/또는 그 위에 형성된 물질들에 입사된다. 도 6의 예시적인 실시예들에서, 유전체막(25)의 표면(26) 및 원래의 비정질 실리콘막(37)(이하, 결정체 실리콘막(137)으로 변경됨)의 표면(39)은 레이저광 또는 방사에 직접 노출된다. 다른 예시적인 실시예들에 따라, 다양한 물질들로 형성된 다양한 다른 구조들에는 표면(3) 상에 또는 그 위에 형성될 수 있으며, 레이저광이 직접 조사될 수 있음을 이해해야 한다.
마tm킹(masking) 기술 또는 공간적으로 제한하는 기술들이 필요하지 않다. 바람직한 실시예에서, 엑시머(excimer) 레이저가 사용된다. 또한 바람직한 실시예에서, 레이저 방사(49)는 308nm의 파장을 갖는 광을 방출하는 XeCl 엑시머 레이저를 사용하여 제공될 수 있다. 다른 예시적인 실시예에 따라, 193nm에서 동작하는 ArF 레이저 또는 248nm에서 동작하는 KrF 레이저와 같은 다른 엑시머 레이저가 대안으로 사용될 수 있다. 레이저의 펄스 구간은 변할 수 있으며 예시적인 실시예에서 10-30 나노세컨드(㎱)의 범위일 수 있다. 단일 또는 다중 펄스들이 사용될 수 있다, 다양한 반복속도들(repetition rates)이 다중 펄스된 실시예들을 위해 사용될 수 있다. 예시적인 실시예에서, 5Hz의 반복속도들이 사용될 수 있다. 예시적인 방사원은 308nm인, 실리콘 흡수 피크(absorption peak)의 파장 또는 그 근방의 파장에서 방사를 방출하는 Q-스위치된 엑시머 레이저이다. 방사 파장은 또한 실질적으로 유사하거나 비유사한 온도 상승보다 고온들이 물질 특성들 또는 장치 성능들을 열화시키는 영역들에서 일어나도록 기판 상에 형성된 다른 물질들 상에 입사될 때 흡수되지 않도록 선택된다. 예를 들면, 레이저 방사 조건들은 원래의 비정질 실리콘막(37)의 전체 깊이가 용융되고 반면에 실질적으로 다양한 예시적인 실시예들에 따라 트랜지스터 게이트(15)에 사용될 수 있는 것과 같은 금속 물질들은 용융되지 않도록 선택된다. 방사 조건들 및 원래 비정질 실리콘막(37)의 두께(38)는 다양한 실시예들에서 금속으로 형성될 수 있는 트랜지스터 게이트(15)와 같은 기초 물질들, 및 유전체막(25) 및 도시되지 않은 다른 특징들과 같은 다른 노출된 물질들이 용융되거나, 그렇지 않으면 원래의 비정질 실리콘막(37)의 용융으로 인해 그들의 임계온도 이상으로 가열함으로써 열화되도록 선택된다.
다양한 에너지 플루언스(fluence)들이 수, 주파수, 및 펄스들의 지속 시간,오리지널 비정질의 실리콘 막(37) 및 기판상에 노출된 다양한 구조들 및 필름들의 두께에 의존하여 사용될 수 있다. 다양한 예시적인 실시예들에 따라, 100에서 600mJ/㎠까지의 에너지 플루언스들이 사용될 수 있다. 본 발명의 이점은 다양한 다른 구조들 및/또는 불순물 영역들이 레이저 방사 단계 이전에 기판에 형성되거나 또는 도입될 수 있다는 점이다. 오리지널 비결정질의 실리콘 막(37)이 단일 결정의 실리콘의 녹는 온도보다 훨씬 낮은 온도 950℃에서 녹으며, 방사 에너지는 기판(1)의 표면(3)이 노출되는 에어리어들에서, 실리콘 기판의 가열을 그 임계(critical)의 녹는 온도 미만으로 유지되도록 제어된다.
레이저 방사 동안, 오리지널 비결정질의 실리콘 막(37)의 전체 두께(38)는 실리콘의 흠수 피크(absorption peak)에서 또는 그 부근에서 레이저 방사에 의해 가열되며, 비결정질의 실리콘 막(37)의 전체 프로파일이 녹도록 한다. 전체의 비결정질 실리콘 막(37)이 녹은 후, 다음으로 냉각이 허용된다. 냉각 시간 및 온도의 증감(gradient)과 같은, 응결(solidification) 조건들은 콘택트 부분들(45)을 접촉하는 표면(3)의 노출된 부분(34)이 오리지널 비결정질의 실리콘 막이 결정 실리콘 막(137)을 응결시키고 형성하도록 하는 시드(seed)로서 동작하도록 하기 위해 선택되고 제어된다. 한 예시적인 실시예에 따라, 조건들은 결정 실리콘 막(137)이 다결정 실리콘 막이 되도록 선택되어질 수 있다. 다른 예시적인 실시예에 따라 조건들은 결정 단일 막(137)이 단일 결정 실리콘 막이 되도록 선택되어질 수 있다. 결정 실리콘 막(137)이 단일 결정 실리콘 막인 예시적인 실시예에 따라, 이는 실리콘 기판과 동일한 격자 구조(<100> 또는 <111>)로 구성될 것이다.
도펀트 불순물들이 도 6에 도시된 레이저 어닐링 단계 이전에 오리지널 비결정질의 실리콘 막(37)으로 도입되어졌던, 도 4에 기술된 바와 같은 실시예에 따라, 레이저 어닐링 처리는 또한 소스/드레인 에어리어들(29)내의 노출된 부분들(34)을 통해 기판(1)으로 그리고 실리콘 막으로부터 도펀트 불순물들을 확산시키도록 한다. 소스/드레인 불순물 영역들(53)은 소스/드레인 에어리어들(29) 내에 그것에 의해 형성되며, 따라서 자기 정렬된다. 소스/드레인 불순물 영역(53)은 깊이(54)로 표시된 얇은 접합을 포함한다. 깊이(54)는 양호한 실시예에서 2000Å보다 작거나 또는 같을 수 있다. 다행스럽게도, 소스/드레인 불순물 영역들(53)의 시트 고유 저항은 낮아질 것이며 소스/드레인 불순물 영역들(53)에는 주입으로 인한 손상이 없을 것이다.
최초의 비정질 실리콘 막(37)이 레이저 어닐링 단계에 앞서 도펀트(dopant) 불순물들이 주입된 또 다른 실시예에 따라, 소스/드레인 불순물 영역들(53)은 소스/드레인 영역들(29)을 고립시키기 위해 패터닝함으로써 이 지점에서 형성될 수 있으며, 이어서, 결정 실리콘 층(137)을 통해 내부로 그리고 소스/드레인 영역들(29) 내의 기판(1)으로 도펀트 불순물들을 도입하기 위해 이온 주입 처리를 사용한다. 이러한 방법으로, 소스/드레인 영역들(53)은 또한 실질적으로 불순물 결함들이 없게 될 것이다.
이제 도 7로 돌아가서, 종래의 패터닝 기술들은 결정 실리콘 막(137)의 부분(51)(점선으로 표시됨)을 제거하는데 다시 사용된다. 본 발명의 또 다른 처리 시퀀스에 따라, 이러한 부가적인 패터닝 동작은 도 6에 관련하여 기재된 바와 같이, 레이저광에 의한 방사(irradiation)에 앞서 수행될 수 있다. 패터닝 처리가 도 5에 관련하여 기재된 또 다른 실시예에 따라, 레이저 어닐링에 앞서 실리콘 막의 불연속 부분을 형성하기 위해 아직 수행되지 않았기 때문에, 단일 패터닝 처리는 이후 결정 실리콘 막(137)의 불연속 섹션들을 형성하는데 사용될 수 있다. 그 패터닝 처리는 양각의(raised) 소스/드레인 접촉 구조들(55)을 생성한다. 양각의 소스/드레인 접촉 구조들(55)은 결정 실리콘 막(137)의 부분들이며, 소스/드레인 불순물 영역들(53)과 접촉하고 있다.
이후, 도 8에 관해, 상부 절연막(59)은 도 7에 도시된 구조 상에 형성되고, 이어서 종래의 방법들을 사용하여 패터닝된다. 상부 절연막(59)은 트랜지스터 게이트(15)의 상면(17)에 접촉이 이루어질 수 있는 개구(61)를 포함한다. 상부 절연막(59)은 또한 양각의 소스/드레인 접촉 구조들(55)에 접촉이 이루어질 수 있는 개구들(63)을 포함한다. 폭(69)은 표면(3)의 노출된 부분(34)의 대응하는 폭(71)보다 크다. 이러한 방법으로, 표면(3)의 노출된 부분(34)의 대응하는 폭(71)보다 큰 폭(69)을 포함하는 위에 있는(superjacent) 소스/드레인 접촉 구조들(55)을 접촉시킴으로써 접촉될 수 있기 때문에 소스/드레인 불순물 영역(53)을 접촉시키기 위해 산개한 정렬 오차(looser alignment tolerance)가 생성된다. 그러므로, 소스/드레인 불순물 영역(53)에 접촉이 이루어질 수 있는 영역은 증가된다.
단일 트랜지스터의 두개의 대향하는 소스/드레인 영역들에 의해 도시되고 기재되었을지라도, 본 발명의 구조 및 처리 시퀀스가 단일 소스/드레인 불순물 영역 및 대응하는 양각의 소스/드레인 접촉 구조를 형성하는데 사용될 수 있으며, 기판상의 복수의 유사한 구조들을 동시에 형성하는 데 사용될 수 있으며, 복수의 트랜지스터들 상의 하나의 트랜지스터와 연관된 소스/드레인 영역들 중 하나 또는 둘 모두를 형성하는데 사용될 수 있음이 이해되어야 한다.
상기에서는 오직 발명의 원리들을 도시한다. 따라서 명쾌하게 설명되거나 본 문서 안에 도시되지 않았다 하더라도, 다양한 장치들로 연구할 수 있는 당업자들에게는 발명의 원리들을 나타내고, 본 발명의 사상 및 범위 내에서 이해될 것이다. 또한, 모든 예시들 및, 본 문서에서 사용된 조건적인 언어는 원칙적으로 특별히 교육적인 목적들로서만 존재하기 위해서, 및 발명의 원리들 및 발명자에 의해 기술 분야에 제공된 개념들을 이해하는 독자에게 도움을 주기 위해서 의도되며, 상기의 특별하게 언급된 예들 및 상태들을 제한하지 않는 것으로서 해석된다. 또한 본 문서에서 원리들, 양상들, 그들의 특정 예들뿐만 아니라, 발명의 실시예들을 나타내는 모든 표현들은 그들의 구조적 및 기능적 동등물 모두를 포함하는 것으로 의도된다. 부가적으로, 상기 동등물들은 통상적으로 알려진 동등물들 및 미래에 발전될 동등물들 즉, 구조에 상관없이 동일한 기능을 수행하는 진보된 어떤 소자들 모두를 포함하는 것으로 의도된다. 따라서, 본 발명의 범위는 본 문서에서 도시된 전형적인 실시예들 및 설명된 것들에 제한되지 않는다. 오히려, 본 발명의 범위와 사상은 추가되는 청구항들에 의해 나타난다.
본 발명에 의하면, 얕은 접합들을 포함하고 좋은 저항 접촉이 될 수 있는 높은 품질의 소스/드레인 영역들을 가진 트랜지스터 장치가 제공된다. 또한, 금속 게이트들 및 고-K 유전 물질들의 이용과 양립할 수 있는 기술을 이용하여 이러한 구조들이 제공된다.

Claims (26)

  1. 반도체 트랜지스터를 위한 융기된 소스/드레인 접촉 구조를 형성하기 위한 방법에 있어서,
    기판 표면 및 소스/드레인 영역 상에 트랜지스터 게이트를 제공하는 단계로서, 상기 트랜지스터 게이트로부터 상기 기판 내 및 상기 기판 위 중 하나에 형성된 절연 구조로 측면으로 확장하는 표면 영역으로서 규정되는, 상기 제공 단계;
    비정질 실리콘 층을 형성하고, 상기 소스/드레인 영역을 상기 절연 구조 위와 접촉하는 단계;
    상기 비정질 실리콘 층을 선택적인 레이저 어닐링을 이용하는 결정 실리콘 층으로 변환하는 단계와;
    상기 소스/드레인 영역을 커버하는 융기된 소스/드레인 접촉 구조를 형성하도록 상기 결정 실리콘 층을 패터닝하고, 상기 절연 구조의 적어도 일부 위에 확장하는 단계를 포함하는 융기된 소스/드레인 접촉 구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 비정질 실리콘 층은 상기 변환 단계 이전에 내부에 도펀트 불순물들을 포함하고, 상기 변환 단계는 상기 소스/드레인 영역으로 확산하도록 상기 도펀트 불순물들 중 적어도 몇몇을 자극하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  3. 제 1 항에 있어서,
    상기 융기된 소스/드레인 접촉 구조 위에 절연 구조를 형성하고, 상기 융기된 소스/드레인 접촉 구조의 대응하는 부분을 노출하도록 상기 절연 층을 통해 적어도 하나의 접촉 개구를 형성하는 단계로서, 각각의 부분은 상기 대응하는 절연 구조 위에 형성된 상기 대응하는 융기된 소스/드레인 접촉 구조의 섹션들을 포함하는, 상기 형성 단계를 더 포함하는 융기된 소스/드레인 접촉 구조 형성 방법.
  4. 제 1 항에 있어서,
    상기 변환 단계는 상기 비정질 실리콘 층을 다결정 실리콘 층으로 변환하는 단계를 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  5. 제 1 항에 있어서,
    상기 변환 단계는 상기 비정질 실리콘 층을 실질적으로 단일 결정 실리콘 층으로 변환하는 단계를 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  6. 제 1 항에 있어서,
    상기 변환 단계는 상기 선택적인 레이저 어닐링을 위해 엑시머 레이저를 이용하는 단계를 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  7. 제 6 항에 있어서,
    상기 변환 단계는 대략 308 나노미터의 파장을 갖는 XeCl 엑시머 레이저 방사광을 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  8. 제 6 항에 있어서,
    상기 엑시머 레이저는 실리콘의 흡수 피크에 또는 그 근처에서 방사를 방출하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  9. 제 8 항에 있어서,
    상기 트랜지스터 게이트는 금속 게이트를 포함하고, 상기 변환 단계는 상기 금속 게이트를 용해하지 않는, 융기된 소스/드레인 접촉 구조 형성 방법.
  10. 제 1 항에 있어서,
    상기 트랜지스터 게이트 제공 단계는 절연 금속에 의해 커버되는 상기 트랜지스터 게이트를 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  11. 제 1 항에 있어서,
    상기 비정질 실리콘 층의 섹션들을 제거하고, 그에 의해 상기 변환 단계 이전에 비정질 실리콘의 적어도 하나의 분산 섹션을 형성하는 단계를 더 포함하는 융기된 소스/드레인 접촉 구조 형성 방법.
  12. 제 1 항에 있어서,
    상기 변환 단계 후에 불순물들을 상기 결정 실리콘 층 및 상기 소스/드레인 영역에 주입하는 단계를 더 포함하는 융기된 소스/드레인 접촉 구조 형성 방법.
  13. 반도체 트랜지스터를 위해 융기된 소스/드레인 접촉 구조를 형성하기 위한 방법에 있어서,
    기판 표면 및 소스/드레인 영역 상에 트랜지스터 게이트를 제공하는 단계로서, 상기 소스/드레인 영역은 상기 트랜지스터 게이트로부터 상기 기판 내 및 상기 기판 위 중 하나에 형성된 절연 구조로 측면으로 확장하는 표면 영역으로서 규정되는, 상기 제공 단계;
    비정질 실리콘 층을 형성하고, 상기 소스/드레인 영역과 상기 절연 구조를 접촉하는 단계;
    상기 소스/드레인 영역을 커버하는 융기된 소스/드레인 접촉 구조를 형성하도록 상기 비정질 실리콘 층을 패터닝하고, 상기 절연 구조의 적어도 일부 위에 확장하는 단계와;
    상기 비정질 실리콘 융기된 소스/드레인 접촉 구조를 결정 실리콘 융기된 소스/드레인 접촉 구조로 변환하는 단계를 포함하는 융기된 소스/드레인 접촉 구조 형성 방법.
  14. 제 13 항에 있어서,
    상기 비정질 실리콘 층은 상기 변환 단계 이전에 내부에 도펀트 불순물들을 포함하고, 상기 변환 단계는 상기 소스/드레인 영역으로 확산하도록 상기 도펀트 불순물들 중 적어도 몇몇을 자극하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  15. 제 13 항에 있어서,
    상기 변환 단계는 상기 선택적인 어닐링을 위해 엑시머 레이저를 이용하는 단계를 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  16. 제 15 항에 있어서,
    상기 엑시머 레이저는 실리콘의 흡수 피크에 도는 그 근처에 방사를 방출하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  17. 반도체 트랜지스터를 위해 융기된 소스/드레인 접촉 구조를 형성하기 위한 방법에 있어서,
    기판 표면 및 대향하는 소스/드레인 영역들 상에 트랜지스터 게이트를 제공하는 단계로서, 각각의 소스/드레인 영역은 상기 게이트로부터 상기 기판 내 및 상기 기판 위 중 하나에 형성된 대응하는 절연 구조로 측면으로 확장하는 표면 영역으로서 규정되는, 상기 제공 단계;
    비정질 실리콘 층을 형성하고, 각각의 상기 소스/드레인 영역을 각각의 상기 대응하는 절연 구조 위와 접촉하는 단계;
    상기 비정질 실리콘 층을 선택적인 어닐링을 이용하는 결정 실리콘 층으로 변환하는 단계와;
    상기 대응하는 소스/드레인 영역을 각각 커버하는 융기된 소스/드레인 접촉 구조의 이중성을 형성하도록 상기 결정 실리콘 층을 패터닝하고, 상기 연관된 절연 구조의 적어도 일부 위에 확장하는 단계를 포함하는 융기된 소스/드레인 접촉 구조 형성 방법.
  18. 제 17 항에 있어서,
    상기 비정질 실리콘 층은 상기 변환 단계 이전에 내부에 도펀트 불순물들을 포함하고, 상기 변환 단계는 상기 소스/드레인 영역들을 확산하도록 상기 도펀트 불순물들 중 적어도 몇몇을 자극하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  19. 제 17 항에 있어서,
    상기 변환 단계는 상기 선택적인 레이저 어닐링을 위해 엑시머 레이저를 이용하는 단계를 포함하는, 융기된 소스/드레인 접촉 구조 형성 방법.
  20. 반도체 구조를 형성하기 위한 방법에 있어서,
    반도체 기판의 노출된 표면을 제공하는 단계로서, 상기 노출된 표면은 적어도 하나의 절연 구조에 의해 측면으로 바운딩되는, 상기 제공 단계;
    상기 노출된 표면을 접촉하는 분산 비정질 실리콘 층을 형성하고, 상기 적어도 하나의 절연 구조 중 적어도 하나의 적어도 부분들 위에 측면으로 확장하는 단계와;
    상기 분산 비정질 실리콘 층을 선택적으로 레이저 어닐링하고, 그에 의해 상기 비정질 실리콘 층을 분산 단일 결정 실리콘 층으로 변환하는 단계를 포함하는 반도체 구조 형성 방법.
  21. 제 20 항에 있어서,
    상기 분산 비정질 실리콘 층은 내부에 통합된 도펀트 불순물들을 포함하고, 상기 변환 단계는 상기 노출된 기판 표면으로 확산하도록 상기 도펀트 불순물들 중 적어도 몇몇을 자극하는, 반도체 구조 형성 방법.
  22. 제 20 항에 있어서,
    상기 선택적인 레이저 어닐링 단계는 엑시머 레이저에 의해 방출된 광으로 조사하는 단계를 포함하는, 반도체 구조 형성 방법.
  23. 제 20 항에 있어서,
    상기 선택적인 레이저 어닐링 단계는 실리콘의 흡수 피크에 또는 그 근처의 파장에서 광을 방출하는 엑시머 레이저를 이용하는 단계를 포함하고,
    단지 상기 분산 비정질 실리콘 층을 실질적으로 어닐링하도록 선택된 에너지 플루언스를 생성하는, 반도체 구조 형성 방법.
  24. 트랜지스터를 형성하기 위한 방법에 있어서,
    표면을 갖는 반도체 기판을 제공하는 단계;
    상기 기판에 형성된 절연 구조들 사이에 트랜지스터 영역을 제공하는 단계;
    상기 트랜지스터 영역의 중앙 부분에 게이트 유전체 위에 형성된 게이트 전극을 포함하는 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은 절연 금속으로 커버되고, 상기 트랜지스터 영역의 측면 부분들은 지정된 소스/드레인 영역들인 상기 게이트 스택에 의해 커버되지 않는, 상기 형성 단계;
    상기 트랜지스터 영역 위에 분산 비정질 실리콘 막을 형성하는 단계로서, 상기 비정질 실리콘 막은 내부에 도펀트 불순물들을 포함하는 단계;
    레이저 빔으로 조사하고, 이어서 쿨링을 허용하고, 그에 의해 상기 비정질 실리콘 막을 결정 실리콘 막으로 변환하며, 상기 소스/드레인 영역들로의 상기 도펀트 불순물들 중 적어도 몇몇의 확산을 자극하는 단계와;
    상기 결정 실리콘 막의 부분들을 제거함으로써, 상기 결정 실리콘 막으로부터 분산 융기된 소스/드레인 접촉 구조들의 대향하는 이중성을 형성하는 단계로서, 상기 융기된 소스/드레인 접촉 구조는 대응하는 소스/드레인 영역 위에 형성되는, 상기 형성 단계를 포함하는 트랜지스터 형성 방법.
  25. 제 24 항에 있어서,
    상기 분산 비정질 실리콘 막을 형성하는 단계는 상기 트랜지스터 영역 위에상기 분산 비정질 실리콘 막을 형성하고, 상기 절연 구조들 위에 더 확장하는 단계를 포함하고,
    상기 분산 융기된 소스/드레인 접촉 구조들을 형성하는 단계는 상기 대응하는 절연 구조 위에 확장하는 각각의 융기된 소스/드레인 접촉 구조를 포함하는, 트랜지스터 형성 방법.
  26. 제 24 항에 있어서,
    상기 분산 비정질 실리콘 막을 형성하는 단계 이전에 상기 표면 위에 유전체 구조를 형성하는 단계를 더 포함하고, 상기 유전체 구조의 부분들은 상기 트랜지스터 영역을 잠식하고, 상기 분산 비정질 실리콘 막을 형성하는 단계는 상기 유전체 막의 적어도 부분들 위에 상기 비정질 실리콘 막을 형성하는 단계를 포함하는, 트랜지스터 형성 방법.
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