KR20080056636A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

장파장 레이저 어닐링을 이용하여 반도체 기판 내의 소정의 영역을 선택적으로 어닐링한다. 레이저광(20)의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 반사율 조정막(17)을, 영역 An 및 영역 Ap를 갖는 반도체 기판(1) 상에 형성한 후, 영역 An 상의 반사율 조정막(17)을 에칭한다. 다음으로, 반도체 기판(1)에 레이저광(20)을 조사하여, 영역 An의 n-형 반도체 영역(11), n+형 반도체 영역(14)에 대하여, 어닐링을 행한다. 마찬가지로 하여, 반사율 조정막(17)을 반도체 기판(1) 상에 형성한 후, 영역 Ap 상의 반사율 조정막(17)을 에칭한다. 다음으로, 반도체 기판(1)에 레이저광(20)을 조사하여, 영역 Ap의 p-형 반도체 영역(12), p+형 반도체 영역(15)에 대하여, 어닐링을 행한다.
레이저 어닐링, 반사율 조정막, 레이저광, 이온 주입, 어닐링 온도

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 어닐링 처리 공정을 포함하는 반도체 장치의 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
반도체 기판으로서 현재 가장 널리 이용되는 것은 Si(실리콘)이다. 그 Si 기판에는 예를 들면 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등이 형성된다. MISFET의 제조 방법은, 개략하면，Si 기판에 웰을 형성하고, 그 웰 상에 게이트 절연막, 또한 게이트 전극을 형성하고, 게이트 전극의 양측의 웰에 이온 주입에 의해 웰과 역도전형의 불순물을 도입하여 소스·드레인으로서의 불순물 확산층을 형성하는 것이다. 그 때, 이온 주입을 행한 후에는, 주입한 불순물을 활성화시키기 위해서 어닐링 처리가 행해진다.
일본 특개평 10-261792호 공보(특허 문헌1)에는, 수직 입사로부터 게이트 전극측에 30° 기울여서 이온 주입함으로써, 게이트 전극에 정합된 얕은 소스·드레인 확산층을 형성하고，950℃, 5초의 단시간 어닐링(RTA; Rapid Thermal Annealing)을 행하여, 게이트 사이드월 스페이서를 형성한 후, 이온 주입에 의해 게이트 사이드월 스페이서에 정합된 깊은 소스·드레인을 형성하고, 다시 950℃, 5 초의 단시간 어닐링(RTA)을 행하는 기술이 기재되어 있다.
일본 특개 2000-77541호 공보(특허 문헌2)에는, 이온 주입 후에, 질소 분위기 속에서(1000℃), 10초 정도의 RTA 처리를 행하는 기술이 기재되어 있다.
일본 특개평 10-11674호 공보(특허 문헌3)에는, 산화실리콘막의 막 두께에 의해 엑시머 레이저광 에너지의 흡수를 제어하는 기술이 기재되어 있다.
일본 특개2001-168341호 공보(특허 문헌4)에는, SiOxNy막에서 Ox와 Ny의 비율 및 그 막 두께에 의해 엑시머 레이저광 에너지의 흡수를 제어하는 기술이 기재되어 있다.
일본 특개 2005-114352호 공보(특허 문헌5)에서는, 소스·드레인의 익스텐션을 형성한 후, 게이트 전극의 측벽 상에 측벽 절연막을 형성하고 나서 이온 주입을 행하여 소스·드레인을 형성하고, 도입된 불순물을 활성화시키기 위해서 자유 전자흡수에 의한 광 흡수로 되는 파장 범위, 즉 파장이 3㎛ 이상인 장파장 레이저 어닐링을 행하는 기술이 기재되어 있다.
한편，Si 기판에서는 물성의 한계 때문에 실현할 수 없는 차세대 반도체 장치용의 반도체 기판으로서 SiC(실리콘 카바이드) 기판이 주목받고 있다. SiC 기판은, 전기로 등에 의한 어닐링이 곤란하기 때문에, 그것을 대체하는 것으로서 레이저 어닐링에 의한 이온 주입층(반도체 영역)의 결정성의 회복 및 불순물 활성화의 검토가 이루어지고 있다.
일본 특개 2000-277448(특허 문헌6), 및 일본 특개 2002-289550(특허 문헌7 참조)에서는, 이온 주입한 SiC에, 표면 원소가 증발하지 않을 정도의 조사 파워 밀도의 KrF 및 XeCl 엑시머 레이저를 조사하는 기술이 기재되어 있다.
[특허 문헌1] 일본 특개평 10-261792호 공보
[특허 문헌2] 일본 특개 2000-77541호 공보
[특허 문헌3] 일본 특개평 10-11674호 공보
[특허 문헌4] 일본 특개 2001-168341호 공보
[특허 문헌5] 일본 특개 2005-114352호 공보
[특허 문헌6] 일본 특개 2000-277448호 공보
[특허 문헌7] 일본 특개 2002-289550호 공보
LSI(Large Scale Integration)를 고집적화하기 위해서는, MISFET의 소스·드레인과 그 익스텐션을 저저항이며 또한 얇게 하는 것(극천 접합)이 요구된다. 예를 들면, 게이트 길이 65㎚ 이하의 트랜지스터에서는, 접합 깊이를 20㎚ 정도, 저항값은 300∼400Ω/sq 정도로 하는 것이 요구된다.
소스·드레인을 형성하기 위한 이온 주입 후의 어닐링 처리를, 예를 들면 상기 특허 문헌1, 2에 기재되어 있는 바와 같은 램프 어닐링(RTA)에 의해 행한 경우, 도입된 불순물이 어닐링 중에 확산되게 된다. 불순물이 확산되면, 형성되는 불순물 확산층(반도체 영역)의 접합 깊이가 깊어지게 된다. 이것은, 반도체 장치(반도체 집적 회로 장치)의 소형화나 고집적화에 불리하게 된다. 이 때문에, 불순물의 확산을 고려하면, 형성되는 불순물 확산층(소스·드레인이나 그 익스텐션)의 접합 깊이를 얕게 하기 위해서는, 이온 주입 시의 도우즈량을 감소시킬 필요가 있지만, 이것은, 형성되는 불순물 확산층의 저항을 상승시켜, 반도체 장치의 성능을 저하시킬 가능성이 있다.
또한，Si에의 흡수가 나쁜(흡수 계수가 낮은) 파장을 이용한 램프 가열의 경우, 반도체 기판을 소정의 어닐링 온도까지 승온시키는 데에 시간이 걸려, 어닐링 시간(램프광 조사 시간)이 길어지게 된다.
또한, 비록 Si에의 흡수가 좋은(흡수 계수가 높은) 파장을 이용한 플래시 램프 어닐링이라도, 램프 가열 방식의 경우에는 램프광을 발할 때의 램프의 기동에 시간이 걸려, 예를 들면 상기 특허 문헌5에 기재되어 있는 바와 같은 레이저 방식에 비해 어닐링 시간(램프광 조사 시간)이 길어지게 된다.
또한, 램프광의 단시간의 조사를 제어하는 것은 용이하지 않으며, 램프광의 조사 시간을 짧게 하면, 어닐링 온도의 변동이 커지게 될 가능성이 있다. 또한, 램프 가열 방식의 경우, 레이저 방식에 비해, 램프광의 파장에 폭이 있어, 반도체 웨이퍼의 면 내에서 어닐링 온도에 불균일(불균일한 온도 분포)이 생길 가능성이 있다. 또한, 승온 가능한 어닐링 온도에도 한계가 있다.
또한, 어닐링 시간이 길어지면, 도입된 불순물이 어닐링 중에 더욱더 확산되게 된다. 불순물이 확산되면, 형성되는 불순물 확산층의 접합 깊이가 깊어지게 된다. 이것은, 반도체 장치(반도체 집적 회로 장치)의 고집적화에 불리하게 된다. 이 때문에, 불순물의 확산을 고려하면, 형성되는 불순물 확산층(소스·드레인이나 그 익스텐션)의 접합 깊이를 얕게 하기 위해서는, 이온 주입 시의 도우즈량을 감소시킬 필요가 있다. 이것은, 형성되는 불순물 확산층의 저항을 상승시켜, 예를 들면 2000∼3000Ω/sq와 같은 높은 시트 저항값으로 되게 될 가능성이 있다. 즉, LSI(반도체 장치)의 성능을 저하시킬 가능성이 있다.
이와 같이, LSI의 고집적화에 수반하여，MISFET의 게이트 길이가 작아지고, 또한 불순물 확산층(소스·드레인이나 그 익스텐션)의 접합 깊이가 얕아지면, n채널형 MISFET, p채널형 MISFET를 형성하는 불순물, 예를 들면 비소(As)와 붕소(B)의 이온 주입 후의 활성화 어닐링 처리 시의 확산 길이의 차이를 무시할 수 없게 된다. 그 때문에 LSI(반도체 장치)의 성능을 정확하게 제어하는 것을 저해하는, 예를 들면 임의의 열처리가 n채널형 MISFET에서는 최적이지만, p채널형 MISFET에서는 최적이 아니라고 하는 것 등이 일어날 수 있게 된다. 그 때문에 n채널형 MISFET, p채널형 MISFET라고 하는 칩 내의 영역에서 열처리를 나누는 것도 필요로 되고 있다.
또한, 저저항의 소스·드레인이나 그 익스텐션의 컨택트 형성에 이용되는, 니켈 실리사이드막에 대해서도, 회로 설계측의 저항값의 요구로부터 n채널형 MISFET, p채널형 MISFET라고 하는 칩 내의 영역에서 그 막 두께를 구별하여 만드는 것도 필요로 되고 있다. 이 니켈 실리사이드막은, 주로 스퍼터법에 램프 어닐링 등의 단시간 어닐링(RTA)을 실시하여 형성되고 있으며, 칩 내의 영역에서 열처리를 나누는 것이 필요로 된다.
그러나, 예를 들면 CMIS(Complementary Metal Insulator Semiconductor)에서 의 이 이온 주입 후의 활성화 어닐링 처리를 n채널형 MISFET, p채널형 MISFET라고 하는 칩 내의 영역에서 나누는 것은, 이 램프 어닐링과 같은 전체면 일괄 가열 방식을 취하는 한은 불가능하다.
그런데，CMIS로 회로를 구성하는 로직 디바이스나 메모리 디바이스, 혹은 CMIS와 바이폴라 트랜지스터로 회로를 구성하는 BiCMIS 디바이스 등, 고부가 가치 혼재 디바이스에서는, 일반적으로 바이폴라부나 메모리부보다도 CMIS 로직부가 먼저 형성된다. 따라서, CMIS 특성을 변동시키지 않고 그 후의 바이폴라부나 메모리부를 형성하고자 하면，바이폴라부나 메모리부의 열부하(열처리 온도, 열처리 시간)가 제약을 받기 때문에, 각각의 디바이스에 최적의 열 공정을 이용하는 것이 어렵다. 또한, 예를 들면 바이폴라부나 메모리부의 열부하를 적게 해도, CMIS 특성의 변동은 피할 수 없다.
이들 문제를 해결하기 위해서는 반도체 칩 내의 특정 부분(CMIS 로직부, 바이폴라부, 메모리부)을 선택적으로 어닐링하는 기술이 필요하다. 이러한 요구에 대하여, 예를 들면 상기 특허 문헌3, 4에 기재되어 있는 바와 같은 엑시머 레이저를 사용한 레이저 어닐링이 생각된다.
그러나, 엑시머 레이저광이 Si에 대한 흡수 효율이 너무 높거나, 산화실리콘막이나 SiOxNy막의 막 두께에 대한 엑시머 레이저광의 반사율의 변동이 최대라도 20%로 작은 등의 이유로 프로세스 마진이나 재현성은 거의 없어, 이들 기술로는, 칩 내의 특정 부분에만 선택적으로 열부하를 걸어 어닐링하는 것은 현실적으로는 곤란하다.
본 발명의 목적은, 반도체 기판 내의 소정의 영역을 선택적으로 어닐링할 수 있는 기술을 제공하는 것에 있다.
근년, 전력 특성(고내압, 대허용 전류)이나 고주파 특성, 내환경성이 우수한SiC를 이용한 반도체 장치가 주목받고 있다. 그러나 SiC 기판에서는, 불순물의 활성화를 위해서는 1500℃ 이상이라고 하는 매우 고온의 열 어닐링 처리가 필요하다. 전기로 등에 의한 어닐링이 일반적이지만, 고온 때문에 매우 장시간이 필요하여 생산성이 뒤떨어질 뿐만 아니라, 고온 처리 후의 큰 결정 결함의 잔류, 고온 처리에 의한 표면 Si 원소의 증발, 게다가 이온 주입한 불순물의 재분포 등의 문제가 있어, 양호한 특성을 얻는 것이 곤란하다.
이에 대하여, 예를 들면 상기 특허 문헌6, 7에 기재되어 있는 바와 같이, SiC 기판에서, 전기로 등에 의한 어닐링이 곤란하기 때문에 그것을 대체하는 것으로서 레이저 어닐링에 의한 이온 주입층의 결정성의 회복 및 불순물 활성화의 검토도 이루어져 있다.
그러나, 이들 종래에서는，Al+ 이온에서 50keV, N+ 이온에서 30keV로 매우 낮은 에너지에 의해 이온 주입을 행하고 있어, 이온 주입층의 깊이는 양방 모두 50㎚ 정도로 비교적 얕다. 이것은 KrF 및 XeCl 엑시머 레이저의 파장의 광의 SiC 기판에 대한 반사율 그 자체가 크기 때문에 SiC 기판에의 진입 길이는 이 수10㎚로 매우 얕아 흡수 그 자체가 충분하지 않다고 하는 문제가 있다.
본 발명의 다른 목적은, SiC 기판에 대하여 레이저 어닐링을 이용하여 불순물의 활성화를 효율적으로 행할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 반도체 장치의 제조 방법은, 우선, 반도체 기판에 이온 주입을 행하여, 일부가 게이트 전극의 하부에 위치하는 저농도 반도체 영역(소스·드레인의 익스텐션)을 형성한다. 다음으로, 게이트 전극의 측벽 상에 측벽 절연막을 형성하고 나서 이온 주입을 행하여, 고농도 반도체 영역(소스·드레인)을 형성한다. 다음으로, 기판의 전체면에, 제1 영역 상에서는 어닐링광의 반사율을 극소로 하고, 또한 제2 영역 상에서는 어닐링광의 반사율을 극대로 하도록 제어된 막 두께를 갖는 반사율 조정막을 형성한다. 다음으로, 도입된 불순물을 활성화시키기 위해서 파장이 3㎛ 이상인 장파장 레이저 어닐링을 행한다. 여기서, 반사율 조정막으로서 사용하는 광의 파장에서의 복소 굴절률 n+ik 중의 복소 성분 k가 1 이상의 값을 갖는 막을 사용한다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명의 반도체 장치의 제조 기술에 따르면, 반도체 기판 내의 소정의 영역을 선택적으로 어닐링할 수 있다.
또한, 본 발명의 반도체 장치의 제조 기술에 따르면, SiC 기판에 대하여 레이저 어닐링을 이용하여 불순물의 활성화를 효율적으로 행할 수도 있다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또한, 실시예를 설명하기 위한 모든 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시예1)
본 실시예1에서의 반도체 장치의 제조 공정을 도면을 참조하여 설명한다. 도 1∼도 8은 본 발명의 일 실시예인 반도체 장치, 예를 들면 CMIS의 제조 공정 중의 주요부 단면도이다.
우선, 도 1에 도시된 바와 같이, 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(1)을 준비한다. 이 반도체 기판(1)은, p채널형 MISFET(이하, 「pMIS」라고 함)가 형성되는 영역 Ap 및 n채널형 MISFET(이하, 「nMIS」라고 함)가 형성되는 영역 An을 갖고 있다. 즉, 이 반도체 기판(1)의 주면에는, CMIS를 구성하는 pMIS, 및 nMIS가 형성되게 된다.
다음으로, 반도체 기판(1)의 주면에 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)은 산화실리콘 등으로 이루어지고, 공지의 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of Silicon)법 등에 의해 형성된다.
다음으로, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, 반도체 기판(1)의 nMIS를 형성하는 영역 An에 p형 웰(3)을 형성한다. p형 웰(3)은, 예를 들면 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해 형성된다. 그 후, 필요에 따라서, p형 웰(3)의 표층부에, 후에 형성되는 nMIS의 임계값 전압 조정용의 이온 주입 및 도입된 불순물의 활성화용 열처리를 행하여, 임계값 전압 조정층(4)을 형성한다.
다음으로, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, 반도체 기판(1)의 pMIS를 형성하는 영역 Ap에 n형 웰(5)을 형성한다. n형 웰(5)은, 예를 들면 인(P) 등의 n형의 불순물을 이온 주입하는 것 등에 의해 형성된다. 그 후, 필요에 따라서, n형 웰(5)의 표층부에, 후에 형성되는 pMIS의 임계값 전압 조정용의 이온 주입 및 도입된 불순물의 활성화용 열처리를 행하여, 임계값 전압 조정층(6)을 형성한다.
다음으로, 반도체 기판(1)의 주면 상에 게이트 절연막(7)을 형성한다. 게이트 절연막(7)은, 예를 들면 얇은 산화실리콘막 등으로 이루어지고, 예를 들면 열 산화법 등에 의해 형성할 수 있다. 또한, 열 산화막의 표면을 NO 가스 등을 이용하여 질화하고, 산화실리콘막 및 그 위의 질화실리콘막의 적층막에 의해 게이트 절연막(7)을 형성할 수도 있다. 또한, 산질화실리콘막에 의해 게이트 절연막(7)을 형성할 수도 있다.
계속해서, 도 2에 도시된 바와 같이, 게이트 절연막(7) 상에 게이트 전극(8, 9)을 형성한다. 예를 들면, 반도체 기판(1) 상에 다결정 실리콘막과 보호막 (10)(예를 들면 산화실리콘막)을 CVD(Chemical Vapor Deposition)법 등을 이용하여 순서대로 형성하고, 포토리소그래피 기술 및 이온 주입 기술을 이용하여 다결정 실리콘막 내에 불순물을 도입한다. 그 후, 보호막(10) 및 도전성의 다결정 실리콘막을 포토리소그래피 기술 및 드라이 에칭에 의해 패터닝함으로써, 도전성의 다결정 실리콘막으로 이루어지는 게이트 전극(8, 9)을 형성할 수 있다. 게이트 전극(8, 9) 상에는, 보호막(10)이 형성되어 있고, 이 보호막(10)은 게이트 전극(8, 9)의 보호막으로서 기능할 수 있다.
계속해서, 도 3에 도시된 바와 같이, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, (한 쌍의) n-형 반도체 영역(불순물 확산층, 소스·드레인의 익스텐션)(11), 및 (한 쌍의) p-형 반도체 영역(불순물 확산층, 소스·드레인의 익스텐션)(12)을 형성한다.
n-형 반도체 영역(11)은, 예를 들면 p형 웰(3)의 게이트 전극(8)의 양측의 영역에 비소(As) 등의 n형의 불순물을 이온 주입(이온 인젝션)함으로써 형성된다. 이온 주입의 조건은, 가속 에너지가 예를 들면 3keV 정도이며, 주입량(도우즈량)은 예를 들면 1×1015/㎠ 정도로 할 수 있다. 또한，이 소스·드레인의 익스텐션의 이온 주입 공정에서는, 게이트 전극(8) 및 보호막(10)이 주입 저지 마스크로서 기능할 수 있으므로, n-형 반도체 영역(11)은, 게이트 전극(8)에 대하여 자기 정합적으로 형성된다. 이 때문에, 게이트 전극(8)의 양측에, nMIS의 채널 영역에 접하도록 n-형 반도체 영역(11)이 형성되게 된다.
또한, 붕소(B) 등의 p형 불순물이 이온 주입되어, p-형 반도체 영역(12)도 n-형 반도체 영역(11)과 마찬가지로 하여 형성된다.
계속해서, 도 4에 도시된 바와 같이, 게이트 전극(8, 9)의 측벽 상에, 예를 들면 산화실리콘 또는 질화실리콘 혹은 그들의 적층막 등의 절연막으로 이루어지는 사이드월(측벽 스페이서, 측벽 절연막)(13)을 형성한다. 사이드월(13)은, 예를 들면 반도체 기판(1) 상에 절연막(산화실리콘막 또는 질화실리콘막 혹은 그들의 적층막)을 퇴적하고, 이 절연막을 이방성 에칭함으로써 형성할 수 있다.
계속해서, 도 5에 도시된 바와 같이, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, (한 쌍의) n+형 반도체 영역(불순물 확산층, 소스·드레인)(14), 및 (한 쌍의) p+형 반도체 영역(불순물 확산층, 소스·드레인)(15)을 형성한다.
n+형 반도체 영역(14)은, 예를 들면 p형 웰(3)의 게이트 전극(8) 및 사이드월(13)의 양측의 영역에 비소(As) 등의 n형의 불순물을 이온 주입(이온 인젝션)함으로써 형성된다. 이 이온 주입은, 도 5에도 모식적으로 도시된 바와 같이, 반도체 기판(1)의 주면에 대하여 수직인 방향으로부터 p형 웰(3)의 게이트 전극(8) 및 사이드월(13)의 양측의 영역에 불순물을 이온 주입할 수 있다. 이 이온 주입의 조건은, 가속 에너지가 예를 들면 10keV 정도이며, 주입량(도우즈량)은 예를 들면 5×1015/㎠ 정도로 할 수 있다.
이 때문에, n+형 반도체 영역(14)은, n-형 반도체 영역(11)보다도 불순물 농도가 높다. 또한，n+형 반도체 영역(14)의 접합 깊이(반도체 기판(1)의 주면에 수 직인 방향의 깊이 또는 두께)는, n-형 반도체 영역(11)의 접합 깊이(반도체 기판(1)의 주면에 수직인 방향의 깊이 또는 두께)보다도 깊다(두껍다). 즉, n-형 반도체 영역(11)은, n+형 반도체 영역(14)에 비해, 불순물 농도가 낮고, 또한 얕게 형성되어 있다. 예를 들면, n-형 반도체 영역(1l)을 위한 이온 주입의 가속 에너지를 n+형 반도체 영역(14)을 위한 이온 주입의 가속 에너지보다도 낮게 함으로써, n-형 반도체 영역(11)의 접합 깊이를, n+형 반도체 영역(14)의 접합 깊이보다도 얕게 할 수 있다.
또한，이 소스·드레인 이온 주입 공정에서는, 게이트 전극(8) 및 사이드월(13)이 주입 저지 마스크로서 기능할 수 있으므로，n+형 반도체 영역(14)은 사이드월(13)에 대하여 자기 정합적으로 형성된다. 이 때문에, n+형 반도체 영역(14)의 단부가 게이트 전극(8)의 측벽 하부로부터 이격하고, nMIS의 채널 영역으로부터n-형 반도체 영역(11)을 개재하여 이격하도록, n-형 반도체 영역(11)에 연결하는 n+형 반도체 영역(14)이 게이트 전극(8)의 양측에 형성된다.
또한, 붕소(B) 등의 p형 불순물이 이온 주입되어, p+형 반도체 영역(15)도 n+형 반도체 영역(14)과 마찬가지로 하여 형성된다.
계속해서, 도 6에 도시한 바와 같이, nMIS가 형성되는 영역 An 및 pMIS가 형성되는 영역 Ap를 갖는 반도체 기판(1) 상에 표면 보호막(16)을 퇴적한 후, 표면 보호막(16)의 상부에 반사율 조정막(17)을 퇴적한다.
표면 보호막(16)은, 반사율 조정막(17)과 기초의 반도체 기판(1)이 반응하는 것을 방지할 목적으로 형성하는 것으로, 화학적 및 열적으로 안정된 재료가 이용된 다. 표면 보호막(16)은, 예를 들면 CVD법으로 퇴적한 막 두께 10㎚ 정도의 산화실리콘막을 이용하지만, 알루미나(Al2O3)막, 질화실리콘막 혹은 이들과 산화실리콘막의 적층막 등을 이용해도 된다.
반사율 조정막(17)은, 광원의 광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 막이다. 반사율 조정막(17)은, 예를 들면 특정한 파장의 광을 방사하는 광원인 레이저를 이용한 경우, 금속과 같이, 사용하는 레이저광의 파장에서 충분히 높은 반사율이 얻어지는 재료가 이용된다. 여기서는, 예를 들면 스퍼터링법으로 퇴적한 막 두께 100㎚의 W막을 이용하지만, 다른 금속막을 이용해도 된다. 금속막에 한하지 않고, 사용하는 레이저광의 파장에서 복소 굴절률 n+ik에서의 복소 성분 k가 1 이상의 값을 갖는 막이면 된다.
계속해서, 도 7에 도시된 바와 같이, 포토레지스트막을 마스크로 한 에칭(드라이 에칭 혹은 웨트 에칭)에 의해 반사율 조정막(17)을 부분적으로, 즉 nMIS 형성 영역 An 상만 제거하고, 후의 어닐링 공정에서 가열하고자 하지 않는 영역인 pMIS 형성 영역 Ap 상에만 이들 막을 남긴다.
다음으로, 반도체 기판(1)에 특정한 파장의 광(레이저광(20))을 조사하여, nMIS 형성 영역 An에 대하여, 어닐링을 행한다. 또한, 도 7에는, 레이저광(20) 외에, 입사광으로서의 레이저광(20)이 반사율 조정막(17)에 의해 반사된 반사광(20a)도 도시되어 있다.
이 어닐링 처리는, 예를 들면, 이온 주입에 의해 n-형 반도체 영역(11) 및 n+형 반도체 영역(14)에 도입된 불순물을 활성화시키기 위해서, 장파장 레이저 어닐링 처리를 1350℃, 800㎲의 조건에서 행한다. 장파장 레이저 어닐링 처리는, 장파장의 레이저를 이용한 어닐링 처리(열처리)이며, 이용하는 레이저(레이저광(20))의 파장은 3㎛ 이상인 것이 바람직하며, 5㎛ 이상이면 보다 바람직하고, 8㎛ 이상이면 더욱더 바람직하다. 예를 들면 CO2 가스 레이저(파장 10.6㎛)를 이용하여 어닐링 처리를 행할 수 있다.
또한, 어닐링 온도는, 1000℃ 이상인 것이 바람직하고, 1100℃ 이상이면 보다 바람직하고, 1200℃ 이상이면 더욱더 바람직하다. 또한, 어닐링 시간은, 100msec(100밀리초) 이하인 것이 바람직하고, 10msec(10밀리초) 이하이면 보다 바람직하고, 1msec(1밀리초) 이하이면 더욱더 바람직하다. 또한，이 어닐링 처리는, 예를 들면 질소(N2) 분위기 속에서 행할 수 있지만, 다른 가스종(예를 들면 불활성 가스)을 이용하는 것도 가능하다.
이 nMIS 형성 영역 An의 어닐링 처리 후, 공지의 웨트 에칭 등에 의해 반사율 조정막(17) 및 표면 보호막(16)을 제거하여, 도 5의 상태로 되돌리고, 도 6의 공정, 또한 도 7의 공정을 행한다. 그 때, 이번에는 가열하고자 하지 않는 영역인 nMIS 형성 영역 An 상에만 반사율 조정막(17)을 부분적으로 잔치시키고, p-형 반도체 영역(12) 및 p+형 반도체 영역(15)에 도입된 불순물을 활성화시키기 위해서 장파장 레이저 어닐링 처리를 1250℃, 800㎲의 조건에서 행한다.
이에 의해, 반도체 기판(1)의 영역 An에 nMIS가 형성되고, 영역 Ap에 pMIS가 형성된다. n+형 반도체 영역(14) 및 n-형 반도체 영역(11)은, nMIS의 소스 또는 드레인으로서 기능할 수 있다. 또한，p+형 반도체 영역(15) 및 p-형 반도체 영역(12)은, pMIS의 소스 또는 드레인으로서 기능할 수 있다. 또한，n-, p-형 반도체 영역(11, 12)은 소스 또는 드레인의 익스텐션으로서 기능한다.
이와 같이, 반도체 기판(1)의 주면(의 소정의 영역)에 장파장 레이저를 조사 함으로써, 어닐링 대상 영역을 원하는 어닐링 온도로 가열할 수 있다. 본 실시예1에서는, 불순물의 활성화를 위한 어닐링 처리에, 장파장 레이저 어닐링을 이용함으로써, 램프 어닐링과 같은 RTA에 비해, 보다 높은 온도에 의해 짧은 시간에서 승강온할 수 있어, 고온·단시간의 어닐링이 가능하게 된다. 이에 의해, 활성화된 불순물 확산층(n-, p-형 반도체 영역(11, 12) 및 n+, p+형 반도체 영역(14, 15))의 저저항화가 가능하게 되고, 또한 도입된 불순물의 확산을 억제할 수 있어, 불순물 확산층(n-, p-형 반도체 영역(11, 12) 및 n+, p+형 반도체 영역(14, 15), 특히 n-, p-형 반도체 영역(11, 12))의 접합 깊이를 얕게 하는 것, 즉 얕은 접합(극천 접합)을 형성하는 것이 가능하게 된다. 이 때문에, 반도체 장치의 소형화나 고집적화에 유리하게 된다.
또한, 본 실시예1의 도 7에서는，nMIS, pMIS마다의 선택성을 예로 들었지만, 마찬가지의 방법에 의해 소스·드레인만, 폴리게이트만을 선택 어닐링하는 것도 가능하다.
계속해서, 도 8에 도시된 바와 같이, 공지의 제조 방법에 의해, 게이트 전극(8, 9), 및 소스·드레인(n+형 반도체 영역(14), p+형 반도체 영역(15)) 상에의 선택적 니켈 실리사이드막 NiSi막을 형성한다. 다음으로, 배선층간 절연막(18)의 퇴적과 평탄화 연마를 행한다. 다음으로, 플러그(19) 형성을 위한 원하는 영역에의 개공, 개공부에의 배선 금속의 매립과 평탄화 처리를 행한다. 다음으로, 소스 전극 및 드레인 전극을 포함하는 배선 공정 등을 실시하여, 반도체 장치를 제조한다.
그런데, 본 실시예1과는 달리, 어닐링 처리에 엑시머 레이저(예를 들면 파장 308㎚)와 같은 단파장 레이저를 이용하는 것도 생각된다. 엑시머 레이저의 경우, 엑시머 레이저의 파장의 광은 산화막에 대하여 투과성을 갖기 때문에, (1) 소자 분리 영역 아래의 실리콘 영역을 용해하거나，(2) 다결정 실리콘 등의 반도체 재료로 구성되는 게이트 전극도 용해하게 되거나, (3) 패턴(예를 들면, 게이트 전극의 패턴)의 조밀차나, 기초 재료(예를 들면, Si 기판, 산화실리콘막)에 대한 의존성이 생기는 등의 문제점이 생길 가능성이 있다. 이들 문제점 때문에, 소스·드레인을 형성하기 위해서, 반도체 기판에 도입된 불순물을 엑시머 레이저와 같은 단파장 레이저로 활성화하는 것은 용이하지는 않다.
이들 문제를 회피할 목적으로, 일본 특개평 10-11674호 공보(특허 문헌3)에는, 산화실리콘막의 막 두께에 의해 엑시머 레이저광 에너지의 흡수 제어하는 기술이 기재되어 있다. 또한 일본 특개 2001-168341호 공보(특허 문헌4)에는, SiOxNy막에서 Ox와 Ny의 비율 및 그 막 두께에 의해 엑시머 레이저광 에너지의 흡수 제어하는 기술이 기재되어 있다. 그러나, 원래 Si에 대한 흡수 효율이 너무 높거나, 막 두께에 대한 반사율의 변동이 최대라도 20%로 작은 등의 이유로 프로세스 마진이나 재현성은 거의 없어, 이들 기술로는, 반도체 기판 내의 특정 부분에만 선택적으로 열부하를 걸어 어닐링하는 것은 현실적으로는 곤란하다.
도 9에 장파장 레이저로서 CO2 가스 레이저를 이용한 경우의, Si 기판 상에 퇴적한 막 구조에서의 그 막 두께와 반사율의 관계를 도시한다. 여기서는 퇴적한 막의 복소 굴절률 n+ik의 n을 1.46으로 한 경우의 k 의존성을 나타낸다.
또한, 박막 적층화와 다중 반사에 의한 반사율 반사 전계 Er을 (공기와의 계면에서의 반사광)+(기판과의 계면에서의 반사광이 공기와의 계면을 투과한 광)+(기판에서의 반사광이 공기와의 계면에서 반사되고, 기판에서 반사되어 공기와의 계면을 투과한 광)+ …으로 생각하고, 도 10과 같은 설정에서, 반사율 반사 전계 Er, 반사율 r은 다음과 같이 된다.
Figure 112007084154935-PAT00001
여기서, φ는, 박막 내의 통과 시의 광 위상 변화이며,
Figure 112007084154935-PAT00002
이다.
도 9로부터 알 수 있는 바와 같이, 반사율 조정막의 막 두께에 의해, k=1의 경우, 반사율이 10% 정도로부터 30%정도까지 변동하고, k=3의 경우, 반사율이 10% 정도로부터 70% 정도까지 변동한다. 이와 같이, 레이저광의 파장에서 복소 성분 k가 1 이상의 값을 갖는 막에서는 막 두께에 따라서 최대차 70%로 된다. SiOxNy막에 대한 엑시머 레이저에 의한 기출원(최대 20%의 변동)에 비해 크게 반사율이 변동되어 있다. 이 반사율의 변동을 이용하여, 예를 들면, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에, 반사율이 극소와 극대인 막 두께의 반사율 조정막을 각각 형성하고, 반도체 기판에 레이저광을 조사하여 어닐링 처리를 행하는 경우, 반사율이 극대인 제2 영역보다, 반사율이 극소인 제1 영역에서는, 어닐링이 효율적으로 행해지는 것으로 된다. 즉, 레이저광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 반사율 조정막(k가 1 이상)을 이용함으로써, 통상의 SiO2막(k가 0.1 이하) 등보다 효과적으로 어닐링의 선택성을 산출할 수 것을 알 수 있다.
따라서, 가열을 요하는 영역 상에서는 극소 반사율이 달성되도록 반사율 조정막의 막 두께를 제어하면 광 투과율이 증대되어, 이 영역에서의 가열 온도가 상승한다. 한편, 가열을 실질 필요로 하지 않는 영역 상에서는 극대 반사율로 되도록 반사율 조정막의 막 두께를 제어하면 광 투과율이 감소하여, 이 영역에서의 가열 온도가 저하된다. 도 9의 조건에서는, 반사율 조정막의 막 두께는, 가열을 요하는 영역 상에서는 50㎚, 가열을 실질 필요로 하지 않는 영역 상에서는 0㎚(없음)로 하면 된다.
이와 같이, 반사율 조정막은, 소정 파장의 광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 막이다.
그런데, 장파장 레이저로서 3㎛ 이상의 파장을 이용한 경우, 현재 반도체 업계에서 널리 이용되고 있는 Al, W, Ti, Ni 등의 공지의 금속막에 대해서는 복소 굴 절률 n+ik에서의 복소 성분 k가 3 이상의 값으로 되어, 50㎚ 이상의 막 두께에서는 그 반사율은 100%에 가까운 것으로 된다. 즉, 이들 막이 가장 간단한 반사율 조정막이다.
도 11에는, 반도체 기판(1)의 이온 주입층(규소, 5keV, 2×1015㎝-2) 상에 표면 보호막(16)으로서 막 두께가 10㎚ 정도인 SiO2막, 반사율 조정막(17)으로서 텅스텐(W)을 적층한 경우에서, 장파장 레이저광(20)을 반도체 기판(1)에 조사한 것에 의한 W 막 두께 의존성을, 종축을 이온 주입층의 시트 저항(활성화율), 횡축을 반사율 조정막(17)의 두께로서 나타낸다. 여기서, 장파장 레이저로서 CO2 가스 레이저, 1300℃, 800㎲로 되는 레이저 조건을 이용하였다.
도 11에 도시한 바와 같이, 반사율 조정막(17)의 막 두께가 두꺼워짐에 따라서, 시트 저항은 높아지고, 막 두께를 50㎚ 이상 적층하면, 시트 저항은 4kΩ/sq 정도로 고저항으로 포화된 상태로 된다. 즉, 이온 주입층은 가열되지 않아, 어닐링되지 않는 것을 알 수 있다. 장파장 레이저광(20)에 대하여, 반사율 조정막(17)이 두꺼워짐에 따라서, 반사율이 커지게 되고, 시트 저항이 포화되어 있기 때문에, 반사율 조정막(17)을 50㎚ 이상 적층하면 반사율은 거의 100%로 된다. 다시 말해서, 장파장 레이저광(20)의 조사에 대하여 반사율 조정막(17)의 막 두께가 얇아짐에 따라서 반사율이 작아진다고 할 수 있다.
도 12에는, 도 11의 반도체 기판(1)의 이온 주입층(붕소, 5keV, 2×1015㎝-2) 상에, 반사율 조정막(17)이 없는 경우(막 두께가 0㎚)에서, 장파장 레이저광(20)을 반도체 기판(1)에 조사한 것에 의한 시트 저항의 온도 의존성을, 종축을 어닐링 온도, 횡축을 이온 주입층의 시트 저항(활성화율)으로서 나타낸다. 여기서, 장파장 레이저로서 CO2 가스 레이저, 800㎲로 되는 레이저 조건을 이용하였다.
도 12에 도시한 바와 같이, 어닐링 온도가 내려감에 따라서, 시트 저항이 낮아진다. 즉, 반사율 조정막(17)이 없으므로 장파장 레이저광(20)이 이온 주입층에 도달하고, 어닐링 온도에 따라, 시트 저항이 변화되고 있는 것을 알 수 있다.
따라서, 도 11 및 도 12에 의해, 반사율 조정막(17)의 막 두께가 50㎚ 이상 적층되면, 시트 저항은 4kΩ/sq 정도에서 변화되지 않게 되어, 즉, 반사율 조정막(17)에 의해 거의 100% 반사되어, 장파장 레이저광(20)의 투과광은 이온 주입층까지 도달하지 않는 것을 알 수 있다.
본 실시예1에서는 nMIS, pMIS마다 서로 다른 어닐링 조건을 실시하는 예를 설명하였지만, 이하와 같은 어닐링 처리를 행할 수도 있다. 예를 들면 도 7과 같이, nMIS 형성 영역 An의 반사율 조정막(17)을 0㎚로 한 채로, pMIS 형성 영역 Ap의 반사율 조정막(17)을 20㎚ 정도로 얇게 하고, nMIS 형성 영역 An에서 1350℃, 800㎲로 되는 장파장 레이저 어닐링 처리를 행한다. 이 때, pMIS 형성 영역 Ap 상의 반사율 조정막(17)에서는 레이저광이 감소하여, 이 영역 Ap에서의 실효적 가열 온도가 1250℃, 800㎲로 저하된다. 이와 같이 하면 표면 보호막(16) 및 반사율 조정막(17)의 성막 및 제거를 반복하지 않고 실효적으로 어닐링 조건을 반도체 기판 내에서 변화시킬 수 있다.
또한, 본 출원의 발명에서는 레이저광을 기판 법선 방향으로부터 경사시켜 입사시켜도 된다. 단, 복소 굴절률 n+ik에서의 n이나 k가 작은 경우, 이것은 효과적이지 않다. 도 13에 일례로서 Si로 이루어지는 반도체 기판(1) 상의 SiO2막(n=1.46, k가 0.1 이하)에 장파장 레이저로서 CO2 가스 레이저를 조사한 경우의 그 막 두께와 반사율의 관계를 도시한다. 이와 같이 기판 법선 방향으로부터 입사 하는 경우가 가장 반사율이 커지게 되어 막 두께에 의한 주기성이 보이기 쉬워지는, 즉 본 발명의 효과가 가장 커진다.
본 실시예1과는 달리, 이온 주입 후의 어닐링 처리에 램프 가열(램프 어닐링)을 이용하는 것도 생각된다. 램프 어닐링에서 통상 사용하는 텅스텐 할로겐 램프의 파장의 광은 현상 반도체의 영역에서 흡수되게 되기 때문에, 본 출원과 같은 칩 내의 특정 부분에만 선택적으로 열부하를 걸어 어닐링하는 것은 곤란이다.
그에 대하여, 본 실시예1에서는, 이온 주입 후의 어닐링 처리에 장파장 레이저 어닐링 처리를 이용한다. 레이저 방식의 어닐링 처리인 레이저 어닐링은, 레이저광을 조사함으로써 국소적으로 온도를 상승시킬 수 있고, 레이저광의 집속성을 이용하고 있기 때문에, 한정된 영역을 순간적으로 승온할 수 있다. 이 때문에, 레이저 어닐링은, 램프 가열 방식 등에 비해, 어닐링 시간(가열 시간, 레이저광 조사 시간)을 짧게 하는 것이 가능하다. 어닐링 시간을 짧게 할 수 있으므로, 도입된 불순물이 어닐링 중에 확산되는 것을 억제 또는 방지할 수 있다. 이 때문에, 형성 되는 불순물 확산층의 접합 깊이를 얕게 할 수 있다. 또한, 레이저 방식으므로, 레이저광의 단시간의 조사를 제어하는 것은 용이하여, 레이저광의 조사 시간이 짧아도, 어닐링 온도의 변동을 비교적 작게 할 수 있다.
도 14는, Si의 흡수 계수의 파장 의존성을 도시하는 그래프이다. 또한, 도15는, 내인성 흡수(Intrinsic absorption)의 설명도이며, 도 16은, 자유 전자 흡수(Free carrier absorption)의 설명도이다. 도 14의 그래프의 횡축은, 입사광의 파장에 대응하고, 도 14의 그래프의 종축은, Si의 흡수 계수(Absorption coefficients)에 대응한다. 또한, 도 14의 그래프에는, Si 내의 불순물 농도를 변화시킨 경우, 여기서는 불순물 농도 p가 1017/㎤, 1018/㎤ 및 1019/㎤의 3개의 케이스에 대해서, 불순물이 도입된 Si의 흡수 계수의 입사광 파장 의존성이 도시되어 있다.
도 14의 그래프로부터도 알 수 있는 바와 같이, 입사광의 파장이 비교적 짧은 영역에서는, 도 15와 같은 내인성 흡수가 생겨, 입사광의 파장이 짧은 쪽이 흡수 계수가 높아져 Si가 가열되기 쉬워지고, 입사광이 길어지면 흡수 계수가 낮아져 Si가 가열되기 어려워지는 경향에 있다. 한편, 입사광의 파장이 비교적 긴 영역에서는, 도 15와 같은 자유 전자 흡수가 생겨, 입사광의 파장이 짧은 쪽이 흡수 계수가 낮아져 Si가 가열되기 어렵고, 입사광이 길어지면 흡수 계수가 높아져 Si가 가열되기 쉬워지는 경향에 있다. 또한, 도 14의 그래프로부터도 알 수 있는 바와 같이, 내인성 흡수에 의한 흡수 계수(입사광 파장이 비교적 짧은 영역의 흡수 계수에 상당함)는 Si 내의 불순물 농도에 의존하지 않지만, 자유 전자 흡수에 의한 흡수 계수(입사광 파장이 비교적 긴 영역의 흡수 계수에 상당함)는 Si 내의 불순물 농도에 의존하여, 불순물 농도가 높아질수록 흡수 계수가 커지는 경향에 있다.
본 실시예1에서는, 이온 주입 후의 어닐링 처리에, 자유 전자 흡수에 의해 흡수 계수가 비교적 높아지는 영역의 파장, 즉 장파장의 레이저를 이용한다. 이용하는 레이저의 파장은 3㎛ 이상인 것이 바람직하고, 5㎛ 이상이면 보다 바람직하며, 8㎛ 이상이면 더욱더 바람직하다. 예를 들면 CO2 가스 레이저(파장 10.6㎛)를 이용하여 어닐링 처리를 행할 수 있다. 장파장의 레이저를 이용함으로써, 엑시머 레이저와 같은 단파장 레이저를 이용한 경우에 생길 수 있는 문제점을 없앨 수 있다. 또한, 레이저광의 파장을 바람직하게는 3㎛ 이상, 보다 바람직하게는 5㎛ 이상, 더욱더 바람직하게는 8㎛ 이상으로 함으로써, 자유 전자 흡수를 생기기 쉽게 하여 흡수 계수를 비교적 높게 할 수 있어, 어닐링 시간(레이저광 조사 시간)을 짧게 하는 것이 가능하게 된다. 또한, 어닐링 온도를 높게 하는 것도 가능하게 된다.
이와 같이, 이온 주입 후의 어닐링 처리에 장파장 레이저 어닐링을 이용함으로써, 램프 가열 방식 등에 비해, 보다 높은 온도에 의해 짧은 시간에 승강온할 수 있다. 어닐링 시간을 짧게 할 수 있으므로, 도입된 불순물이 어닐링 중에 확산되는 것을 억제 또는 방지할 수 있다. 이 때문에, 형성되는 불순물 확산층의 접합 깊이를 얕게 할 수 있어, 반도체 장치의 소형화나 고집적화에 유리하게 된다. 장 파장 레이저 어닐링에 의한 어닐링 시간은, 100msec 이하인 것이 바람직하고, 10msec 이하이면 보다 바람직하며, 1msec 이하이면 더욱더 바람직하고, 이에 의해, 도입된 불순물이 어닐링 중에 확산되는 것을 보다 적확하게 억제 또는 방지할 수 있다. 또한, 어닐링 온도를 높게 할 수 있으므로，Si 내에 도입된 불순물의 고용도(고용한)를 높일 수 있어, 어닐링 처리(불순물의 활성화) 후의 불순물 확산층의 저항(저항율)을 저감할 수 있다. 장파장 레이저 어닐링의 어닐링 온도는, 1000℃ 이상인 것이 바람직하고, 1100℃ 이상이면 보다 바람직하며, 1200℃ 이상이면 더욱더 바람직하고, 이에 의해, 어닐링 처리(불순물의 활성화) 후의 불순물 확산층의 저항(저항율)을 보다 적확하게 저감할 수 있다.
(실시예2)
상기 실시예1에서는, 게이트 절연막(7)에 산화실리콘막을 적용한 경우에 대해 설명하였지만, 본 실시예2에서는, 게이트 절연막(7)에 high-k막을 적용한 경우에 대해 설명한다. 게이트 절연막(7)을 형성하는 제조 공정까지는 상기 실시예1과 마찬가지므로, 여기서는 그 설명은 생략하고, 그 이후의 제조 공정에 대해서 설명한다.
도 1에 도시한 바와 같이, p형 웰(3) 및 n형 웰(5)의 표면에 스퍼터링법 또는CVD법 등의 방법에 의해, 게이트 절연막(7)으로서 적층 게이트 절연막 HfSiO2/HfO2막(high-k막)을 각각 0.5㎚/3㎚ 정도의 두께로 성막한다. HfSiO2막의 조성비는 예를 들면 Si/(Si+Hf)=10 내지 50원자%이다.
계속해서, 도 2에 도시한 바와 같이, 스퍼터링법 또는 CVD법 등의 방법에 의해, 게이트 전극(8, 9)으로서 Al, W, Ti 또는 이들 질화물 등으로 이루어지는 금속막을 성막한다. 그 막 두께는 예를 들면 50 내지 200㎚이다. 다음으로, 이 금속 게이트 재료층을 소정의 게이트 전극 형상으로 패터닝한다. 또한, 상기 실시예1에서는, 게이트 전극(8, 9)은 도전성의 다결정 실리콘막으로 이루어진다.
계속해서, 도 3에 도시한 바와 같이, 상기 실시예1과 마찬가지로，p형 웰(3)의 게이트 전극(8)의 양측의 영역에 비소(As) 등의 n형의 불순물을 이온 주입(이온 인젝션)함으로써, (한 쌍의) n-형 반도체 영역(불순물 확산층, 소스·드레인의 익스텐션)(11)을 형성한다. 또한, 붕소(B) 등의 p형 불순물을 이온 주입함으로써, (한 쌍의) p-형 반도체 영역(12)을 n-형 반도체 영역(11)과 마찬가지로 하여 형성한다.
계속해서, 도 4에 도시한 바와 같이, 상기 실시예1과 마찬가지로, 게이트 전극(8, 9)의 측벽 상에, 예를 들면 산화실리콘 또는 질화실리콘 혹은 그들의 적층막 등의 절연막으로 이루어지는 사이드월(측벽 스페이서, 측벽 절연막)(13)을 형성한다.
계속해서, 도 5에 도시한 바와 같이, 상기 실시예1과 마찬가지로，p형 웰(3)의 게이트 전극(8) 및 사이드월(13)의 양측의 영역에 비소(As) 등의 n형의 불순물을 이온 주입(이온 인젝션)함으로써, (한 쌍의) n+형 반도체 영역(14)(소스·드레인)을 형성한다. 또한, 붕소(B) 등의 p형 불순물을 이온 주입함으로써,(한 쌍의) p+형 반도체 영역(15)을 n+형 반도체 영역(14)과 마찬가지로 하여 형성한다.
이와 같이, 공지의 포토리소그래피 기술을 이용하여, 모든 이온 주입 공정에 관해 n형과 p형의 도전형을 반대로 하여, p채널형의 MISFET를 형성하여 CMIS를 형성할 수 있다.
이온 주입에 의해 n-, p-형 반도체 영역(11, 12) 및 n+, p+형 반도체 영역(14, 15)에 도입된 불순물을 활성화시키기 위해서, 장파장 레이저 어닐링 처리를 1350℃, 800㎲의 조건에서 행한다. 장파장 레이저 어닐링 처리는, 장파장의 레이저(laser)를 이용한 어닐링 처리(열처리)이며, 이용하는 레이저(레이저광)의 파장은 3㎛ 이상인 것이 바람직하며, 5㎛ 이상이면 보다 바람직하고, 8㎛ 이상이면 더욱더 바람직하다. 예를 들면 CO2 가스 레이저(파장 10.6㎛)를 이용하여 어닐링 처리를 행할 수 있다.
여기서, Al, W, Ti 또는 이들 질화물 등으로 이루어지는 메탈 게이트 전극이 사용되고 있는데, 본 실시예2에서는 이들이 반사율 조정막으로서 기능한다. 게이트 전극(8, 9)이 가열되지 않고, n-, p-형 반도체 영역(11, 12) 및 n+, p+형 반도체 영역(14, 15)만을 자기 정합적으로 어닐링할 수 있어, 그 영역에 도입된 불순물을 활성화시킬 수 있다.
게이트 절연막(7)의 high-k막은 공지대로 내열성이 좋지 않기 때문에, 램프 어닐링 등의 종래 기술에 의한 극천 접합, 또한 저저항의 소스·드레인 형성을 위한 고온 어닐링은 그 온도가 1000℃ 이하로 제한되어 있다. 본 실시예2에서는 게이트 전극(8, 9)이 가열되지 않기 때문에, 그 아래에 형성되는 high-k막으로 이루 어지는 게이트 절연막(7)도 직접은 가열되지 않고, 종래 이상의 온도에서 소스·드레인을 활성화해도 안정된 high-k막으로 이루어지는 게이트 절연막(7)의 형성이 가능하게 된다.
또한, 상기 실시예1과 마찬가지로 하여 이후의 공정을 행하지만, 여기서는 그 설명은 생략한다.
(실시예3)
상기 실시예1에서는, 불순물을 활성화하는 공정에 본 발명에서의 어닐링 처리를 적용한 경우에 대해 설명하였지만, 본 발명의 실시예3에서는, 실리사이드 공정에 적용하는 경우에 대해서 설명한다.
도 17 및 도 18은, 본 실시예3의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 7까지의 제조 공정은 상기 실시예1과 마찬가지므로, 여기서는 그 설명은 생략하고, 그 이후의 제조 공정에 대해서 설명한다.
도 17에 도시한 바와 같이 공지의 스퍼터법 등을 이용하여, nMIS 형성 영역 An 및 pMIS 형성 영역 Ap를 갖는 반도체 기판(1) 상에 니켈(Ni)막(21)을 30 내지 40㎚ 정도 성막한다. 여기서, 본 실시예3에서는，이 니켈막(21)이 반사율 조정막으로서 기능한다.
다음으로, 포토레지스트막을 마스크로 한 드라이 에칭 혹은 웨트 에칭에 의해, nMIS 형성 영역 An의 니켈막(21)의 일부를 제거하고, pMIS 형성 영역 Ap 상에 니켈막(21)을 남긴다. 이에 의해, 니켈막(21)의 막 두께를 nMIS 형성 영역 An, pMIS 형성 영역 Ap에서 서로 다른 것으로 한다. 도 17에서는 nMIS 형성 영역 An의 니켈막(21)만을 얇게 하고 있고, 막 두께는 nMIS 형성 영역 An 상에서 10 내지 20㎚ 정도, pMIS 형성 영역 Ap 상에서 30 내지 40㎚ 정도로 된다.
다음으로, 내산화막으로서 10㎚ 정도의 TiN막을 스퍼터 형성한 후, 실리사이드 반응시키기 위해서 장파장 레이저 어닐링 처리를 1000℃, 800㎲의 조건에서 행한다. 또한, 도 17에는, 레이저광(20) 외에, 입사광으로서의 레이저광(20)이 반사율 조정막(17)에 의해 반사된 반사광(20b, 20c)도 도시되어 있다.
장파장 레이저 어닐링 처리는, 광원으로서 장파장의 레이저를 이용한 어닐링 처리(열처리)이며, 이용하는 레이저(레이저광)의 파장은 3㎛ 이상인 것이 바람직하고, 5㎛ 이상이면 보다 바람직하며, 8㎛ 이상이면 더욱더 바람직하다. 예를 들면 CO2 가스 레이저(파장 10.6㎛)를 이용하여 어닐링 처리를 행할 수 있다. 이 후 미반응의 니켈막(21), TiN막을 공지의 웨트 에칭으로 제거하고, 도 18에 도시한 바와 같이, NiSi막(22, 23)을 형성한다.
이와 같은 어닐링 처리에서는, 니켈막(21)이 두꺼운 pMIS 형성 영역 Ap 상에서는 레이저광의 투과율이 감소하여, 이 영역 Ap에서의 실효적 가열 온도가 800℃, 800㎲로 저하된다. 이 때문에 Ni 반응량의 차이가 생겨, 도 18에 도시된 바와 같이 실리사이드화된 막, 즉 NiSi막(22, 23)의 막 두께를 nMIS, pMIS에서 다르게 하는 것이 가능하게 된다. nMIS의 NiSi막(22)의 막 두께는 20 내지 30㎚ 정도이지만, pMIS의 NiSi막(23)의 막 두께는 10 내지 20㎚ 정도이다.
또한, 어닐링 시간의 최적화에 의해 막 두께뿐만 아니라 니켈 실리사이드의 상, 예를 들면 모노 실리사이드(NiSi), 다이 실리사이드(NiSi2)도 nMIS, pMIS에서 다르게 하는 것도 가능하게 된다.
또한, 상기 실시예1과 마찬가지로 하여 배선층간 절연막의 퇴적 이후의 공정을 행하지만, 여기서는 그 설명은 생략한다.
(실시예4)
상기 실시예1에서는，CMIS의 반도체 영역(불순물 확산층)에 본 발명에서의 어닐링 처리를 적용한 경우에 대해 설명하였지만, 본 실시예4에서는, 반도체 칩의 소정의 영역에 적용하는 경우에 대해서 설명한다.
도 19에 도시한 바와 같이, 반도체 웨이퍼(1W)의 상태에서 다양한 공정을 거친 후, 잘라내어지는 것으로 되는 반도체 칩(반도체 기판)(1C)은, 주로 SRAM이 형성되는 영역 A1, 주로 플래시 메모리, 저항이 형성되는 영역 A2, 주로 주변 회로가 형성되는 영역 A3, 및 주로 바이폴라 트랜지스터, DRAM이 형성되는 영역 A4를 갖고 있다.
우선, 영역 A2∼A4에서, 플래시 메모리, 저항, 주변 회로, 바이폴라 트랜지스터, DRAM 등을 주지의 제조 공정에서 형성한다.
다음으로, 영역 A1에서，SRAM을 구성하는 고속 CMIS의 소스·드레인을 형성하기 위한 이온 인젝션 공정까지를 행한다. 예를 들면, 상기 실시예1에서 도 5를 참조하여 설명한 공정까지이다.
다음으로, 표면 보호막, 반사율 조정막을, 영역 A1∼영역 A4를 갖는 반도체 칩(1C) 전체면에 형성하고, 포토리소그래피 기술 및 에칭 기술에 의해 표면 보호막, 반사율 조정막을 SRAM(고속 CMIS)이 형성되는 영역 A1을 제외하고 잔치시키고, 영역 A1을 장파장 레이저 어닐링에 의해 어닐링 처리를 행한다.
다음으로, 표면 보호막, 반사율 조정막을 전체면 제거하고, 후속의 공정을 행하여, 반도체 칩(1C)에 SRAM, 플래시 메모리, 저항, 주변 회로, 바이폴라 트랜지스터, DRAM 등이 형성되어, LSI(반도체 장치)가 형성된다.
1개의 반도체 칩(1C) 상에 MISFET 메모리(SRAM, DRAM, 플래시 메모리), 주변I/O 회로, 바이폴라 회로 등을 혼재한 LSI에, 본 발명에서의 어닐링 처리를 적용하는 것도 가능하다. 이 경우에는, 극천 접합이며, 또한 저저항의 익스텐션층을 형성하고자 하는 영역만 전술한 표면 보호막, 반사율 조정막을 선택적으로 제거하여 레이저 어닐링을 행함으로써, 다른 영역에 형성되는 소자의 특성을 열화시키지 않고, 극천 접합이며, 또한 저저항의 익스텐션층을 갖는 MISFET를 형성할 수 있다.
종래, CMIS 회로와 바이폴라 회로를 혼재한, 소위 Bi-CMISLSI에서는，CMIS의 소스·드레인을 형성할 때의 열부하에 의한 바이폴라 트랜지스터의 열화를 방지하기 위해서, CMIS를 형성하고 나서 바이폴라 트랜지스터를 형성하였다. 그러나, 본 발명을 적용함으로써, CMIS의 소스·드레인을 형성할 때의 열부하를 저감할 수 있기 때문에, 바이폴라 트랜지스터를 형성하고 나서 CMIS를 형성하는 것도 가능해져, 프로세스 설계의 자유도가 향상된다.
또한，DRAM의 메모리 셀과 CMIS 로직 회로를 혼재하는 경우도, CMIS의 소스·드레인을 형성할 때의 열부하에 의한 DRAM의 메모리 셀의 열화를 방지하기 위해 서, CMIS를 형성하고 나서 DRAM의 메모리 셀을 형성하였다. 이 경우에는, DRAM의 메모리 셀의 공정수가 많기 때문에, 먼저 형성한 CMIS의 특성이 DRAM의 제조 프로세스에 포함되는 다수의 열처리에 의해 점차로 열화된다고 하는 문제가 있었다. 그러나, 본 발명을 적용함으로써, DRAM의 메모리 셀을 형성한 후에 CMIS를 형성하는 것이 가능해지므로，CMIS의 특성 열화를 방지하는 것이 가능하게 된다. 또한，CMIS의 소스·드레인을 형성할 때의 열부하를 저감할 수 있기 때문에, DRAM의 메모리 셀을 형성한 후에 CMIS를 형성해도, DRAM의 메모리 셀의 열화도 방지할 수 있다.
(실시예5)
상기 실시예1에서는, 반도체 기판으로서 Si 기판의 소정의 영역에 본 발명에서의 어닐링 처리를 적용한 경우에 대해 설명하였지만, 본 발명의 실시예5에서는，SiC 기판에 적용한 경우에 대해 설명한다.
SiC 기판의 표면 오염을 제어하기 위해서 10∼20㎚ 정도의 마스크재로 덮고, 그 위로부터 SiC 기판에 전도성을 제어하기 위한 불순물의 이온 주입을 행한다. 불순물 원소는, 예를 들면 N, P, As, B, Al, Ga, Be, S, V, O, C, Si 등의 원소 1종류 또는 복수 종류의 원소이다. 또한，CMIS의 소스·드레인과 같이 임의의 깊이까지 균일한 불순물 밀도 분포가 필요한 경우, 2단계 이상의 에너지를 이용한 다단계 이온 주입을 행할 필요가 있다.
이온 주입은, 실온 또는 100∼1000℃의 고온 환경 하에서 행해진다. 특히, 반도체 디바이스에서의 전류의 출입구로 되는 오믹을 제작할 때에 이온 주입에 의 한 국소적인 고농도 불순물층이 필요한 경우에서는, 고농도 이온 주입에 의한 잔류 결함을 극력 적게 하기 위해서 고온에서의 이온 주입이 바람직하다.
마스크재로서는 SiC 표면을 열 산화하였을 때에 형성되는 SiO2막, 또는 CVD법으로 증착하는 SiO2막 등이 바람직하다. 이 마스크재는, 특정 파장의 광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 반사율 조정막으로 된다.
이온 주입을 행한 후, SiC 기판에 대하여 파장 3㎛ 이상의 파장을 갖는 장파장 레이저광을 조사한다. 예를 들면 CO2 가스 레이저(파장 10.6㎛)를 이용하여 어닐링 처리를 행하여, 이온 주입층(반도체 영역)을 형성할 수 있다. 어닐링 조건은 예를 들면 1750℃, 2000㎲로 하고, 레이저광을 조사할 때는 100℃∼400℃의 범위에서 기판 가열한다. 이들 레이저광은 KrF 및 XeCl 레이저보다 SiC 내의 레이저광의 진입 길이는 길기 때문에, 보다 깊은 이온 주입층의 활성화를 행할 수 있다.
도 20에 도시한 바와 같이, 레이저광은, 최외층(예를 들면, 불활성 가스 분위기), 반사율 조정막과 SiC 기판 간의 다중 반사와 간섭의 효과에 의해 반사율이 반사율 조정막 없이(반사율 50%) 조사할 때에 비해 변동된다. 따라서, 반사율 조정막의 막 두께의 최적화(도 20에서는 50㎚)에 의해 반사율을 내릴 수 있다. 즉, 보다 효율적으로 레이저광을 이온 주입층에 흡수시켜 어닐링할 수 있다.
도 21은 반사율 조정막의 막 두께를 변화시켜 반사율을 변화시킨 수종의 이온 주입을 행한 SiC 기판을 어닐링한 후, 불순물의 활성화의 정도를 확인하기 위해서 포토루미네센스 스펙트럼을 측정한 결과이다. 이온 주입 조건은 Al, 150keV, 1 ×1016/㎝2, 측정은 YAG 레이저(파장 266㎚) 여기, 실온에서 행한 것이다. 반사율이 작아져 SiC 기판에 흡수되는 광이 많아질수록 불순물 원소에 기인하는 도너·억셉터 페어간의 재결합에 의한 발광 강도가 강해지고 있다. 즉 활성화된 불순물이 많아지고 있는 것을 알 수 있다.
이 방법에 의해, 반도체 기판 표면을 최외층에 노출하지 않고 어닐링 프로세스를 행할 수 있게 되어, 반도체 기판의 표면 구성 원소의 증발, 표면으로부터의 방열에 의한 가열 효율의 저하, 부착물 등의 표면 오염을 방지할 수 있다.
또한, 이온 주입 및 전극 증착을 공통의 마스크재로 행하는 프로세스, 소위 셀프 얼라인먼트 프로세스에의 응용도 가능하게 된다.
또한, 이와 같은 불순물 활성화 방법을 이용함으로써 SiC에 의한 다이오드 트랜지스터나 CMIS 등의, 각종 반도체 소자를 작성할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예1에서는, 극천 접합에 적용한 경우에 대해 설명하였지만, 이온 주입에서의 가속 에너지를 크게 한, 깊은 불순물 확산층의 활성화에도 적용할 수 있다.
또한, 예를 들면, 상기 실시예1에서는，CMIS의 nMIS 형성 영역 혹은 pMIS 형성 영역을 선택적으로 어닐링한 경우에 대해 설명하였지만, CVD, PVD, 스퍼터법 등 에 의해 퇴적된 성막 영역을 칩 내에서 선택적으로 어닐링하여, 해당 부분만 막질을 변화시키는 경우에도 적용할 수 있다.
또한, 예를 들면, 상기 실시예1에서는，MISFET의 소스·드레인으로 되는 반도체 영역에 어닐링 처리를 적용한 경우에 대해 설명하였지만, 바이폴라 트랜지스터의 에미터·베이스로 되는 반도체 영역에도 적용할 수 있다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용되는 것이다.
도 1은 본 발명의 일 실시예인 반도체 장치의 제조 공정 중의 주요부 단면도.
도 2는 도 1에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 3은 도 2에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 4는 도 3에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 5는 도 4에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 9는 Si 기판에서의 장파장 레이저 반사율 변동의 반사율 조정막의 막 두께, 반사율 의존성을 도시하는 설명도.
도 10은 도 9의 실험 과정을 도시하는 설명도.
도 11은 장파장 레이저에 의해 어닐링된 이온 주입층의 시트 저항의 반사율 조정막의 막 두께 의존성을 도시하는 설명도.
도 12는 이온 주입 및 그 후의 장파장 레이저 어닐링에 의해 형성된 불순물확산층의 시트 저항을 도시하는 그래프.
도 13은 반사율 변동의 반사율 조정막의 막 두께, 반사율 의존성을 도시하는 설명도.
도 14는 실리콘의 흡수 계수의 파장 의존성을 도시하는 그래프.
도 15는 내인성 흡수의 설명도.
도 16은 자유 전자 흡수의 설명도.
도 17은 본 발명의 다른 실시예인 반도체 장치의 제조 공정 중의 주요부 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 19는 본 발명의 다른 실시예인 반도체 장치의 제조 공정의 설명도.
도 20은 SiC 기판에서의 장파장 레이저 반사율 변동의 반사율 조정막의 막 두께 의존성을 도시하는 설명도.
도 21은 SiC 기판에서 이온 주입 및 그 후의 장파장 레이저 어닐링에 의해 형성된 불순물 확산층의 포토루미네센스 스펙트럼의 반사율 의존성을 도시하는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
1C : 칩
1W : 반도체 웨이퍼
2 : 소자 분리 영역
3 : p형 웰
4 : 임계값 전압 조정층
5 : n형 웰
6 : 임계값 전압 조정층
7 : 게이트 절연막
8, 9 : 게이트 전극
10 : 보호막
11 : n-형 반도체 영역
12 : p-형 반도체 영역
13 : 사이드월
14 : n+형 반도체 영역
15 : p+형 반도체 영역
16 : 표면 보호막
17 : 반사율 조정막
18 : 배선층간 절연막
19 : 플러그
20 : 레이저광(입사광)
20a, 20b, 20c : 반사광
21 : 니켈막
22, 23 : 니켈 실리사이드막
Ap, An, A1, A2, A3, A4 : 영역

Claims (9)

  1. (a) 광원의 광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 반사율 조정막을, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 형성하는 공정,
    (b) 상기 제1 영역 상의 상기 반사율 조정막을 에칭하는 공정
    을 포함하고,
    (c) 상기 공정 (b) 후, 상기 반도체 기판에 상기 광을 조사함으로써, 상기 제1 영역에 대하여 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 광원은 3㎛ 이상의 장파장 레이저이며,
    상기 반사율 조정막은 금속막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반사율 조정막은 상기 광의 파장에서의 복소 굴절률의 복소 성분이 1 이상의 값을 갖는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 공정 (c)에 의해, MISFET의 소스·드레인으로 되는 반도체 영역에 주입된 불순물을 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 공정 (c)에 의해, 바이폴라 트랜지스터의 에미터·베이스로 되는 반도체 영역에 주입된 불순물을 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 공정 (a) 전에, 상기 제2 영역에 바이폴라 트랜지스터를 형성하고,
    상기 공정 (b) 후에, 상기 제1 영역에 MISFET를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 공정 (a) 전에, 상기 제2 영역에 메모리 셀을 형성하고,
    상기 공정 (b) 후에, 상기 제1 영역에 MISFET를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. (a) 반도체 기판의 주면 상에, high-k막을 형성하는 공정,
    (b) 광원의 광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 반사율 조정막을, 상기 high-k막 상에 형성하는 공정,
    (c) 상기 반사율 조정막을 패터닝하여, 상기 반사율 조정막으로 이루어지는 MISFET의 게이트 전극을 형성하는 공정,
    (d) 상기 게이트 전극을 마스크로 하여, 불순물을 이온 주입함으로써 상기 반도체 기판의 주면에 소스·드레인으로 되는 반도체 영역을 형성하는 공정,
    (e) 상기 공정 (d) 후, 상기 반도체 기판에 상기 광을 조사함으로써, 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. (a) 광원의 광의 조사에 대하여 막 두께가 얇아짐에 따라서 반사율이 작아지는 반사율 조정막을, SiC 기판 상에 형성하는 공정,
    (b) 불순물을 이온 주입함으로써 상기 SiC 기판에 반도체 영역을 형성하는 공정,
    (c) 상기 공정 (a) 후, 상기 반도체 기판에 상기 광을 조사함으로써, 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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