CN116705860B - 一种半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims abstract description 92
- 238000002955 isolation Methods 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 238000009792 diffusion process Methods 0.000 claims abstract description 71
- 239000010410 layer Substances 0.000 claims description 74
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 3
- 238000010884 ion-beam technique Methods 0.000 description 16
- -1 boron ions Chemical class 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910010093 LiAlO Inorganic materials 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明公开了一种半导体器件及其制造方法，半导体器件至少包括：衬底；浅槽隔离结构，设置在衬底中，且浅槽隔离结构将衬底划分为多个有源区，有源区包括第一类工作区和第二类工作区，其中第一类工作区的宽度大于第二类工作区的宽度；轻掺杂区，设置在有源区中，轻掺杂区包括受主离子或施主离子；以及防扩散区，设置在轻掺杂区中且位于轻掺杂区的边缘，防扩散区连接于浅槽隔离结构，其中位于第一类工作区的防扩散区具有第一宽度，位于第二类工作区的防扩散区具有第二宽度；其中，当轻掺杂区掺杂受主离子，第一宽度小于第二宽度，当第一类工作区和第二类工作区掺杂施主离子，第一宽度大于第二宽度。本发明能够提升半导体器件的制造良率。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
集成电路的功能越发复杂，晶体管越来越多，密度越来越大，因此芯片的沟道越来越小。其中沟道（channel）是半导体中由于外加电场引起的沿长度方向的导电层，电流在沟道中的流动受到栅极的控制。在沟道长度变小的同时，晶体管开关的速度越快。沟道参数对器件性能影响较大。
在半导体器件中，不同宽度的沟道之间易出现阈值电压不匹配的问题，这会影响半导体器件的制造良率，并导致半导体器件的噪声容限降低。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，以提升半导体器件的噪声容限并提升半导体器件的制造良率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，至少包括：
衬底；
浅槽隔离结构，设置在所述衬底中，且所述浅槽隔离结构将所述衬底划分为多个有源区，所述有源区包括第一类工作区和第二类工作区，其中第一类工作区的宽度大于所述第二类工作区的宽度；
轻掺杂区，设置在所述有源区中，所述轻掺杂区包括受主离子或施主离子；以及
防扩散区，设置在所述轻掺杂区中且位于所述轻掺杂区的边缘，所述防扩散区连接于所述浅槽隔离结构，其中位于所述第一类工作区的所述防扩散区具有第一宽度，位于所述第二类工作区的所述防扩散区具有第二宽度；
其中，当所述轻掺杂区掺杂所述受主离子，所述第一宽度小于所述第二宽度，当第一类工作区和所述第二类工作区掺杂所述施主离子，所述第一宽度大于所述第二宽度。
在本发明一实施例中，所述半导体器件包括隔离氧化层，所述隔离氧化层设置在所述第一类工作区和所述第二类工作区中，且所述隔离氧化层连接于所述浅槽隔离结构的侧壁。
在本发明一实施例中，所述隔离氧化层在所述衬底中的深度大于所述轻掺杂区的深度。
在本发明一实施例中，在形成所述轻掺杂区和所述防扩散区前，所述浅槽隔离结构上设置光阻图案，所述光阻图案与所述第一类工作区的边缘间具有第一距离，所述光阻图案与所述第二类工作区的边缘件间具有第二距离。
在本发明一实施例中，当所述第一类工作区和所述第二类工作区包括受主离子，所述第一距离小于所述第二距离，当所述第一类工作区和所述第二类工作区包括施主离子，所述第一距离大于所述第二距离。
在本发明一实施例中，所述半导体器件包括栅极氧化层，所述栅极氧化层设置在所述轻掺杂区中，且所述栅极氧化层位于所述轻掺杂区的表层，其中所述栅极氧化层连接在相邻的所述隔离氧化层之间。
在本发明一实施例中，所述半导体器件包括多晶硅层，所述多晶硅层设置在所述衬底上，且所述多晶硅层连接多个所述有源区。
在本发明一实施例中，所述第一类工作区的宽度大于所述第二类工作区的两倍宽度。
本发明提供了一种半导体器件的制造方法，包括以下步骤：
提供一衬底，并在所述衬底中形成浅槽隔离结构，且所述浅槽隔离结构将所述衬底划分为多个有源区，所述有源区包括第一类工作区和第二类工作区，其中第一类工作区的宽度大于所述第二类工作区的宽度；
在所述有源区中形成轻掺杂区，所述轻掺杂区包括受主离子或施主离子；以及
在形成所述轻掺杂区的同时，在所述轻掺杂区中形成防扩散区，所述防扩散区位于所述轻掺杂区的边缘，且所述防扩散区连接于所述浅槽隔离结构，其中位于所述第一类工作区的所述防扩散区具有第一宽度，位于所述第二类工作区的所述防扩散区具有第二宽度；
其中，当所述轻掺杂区掺杂所述受主离子，所述第一宽度小于所述第二宽度，当第一类工作区和所述第二类工作区掺杂所述施主离子，所述第一宽度大于所述第二宽度。
在本发明一实施例中，在形成所述轻掺杂区和所述防扩散区前，在所述浅槽隔离结构上形成光阻图案。
在本发明一实施例中，在形成所述光阻图案后，对所述有源区注入离子，且离子的注入方向与所述衬底的表面具有预设夹角。
如上所述，本发明提供了一种半导体器件及其制造方法，对于不同宽度沟道的有源区，本发明意想不到的技术效果为，根据本发明提供的半导体器件，沟道的阈值电压更加均匀，不论是N型有源区还是P型有源区，不论是何种宽度的沟道，半导体器件都具有稳定且相近的阈值电压，从而提升了半导体器件的噪声容限。根据本发明提供的半导体器件的制造方法，在简化制程的同时，能够提升半导体器件的制造良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中半导体器件的俯视布局图。
图2为本发明一实施例中浅槽隔离结构的截面图。
图3为本发明一实施例中光阻图案的俯视示意图。
图4为本发明一实施例中图3中AA’的光阻层截面结构示意图。
图5为本发明一实施例中对衬底注入受主离子的截面示意图。
图6为本发明一实施例中光阻图案的截面结构示意图。
图7为本发明一实施例中对衬底注入施主离子的截面示意图
图8为本发明一实施例中对衬底注入受主离子时，形成隔离氧化层的示意图。
图9为本发明一实施例中对衬底注入施主离子时，形成隔离氧化层的示意图。
图10为本发明一实施例中多晶硅层的截面示意图。
图11为本发明一实施例中NMOS器件的阈值电压测试图。
图12为本发明一实施例中PMOS器件的阈值电压测试图。
图13为本发明一实施例中更改光阻图案到有源区距离的阈值电压测试图。
图中：100、衬底；101、第一类工作区；102、第二类工作区；103、第一类掺杂区；1031、第一轻掺杂区；1032、第一防扩散区；1033、第三轻掺杂区；1034、第三防扩散区；104、第二类掺杂区；1041、第二轻掺杂区；1042、第二防扩散区；1043、第四轻掺杂区；1044、第四防扩散区；200、浅槽隔离结构；300、光阻图案；301、第一类蚀刻窗口；302、第二类蚀刻窗口；400、栅氧化层；401、隔离氧化层；500、多晶硅层；600、栅极结构；PD、第一类型栅极；PU、第二类型栅极；PG、第三类型栅极；D1、第一类宽度；D2、第二类宽度；d1、第一距离；d2、第二距离。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在场效应管中，例如NMOS晶体管中或PMOS晶体管中，沟道设置在源漏两极之间，当对栅极施加电压，晶体管导通时，电流经过沟道在源漏两极之间流通。其中，由NMOS晶体管组成的电路为NMOS集成电路，由PMOS晶体管组成的电阻为PMOS集成电路。在集成电路设计时，通过调整NMOS集成电路和PMOS集成电路的分布和连接，能够形成多种半导体器件。本发明提供了一种半导体器件，并且本发明提供的半导体器件可用于形成静态随机存取存储器、定压二极管、高频二极管、发光二极管（Light-Emitting Diode，LED）、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（MicroProcessor）等等。
请参阅图1和图2所示，本发明提供了一种半导体器件的制造方法，首先提供一衬底100。其中，衬底100例如为形成半导体结构的硅基材。衬底100包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体基板材料，硅层形成于基材上方。本发明并不具体限制衬底100的材料以及厚度。在本实施例中，衬底100可以是本征半导体，也可以在衬底100中注入离子，形成N型半导体或P型半导体，本发明对此不作具体限定。
请参阅图1和图2所示，在本发明一实施例中，在衬底100中形成浅槽隔离结构200。具体的，蚀刻衬底100，形成浅沟槽（图中未显示）。接着通过化学气相沉积（Chemical VaporDeposition，CVD）填充浅沟槽，形成浅槽隔离结构200。其中，浅槽隔离结构200将衬底100划分为多个有源区。在本实施例中，衬底100包括多个宽度的所述有源区。在本发明的其他实施例中，衬底100上多个有源区的宽度也可以一致。其中，有源区用于形成多种类型的器件。在本实施例中，有源区可用于形成NMOS器件或PMOS器件。在本发明的其他实施例中，有源区也可以用于形成建立在NMOS器件或PMOS器件基础上的多种半导体器件，例如LDMOS器件。本发明对此不作限定。
请参阅图1和图2所示，在本发明一实施例中，有源区的宽度被定义为沿衬底100的长度方向上，多个有源区的截面顶线长度。如图1所示，根据所述有源区的宽度，将所述有源区划分第一类工作区101和第二类工作区102。其中第一类工作区101具有第一类宽度D1，第二类工作区102具有第二类宽度D2。其中，第一类宽度D1大于等于第二类宽度D2。在本实施例中，第一类宽度D1大于等于例如1000nm，第二类宽度D2小于例如600nm。如图1所示，第一类宽度D1的有源区和第二类宽度D2的有源区可以为连通状态。如图1所示，第一类宽度D1的有源区和第二类宽度D2的有源区可以为隔离状态，且第一类宽度D1的有源区和第二类宽度D2的有源区之间间隔有浅槽隔离结构200。需要说明的是，本发明对第一类工作区101和第二类工作区102的分布结构不做限定。在本实施例中，第一类工作区101可以与第二类工作区102相邻，第一类工作区101也可以与另一个第一类工作区101相邻。第二类工作区102也可以与另一个第二类工作区102相邻。
请参阅图1至图4所示，在本发明一实施例中，形成浅槽隔离结构200后，在衬底100上形成光阻图案300。具体的，在衬底100上旋涂光刻胶，形成光阻层，并通过曝光蚀刻等方式图案化所述光阻层，形成光阻图案300。在本实施例中，光阻图案300设置在浅槽隔离结构200上。并且，光阻图案300包括第一类蚀刻窗口301和第二类蚀刻窗口302。其中第一类蚀刻窗口301覆盖第一类工作区101，第二类蚀刻窗口302覆盖第二类工作区102。其中，在第一类蚀刻窗口301中，光阻图案300与第一类工作区101的边缘具有第一距离d1。在第二类蚀刻窗口302中，光阻图案300与第二类工作区102的边缘具有第二距离d2。在本实施例中，光阻图案300的厚度H为例如1μm~2μm。在本实施例中，第一类工作区101的两侧到光阻图案300的距离相等，以保证第一类工作区101两侧的离子掺杂浓度一致。同样的，在本实施例中，第二类工作区102的两侧到光阻图案300的距离相等，以保证第二类工作区102两侧的离子掺杂浓度一致。
请参阅图4至图7所示，在本发明一实施例中，对衬底100注入受主离子和施主离子，形成多个轻掺杂区和多个防扩散区。其中，轻掺杂区的深度为浅槽隔离结构200深度的一半。在本实施例中，受主离子为硼离子，且有源区用于形成NMOS器件。如图4和图5所示，当对有源区注入受主离子时，第一距离d1大于第二距离d2，且第一距离d1大于第二距离d2的两倍。其中第一距离d1大于例如1μm，第二距离d2小于例如0.5μm。在本实施例中，施主离子为磷离子，且有源区用于形成PMOS器件。如图6和图7所示，当对有源区注入施主离子时，第二距离d2大于第一距离d1，且第二距离d2大于第一距离d1的两倍。其中第二距离d2大于例如1μm，第一距离d1小于例如0.5μm。需要说明的是，对于宽度位于0.5μm~1μm之间的有源区，本发明对此不作限定。具体的，对于宽度位于0.5μm~1μm之间的有源区，可以将光阻图案300与有源区边缘的间距设置在第一距离d1和第二距离d2之间。
请参阅图4和图5所示，在本发明一实施例中，在形成光阻图案300后，对衬底100注入受主离子，在第一类工作区101中形成第一类掺杂区103，并在第二类工作区102中形成第二类掺杂区104。在本实施例中，受主离子为硼离子，且受主离子的注入离子束与衬底100的表面间具有预设夹角α。其中预设夹角α为例如80°~88°，且具体为例如85°。其中，离子束的注入能量为例如100KeV~500KeV。其中，第一类掺杂区103包括第一轻掺杂区1031和第一防扩散区1032。具体的，部分离子束直接被注入衬底100中，形成第一轻掺杂区1031。另一部分离子束打在光阻图案300上，被反射到第一轻掺杂区1031和浅槽隔离结构200。其中，反射到第一轻掺杂区1031的离子束进入衬底100中，形成第一防扩散区1032。在本实施例中，第一防扩散区1032的离子浓度大于第一轻掺杂区1031的离子浓度。且在衬底100中，第一防扩散区1032的深度小于等于第一轻掺杂区1031的深度。
请参阅图4和图5所示，在本发明一实施例中，当对器件区中注入受主离子，第二类掺杂区104包括第二轻掺杂区1041和第二防扩散区1042。具体的，部分离子束直接注入衬底100中，形成第二轻掺杂区1041。另一部分离子束打在光阻图案300上，被反射到第二轻掺杂区1041和浅槽隔离结构200。其中，反射到第二轻掺杂区1041的离子束进入衬底100中，形成第二防扩散区1042。在本实施例中，第二防扩散区1042的离子浓度大于第二轻掺杂区1041的离子浓度，且在衬底100中，第二防扩散区1042的深度小于等于第二轻掺杂区1041的深度。其中，由于第二距离d2小于第一距离d1，因此经过光阻图案300反射进入衬底100中的离子束数量，第二轻掺杂区1041要多于第一轻掺杂区1031，因此如图5所示，第二防扩散区1042的长度大于第一防扩散区1032的长度。并且，第一轻掺杂区1031的长度大于第二轻掺杂区1041的长度。
请参阅图6和图7所示，在本发明一实施例中，在形成光阻图案300后，对衬底100注入施主离子，在第一类工作区101中形成第一类掺杂区103，并在第二类工作区102中形成第二类掺杂区104。在本实施例中，施主离子为磷离子，且施主离子的注入离子束与衬底100的表面间具有预设夹角α。其中预设夹角α为例如80°~88°，且具体为例如85°。其中，离子束的注入能量为例如100KeV~500KeV。其中，第一类掺杂区103包括第三轻掺杂区1033和第三防扩散区1034。具体的，部分离子束直接被注入衬底100中，形成第三轻掺杂区1033。另一部分离子束打在光阻图案300上，被反射到第三轻掺杂区1033和浅槽隔离结构200。其中，反射到第三轻掺杂区1033的离子束进入衬底100中，形成第三防扩散区1034。在本实施例中，第三防扩散区1034的离子浓度大于第三轻掺杂区1033的离子浓度。且在衬底100中，第三防扩散区1034的深度小于等于第三轻掺杂区1033的深度。
请参阅图6和图7所示，在本发明一实施例中，当对器件区中注入施主离子，第二类掺杂区104包括第四轻掺杂区1043和第四防扩散区1044。具体的，部分离子束直接注入衬底100中，形成第四轻掺杂区1043。另一部分离子束打在光阻图案300上，被反射到第四轻掺杂区1043和浅槽隔离结构200。其中，反射到第四轻掺杂区1043的离子束进入衬底100中，形成第四防扩散区1044。在本实施例中，第四防扩散区1044的离子浓度大于第四轻掺杂区1043的离子浓度。且在衬底100中，第四防扩散区1044的深度小于等于第四轻掺杂区1043的深度。其中，由于第二距离d2小于第一距离d1，因此经过光阻图案300反射进入衬底100中的离子束数量，第四轻掺杂区1043要多于第一轻掺杂区1031，因此如图7所示，第三防扩散区1034的长度大于第四防扩散区1044的长度。并且，第三轻掺杂区1033的长度大于第四轻掺杂区1043的长度。在本发明中，不同的器件区，以及不同类型的工作区同时完成离子注入，形成不同浓度的掺杂区。
请参阅图5至图9所示，在本发明一实施例中，形成多个轻掺杂区和多个防扩散区后，去除光阻图案300，并氧化有源区的表层，形成栅氧化层400和隔离氧化层401。在本实施例中，通过热氧化法在衬底100上生长栅氧化层400。在本实施例中，生长栅氧化层400的气体源为氧气，气体源流量为例如2sccm~10sccm，反应温度为例如900℃~1000℃，反应时间为例如30min~60min。在生长栅氧化层400时，氧气会扩散进入浅槽隔离结构200与有源区的界面并将有源区边缘氧化，形成隔离氧化层401。其中，栅氧化层400和隔离氧化层401为氧化硅。根据本发明提供的方法形成的氧化硅更加致密，可靠性更高。隔离氧化层401的隔离性能优于浅槽隔离所填充的氧化物，从而提高器件之间的隔离性能，以使相邻器件承受高电压时不会发生击穿问题。在本实施例中，隔离氧化层401位于有源区的侧部，且隔离氧化层401连接于浅槽隔离结构200。在本实施例中，隔离氧化层401的深度与浅槽隔离结构200的深度相等。在本发明的其他实施例中，由于制程误差或是制程参数影响，隔离氧化层401的深度可以小于浅槽隔离结构200的深度，或大于浅槽隔离结构200的深度。在本实施例中，如图8所示，隔离氧化层401形成于防扩散区。其中，隔离氧化层401与浅槽隔离结构200的侧壁平行。本发明不限定隔离氧化层401的形状。在本发明的其他实施例中，隔离氧化层401为四边形，且不限于梯形和平行四边形等等。其中，在第一类工作区101和第二类工作区102中，隔离氧化层401的厚度一致。
请参阅图5至图9所示，在本发明一实施例中，在形成隔离氧化层401后，衬底100中的有源区宽度减小。如图8和图9所示，有源区包括第一类工作区101和第二类工作区102。其中，形成隔离氧化层401前，第一类工作区101的宽度为D1，形成隔离氧化层401后，第一类工作区101的宽度为D10。形成隔离氧化层401前，第二类工作区102的宽度为D2，形成隔离氧化层401后，第二类工作区102的宽度为D20。其中，D1＞D10，D2＞D20。
请参阅图5至图9所示，在本发明一实施例中，当对第一类工作区101和第二类工作区102注入受主离子时，随着栅氧化层400和隔离氧化层401的形成，有源区中的掺杂离子，尤其是有源区边缘的掺杂离子会朝着靠近浅槽隔离结构200的方向移动。其中，对于第一类工作区101，离子的扩散区域占整个有源区的比例更小，因此受到掺杂离子扩散的影响较小。且具体的，第一类工作区101的宽度大于1μm，根据实验证明，第一类工作区101受到掺杂离子扩散的影响可以不计。对于第二类工作区102，离子的扩散区域占整个有源区的比例更大，因此受到掺杂离子扩散的影响较大。且具体的，第二类工作区102的宽度小于0.5μm，根据实验证明，第二类工作区102受到掺杂离子扩散的影响，器件的阈值电压会发生显著下降，从而影响到器件性能。在本发明中，第二防扩散区1042的离子浓度大于第二轻掺杂区1041，因此在形成隔离氧化层401的同时，离子扩散进入隔离氧化层401以及较近靠近隔离氧化层401，发生了离子扩散的第二防扩散区1042的离子浓度和第二轻掺杂区1041的离子浓度相近，从而避免第二类工作区102的阈值电压降低。具体的，能够降低沟道宽度效应。在形成隔离氧化层401和栅氧化层400的同时，使第一类工作区101和第二类工作区102的离子浓度维持在同一水平。其中同一水平指的是两种有源区的离子浓度位于同一范围内，具体可以是两种有源区的离子浓度相等或两种有源区的离子浓度误差不超过阈值。本发明对阈值数值不作限定。
请参阅图5至图9所示，在本发明一实施例中，当对第一类工作区101和第二类工作区102注入施主离子时，随着栅氧化层400和隔离氧化层401的形成，隔离氧化层401中的掺杂离子磷离子会朝着有源区移动，从而提升有源区边缘的离子浓度。对于第一类工作区101，离子移动扩散区域占第一类工作区101的比例较小。对于第二类工作区102，离子移动扩散区域占第二类工作区102的比例较大。因此在形成隔离氧化层401时，第二类工作区102的平均离子浓度高于第一类工作区101的平均离子浓度。在本实施例中，在注入施主离子时，第一类工作区101的边缘离子浓度得以提升，因此在扩散时，第一类工作区101的扩散面积更大，从而使第一类工作区101和第二类工作区102的离子浓度维持在同一水平。其中同一水平指的是两种有源区的离子浓度位于同一范围内，具体可以是两种有源区的离子浓度相等或两种有源区的离子浓度误差不超过阈值。本发明对阈值数值不作限定。需要说明的是，图8和图9中的掺杂区为示意图，本发明不限定扩散发生后的掺杂区结构。
请参阅图1、图8至图10所示，在本发明一实施例中，形成栅氧化层400后，在栅氧化层400上形成多晶硅层500。在本实施例中，通过化学气相沉积（Chemical VaporDeposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical VaporDeposition，PECVD）等方式在衬底100上沉积多晶硅，接着在掩膜的保护下，对沉积的多晶硅进行图案化，形成多晶硅层500。如图1所示，沉积在衬底100上的多晶硅覆盖衬底100的表面，图案化后的多晶硅层500呈条状。本发明对多晶硅层500的厚度、宽度和长度不作限定。多晶硅层500用于形成栅极结构600。在本实施例中，多晶硅层500覆盖多个有源区，其中覆盖有源区的部分多晶硅层500形成栅极结构600。
请参阅图1、图8至图10所示，在本发明一实施例中，本发明提供了一种半导体器件，且所述半导体器件的器件区布局如图1所示。在本实施例中，多晶硅层500沿衬底100的长度方向延伸。在本实施例中，有源区和浅槽隔离结构200沿衬底100的宽度方向延伸。且多晶硅层500横跨多个有源区，形成多个栅极结构600。沿多晶硅层500的延伸方向，栅极结构600两侧分别设置源极区（Source，S）和漏极区（Drain，D）。具体的，本发明的栅极结构600包括第一类型栅极PD，第二类型栅极PU和第三类型栅极PG。其中，第一类型栅极PD的有源区宽度大于第三类型栅极PG的有源区宽度，第三类型栅极PG的有源区宽度大于第二类型栅极PU的有源区宽度。其中，第一类型栅极PD和第三类型栅极PG所在的有源区为NMOS有源区，第二类型栅极PU所在的有源区为PMOS有源区。在本实施例中，第三类型栅极PG和第一类型栅极PD的有源区相连通，且第一类型栅极PD和第三类型栅极PG所在的多晶硅层500不同。在本实施例中，第一类型栅极PD和第二类型栅极PU的有源区之间通过浅槽隔离结构200隔离，第一类型栅极PD和第二类型栅极PU所在的多晶硅层500相同。第二类型栅极PU和第三类型栅极PG的有源区不同，且所在的多晶硅层500不同。其中，本发明所述半导体器件包括多个第一类型栅极PD、多个第二类型栅极PU和多个第三类型栅极PG。第一类型栅极PD和第二类型栅极PU可以形成反相器，并通过两个反相器形成互锁结构，通过这样的特性来实现数据的保存。因此本发明提供的半导体器件可用于形成存储设备，例如静态随机存储器（StaticRandom Access Memory，SRAM）。
请参阅图1、图8至图13所示，在本发明一实施例中，在形成栅极结构600后，接着对衬底100注入离子，形成源极区和漏极区。根据形成的半导体器件不同，还可以形成体区和漂移区等掺杂区域，本发明对此不做限定。在本发明中，通过调节沟道掺杂，补偿掺杂离子扩散对器件阈值电压的影响，可以调节阈值电压随沟道宽度的变化，例如可以使沟道宽度不同的器件的阈值电压相近或相同。如图11和图12所示，根据本发明提供的半导体器件及其制造方法，沟道阈值电压明显提高，并且电场强度的均匀度更好。如图13所示，图13是对于固定沟道宽度的半导体器件，调节光阻图案300到有源区距离时阈值电压的变化量。可以看到，当光阻图案300到有源区的距离减小时，沟道阈值电压增加，即沟道有效掺杂浓度增加。
本发明提供了一种半导体器件及其制造方法，其中半导体器件包括衬底、浅槽隔离结构、轻掺杂区和防扩散区。在本发明中，浅槽隔离结构设置在衬底中，且浅槽隔离结构将衬底划分为多个有源区，其中有源区包括第一类工作区和第二类工作区，并且第一类工作区的宽度大于第二类工作区的宽度。在本发明中，轻掺杂区设置在有源区中，并且轻掺杂区包括受主离子或施主离子。在本发明中，防扩散区设置在轻掺杂区中且位于轻掺杂区的边缘，防扩散区连接于浅槽隔离结构。其中位于第一类工作区的防扩散区具有第一宽度，位于第二类工作区的防扩散区具有第二宽度。其中，当轻掺杂区包括受主离子，第一宽度小于第二宽度，当第一类工作区和第二类工作区包括施主离子，第一宽度大于第二宽度。本发明意想不到的技术效果为，根据本发明提供的半导体器件，沟道的阈值电压更加均匀，不论是N型有源区还是P型有源区，不论是何种宽度的沟道，半导体器件都具有稳定且相近的阈值电压，从而提升了半导体器件的噪声容限。并且根据本发明提供的半导体器件的制造方法，在简化制程的同时，能够提升半导体器件的制造良率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (9)
1.一种半导体器件，其特征在于，至少包括：
衬底；
浅槽隔离结构，设置在所述衬底中，且所述浅槽隔离结构将所述衬底划分为多个有源区，所述有源区包括第一类工作区和第二类工作区，其中第一类工作区的宽度大于所述第二类工作区的宽度；
轻掺杂区，设置在所述有源区中，所述轻掺杂区设置在所述第一类工作区中和所述第二类工作区中，其中所述轻掺杂区包括受主离子或施主离子；
隔离氧化层，设置在所述第一类工作区和所述第二类工作区中，且所述隔离氧化层连接于所述浅槽隔离结构的侧壁，其中所述隔离氧化层在所述衬底中的深度大于所述轻掺杂区的深度；以及
防扩散区，设置在所述轻掺杂区中且位于所述轻掺杂区的边缘，所述防扩散区连接于所述隔离氧化层，其中位于所述第一类工作区的所述防扩散区具有第一宽度，位于所述第二类工作区的所述防扩散区具有第二宽度，其中所述防扩散区的掺杂离子和所述轻掺杂区的掺杂离子相同；
其中，当所述轻掺杂区掺杂所述受主离子，所述第一宽度小于所述第二宽度，当第一类工作区和所述第二类工作区掺杂所述施主离子，所述第一宽度大于所述第二宽度。
2.根据权利要求1所述的一种半导体器件，其特征在于，在形成所述轻掺杂区和所述防扩散区前，所述浅槽隔离结构上设置光阻图案，所述光阻图案与所述第一类工作区的边缘间具有第一距离，所述光阻图案与所述第二类工作区的边缘件间具有第二距离。
3.根据权利要求2所述的一种半导体器件，其特征在于，当所述第一类工作区和所述第二类工作区包括受主离子，所述第一距离小于所述第二距离，当所述第一类工作区和所述第二类工作区包括施主离子，所述第一距离大于所述第二距离。
4.根据权利要求1所述的一种半导体器件，其特征在于，所述半导体器件包括栅极氧化层，所述栅极氧化层设置在所述轻掺杂区中，且所述栅极氧化层位于所述轻掺杂区的表层，其中所述栅极氧化层连接在相邻的所述隔离氧化层之间。
5.根据权利要求1所述的一种半导体器件，其特征在于，所述半导体器件包括多晶硅层，所述多晶硅层设置在所述衬底上，且所述多晶硅层连接多个所述有源区。
6.根据权利要求1所述的一种半导体器件，其特征在于，所述第一类工作区的宽度大于所述第二类工作区的两倍宽度。
7.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供一衬底，并在所述衬底中形成浅槽隔离结构，且所述浅槽隔离结构将所述衬底划分为多个有源区，所述有源区包括第一类工作区和第二类工作区，其中第一类工作区的宽度大于所述第二类工作区的宽度；
在所述有源区中形成轻掺杂区，所述轻掺杂区包括受主离子或施主离子，其中所述轻掺杂区设置在所述第一类工作区中和所述第二类工作区中；
在形成所述轻掺杂区的同时，在所述轻掺杂区中形成防扩散区，所述防扩散区位于所述轻掺杂区的边缘，且所述防扩散区连接于所述浅槽隔离结构，其中位于所述第一类工作区的所述防扩散区具有第一宽度，位于所述第二类工作区的所述防扩散区具有第二宽度，其中所述防扩散区的掺杂离子和所述轻掺杂区的掺杂离子相同；以及
形成隔离氧化层于所述第一类工作区和所述第二类工作区中，其中所述隔离氧化层连接于所述浅槽隔离结构的侧壁，且所述隔离氧化层在所述衬底中的深度大于所述轻掺杂区的深度；
其中，当所述轻掺杂区掺杂所述受主离子，所述第一宽度小于所述第二宽度，当第一类工作区和所述第二类工作区掺杂所述施主离子，所述第一宽度大于所述第二宽度。
8.根据权利要求7所述的一种半导体器件的制造方法，其特征在于，在形成所述轻掺杂区和所述防扩散区前，在所述浅槽隔离结构上形成光阻图案。
9.根据权利要求8所述的一种半导体器件的制造方法，其特征在于，在形成所述光阻图案后，对所述有源区注入离子，且离子的注入方向与所述衬底的表面具有预设夹角。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310953307.2A CN116705860B (zh) | 2023-08-01 | 2023-08-01 | 一种半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310953307.2A CN116705860B (zh) | 2023-08-01 | 2023-08-01 | 一种半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116705860A CN116705860A (zh) | 2023-09-05 |
| CN116705860B true CN116705860B (zh) | 2023-10-31 |
Family
ID=87831424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310953307.2A Active CN116705860B (zh) | 2023-08-01 | 2023-08-01 | 一种半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116705860B (zh) |
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|---|---|
| CN116705860A (zh) | 2023-09-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |