WO2011037003A1 - 電界効果型トランジスタおよび集積回路 - Google Patents

電界効果型トランジスタおよび集積回路 Download PDF

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WO2011037003A1
WO2011037003A1 PCT/JP2010/065234 JP2010065234W WO2011037003A1 WO 2011037003 A1 WO2011037003 A1 WO 2011037003A1 JP 2010065234 W JP2010065234 W JP 2010065234W WO 2011037003 A1 WO2011037003 A1 WO 2011037003A1
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field effect
effect transistor
thin film
gate electrode
metal
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PCT/JP2010/065234
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English (en)
French (fr)
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幹夫 福原
敏夫 佐々木
肇 吉田
明久 井上
洋 川原田
哲志 関口
美紀子 齋藤
潤 水野
Original Assignee
国立大学法人東北大学
学校法人早稲田大学
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Definitions

  • the present invention relates to a field effect transistor and an integrated circuit using a thin film made of an amorphous alloy or metal glass.
  • the power consumption can be reduced to about 1 / 100,000 compared with the conventional integrated circuit, the operating limit is relaxed, and the problem of the inability to integrate the circuit due to heat generation is avoided. it can.
  • the single-electron-operated device system functions based on a new single-electron operating principle called the Coulomb blockade phenomenon.
  • This phenomenon is a phenomenon of a quantum effect that appears when the metal or semiconductor material size is reduced to nano-size.
  • nanometer-scale metals or semiconductors also known as “conductor islands” or “Coulomb islands”
  • nanometer gaps also known as “tunnel gaps”
  • electron movement is blocked (blocked) Only when a certain voltage or higher is applied, electrons move from the electrodes to these islands by a tunneling phenomenon (see, for example, Non-Patent Document 1).
  • Single-electron tunneling is inherently small in structure and suitable for high-density integration, but in order to integrate Coulomb islands down to nanometer size and operate at room temperature, between islands
  • the gap needs to be a nanoscale or sub-nanoscale diameter gap having a capacitance of 1.6 aF or less.
  • room temperature operation as single-electron tunneling have been made (for example, see Non-Patent Document 2).
  • proton tunneling which is the tunneling of atoms
  • the charge is +1, so the polarity is opposite to that of single-electron tunneling.
  • the atomic tunneling can overcome the disadvantage caused in the conventional semiconductor device that it does not operate with the generation of a leakage current due to the tunnel effect. Further, in a device using single electron tunneling and atomic tunneling, electrons move due to a tunnel phenomenon, so that wiring is unnecessary.
  • the present inventors have conducted a direct current / alternating current action (see, for example, Non-Patent Documents 3 and 4) and Coulomb vibration (for example, Non-Patent Documents 5 and 6) in an amorphous alloy at low temperatures and normal temperatures. (See below).
  • the inventors of the present invention also have an integrated microstructure in which quantum dots are tunneled by a method in which an alloy containing a metal amorphous is charged with hydrogen by various methods such as electrolysis, ion implantation, and gas infiltration. Has been found to be formed (see, for example, Patent Document 1).
  • the present inventors are seeking the size of the metal cluster of the alloy and the size of the tunnel diameter between the metal clusters (see, for example, Non-Patent Documents 7 and 8).
  • Non-Patent Documents 3 and 4 and Patent Document 1 are further developed to operate at room temperature and to enable high-density integration. It is an object to provide field effect transistors and integrated circuits that operate with electrons or atoms.
  • the present inventors have conducted intensive research based on a new idea, and applied electrolysis, ion implantation, and gas permeation methods to amorphous alloys or metallic glasses containing metallic amorphous.
  • the present invention was completed by forming voids having nanoscale or sub-nanoscale diameter capacitances by charging hydrogen by various methods.
  • the present invention can be supplemented by rapid cooling deposition using liquid nitrogen or liquid hydrogen refrigerant by these methods.
  • the field effect transistor according to the present invention is provided with a thin film made of an amorphous alloy or metallic glass, an electrically insulating film provided on one surface of the thin film, and both ends of the thin film.
  • the thin film has a source electrode, a drain electrode, and a gate electrode provided on the surface of the coating, and the thin film is formed with nanoscale or sub-nanoscale gaps or tunnels arranged in a two-dimensional plane or a three-dimensional space.
  • a metal polyhedron structure or metal cluster having a plurality of conductive islands, and hydrogen dissolved between the metal polyhedron structure or the metal clusters forms a void having a nanoscale or sub-nanoscale diameter capacitance, and protons or electrons Is configured to tunnel through the gap.
  • a gap having a nanoscale or subnanoscale diameter capacitance is formed between conductive islands of a nanoscale or subnanoscale size metal polyhedral structure or metal cluster by electrostatic induction from a gate electrode. Therefore, it is possible to operate at a temperature from extremely low temperature to 200 ° C. by utilizing the tunneling of protons or electrons.
  • the width of the conductive island is limited to 30 nm, but in an example of the present invention, the size of the metal cluster is about 0.55 nm and the average gap between the clusters is about 0.13 nm.
  • Coulomb vibration overcomes background thermal noise and tunneling occurs easily.
  • the amorphous alloy or metallic glass constituting the thin film has an ideal network structure without wiring, it is a quantum dot cellular automaton that operates by the close interaction of single electrons or protons.
  • electrostatic force from adjacent cells works between cells, but electron and proton tunneling does not occur, and crosstalk between wirings can be avoided, so conventional semiconductor integrated circuits
  • the drawbacks of can be completely overcome.
  • the field effect transistor according to the present invention can cause DC / AC conversion, rectifying action, switching action, memory action, current amplification action, electromagnetic assist Coulomb vibration, and optical assist Coulomb vibration.
  • a quantum dot phenomenon occurs under irradiation of light or electromagnetic waves in a magnetic field, and a modulation signal can appear.
  • laser processing can be performed with an active layer of a quantum dot array.
  • This quantum dot laser can also cause a phenomenon called “electroluminescence” that changes electricity into light, or “photoluminescence” that emits light of another wavelength when irradiated with visible light of a certain wavelength.
  • the amorphous alloy or the metal glass constituting the thin film contains a metal amorphous, a metal polyhedral structure such as a tetrahedron, an octahedron, a dodecahedron, an icosahedron, a metal cluster or It is preferable that the structure is partially or entirely composed of combinations of the derived structures.
  • hydrogen atoms When hydrogen atoms are absorbed into such amorphous alloys or metallic glasses, they first penetrate between the clusters to form voids or sub-nano-sized tunnels, and when the amount of hydrogen increases, metal polyhedra or metal clusters It penetrates into and is dissolved.
  • its solid solubility limit varies depending on the element that has an affinity for hydrogen atoms, the structure in which hydrogen atoms are in solid solution up to the maximum solid solution limit is ideal because a nano-order uniform tissue network structure is created throughout the system. Nanomaterial.
  • the amorphous alloy or the metal glass constituting the thin film uses both a metal element having a good affinity with hydrogen and a metal element having no affinity for hydrogen. Since the generation temperature of the quantum dot phenomenon can be controlled by the amount of the metal element having high affinity with hydrogen, it is preferable to change the type and composition of the constituent elements according to various uses. Furthermore, since the sensitivity of the quantum dot phenomenon varies depending on the ratio between a metal element having a high affinity for hydrogen and a hydrogen atom, it is preferable to change the amount of the metal element or hydrogen atom depending on the application.
  • the ratio of metal element to hydrogen atom is preferably 4: 1, and in the case of an octahedron, 8: 1 is preferable.
  • the amorphous alloy or the metal glass is, for example, transition elements such as nickel (Ni), niobium (Nb), zirconium (Zr), copper (Cu), titanium (Ti). It is preferable that two or more kinds of health-innocent metal elements such as aluminum (Al), palladium (Pd), magnesium (Mg), iron (Fe), and vanadium (V) are contained.
  • gallium arsenide (GaAs) uses expensive Ga and toxic As, and there is a concern that the amount of use may increase in terms of economy and health and safety. Has been. On the other hand, it is economical and safe because it contains a metal element that is inexpensive and harmless to health.
  • the film is made of an oxide or nitride of a group IIIB element or a group IVB element.
  • the coating is preferably made of alumina, silica, silicon nitride or boron nitride. In this case, since these materials are highly insulating, electrostatic induction from the gate electrode can be effectively caused.
  • the field effect transistor according to the present invention has a gate drive voltage of 0.5 to 15 mV, which is less than a thousandth of three digits because of the electrostatic amplification effect. It becomes low and is energy saving. Further, since the drain current is modulated by 3 to 6 digits from the metal conduction state to the insulation state, a switching action can be performed, which is suitable for high-speed computation.
  • the gate drive voltage is direct current, the polarity is determined by the direction of current flow, so that the flow of electrons or protons can be controlled arbitrarily and accurately.
  • the thin film is smoothed on both sides, and is attached to the insulating substrate on the other surface, and the source electrode, the drain electrode, and the gate electrode are formed simultaneously. It is preferable to be provided.
  • the film quality of the thin film can be made uniform by smoothing the surface of the thin film. Thereby, electrostatic breakdown of the gate electrode can be suppressed, and reliability can be improved.
  • the number of manufacturing steps can be reduced by forming the source electrode, the drain electrode, and the gate electrode at the same time. As a result, the frequency of use of expensive manufacturing apparatuses is reduced, so that the cost can be reduced.
  • the film is formed by sputtering, and the source electrode, the drain electrode, and the gate electrode are formed by sputtering or vapor deposition.
  • the coating is provided by sputtering through a metal mask, and the source electrode, the drain electrode and the gate electrode are provided by sputtering or vapor deposition through a metal mask. May be.
  • the coating is provided by exposing a photoresist through a photomask, removing the photoresist, and forming a film by sputtering.
  • the source electrode, the drain electrode, and the gate electrode are formed through a photomask.
  • the resist may be exposed to light and the photoresist may be removed, and then formed by sputtering or vapor deposition. In these cases, the film, the source electrode, the drain electrode, and the gate electrode can be easily processed. When a photomask and a photoresist are used, finer processing is possible.
  • the field effect transistor according to the present invention is preferably configured to operate in a gate voltage range of +10 mV to ⁇ 10 mV. In this case, even when the gate voltage is in the range of +10 mV to ⁇ 10 mV, the drain resistance changes by about 4 digits, so that the on / off state of the switch can be realized.
  • the gate electrode may be composed of a first gate electrode for signal current control and a second gate electrode for signal modulation.
  • the field-effect transistor according to the present invention is provided on the other surface of the thin film, and includes an electrically insulating second film made of the same material as the film, and a signal modulation provided on the surface of the second film. Or a back gate electrode for bias application.
  • the field effect transistor according to the present invention may have a protection circuit for preventing electrostatic breakdown provided on the gate electrode. In this case, electrostatic breakdown can be suppressed by the protection circuit for preventing electrostatic breakdown.
  • An integrated circuit includes an insulating base having a plurality of separation grooves formed on a surface thereof, and a plurality of field effect transistors according to the present invention provided on the surface of the insulating base by separating each of the separation grooves.
  • An electric field shield layer serving also as a VSS (ground) layer or a VDD (power supply) layer provided to cover the surface of the insulating base and the surface of each field effect transistor;
  • a wiring layer provided to connect elements such as a field effect transistor, a capacitor, a resistor, and an inductance.
  • an integrated circuit according to the present invention includes an insulating base having a plurality of holes formed on the surface, a plurality of field effect transistors according to the present invention provided inside each hole, the surface of the insulating base, It may have a wiring layer that covers the surface of each field effect transistor and is provided so that other field effect transistors, capacitors, resistors, inductances, and other elements can be connected.
  • a thin film made of an amorphous alloy or metal glass has a low resistance, it can be directly applied to a power supply wiring and a signal wiring. Therefore, the number of connection wirings and contacts can be reduced, and a low-voltage low-power integrated circuit that completely overcomes the drawbacks of conventional semiconductor integrated circuits can be obtained. It is also effective when used for long-distance wiring.
  • the multilayer integrated circuit according to the present invention is formed by stacking a plurality of integrated circuits according to the present invention, and is characterized by connecting elements such as a chip capacitor, a chip resistor, and a chip single electron transistor to each wiring layer. .
  • a stacked circuit of field effect transistors according to the present invention is formed by stacking a plurality of field effect transistors according to the present invention, and each field effect transistor is connected by a through wiring. . Since the stacked integrated circuit and the stacked circuit of the field effect transistor according to the present invention have a three-dimensional configuration, the size can be reduced. In addition, the influence of parasitic wiring can be reduced.
  • a system using a field effect transistor according to the present invention includes a functional circuit including the field effect transistor according to the present invention, a low voltage stabilization circuit connected to the functional circuit, and a power source for the field effect transistor. It also has a level shifter circuit or a low voltage interface circuit that also serves as a circuit.
  • a field effect transistor which operates at room temperature and can be integrated at high density and which operates with single electrons or atoms.
  • FIG. 2A is a plan view of the field effect transistor shown in FIG. 1
  • FIG. 2B is a cross-sectional view taken along the line CD
  • FIG. 2C is a cross-sectional view taken along the line AB.
  • It is sectional drawing which shows the creation process of the field effect transistor shown in FIG. 2 is a graph showing changes in drain resistance (Drain Resistance) and drain resistivity (DrainResistivity) with respect to a DC gate voltage (Gate Voltage) of the field effect transistor shown in FIG. 1.
  • 2 is a graph showing changes in drain current (Drain-Current) with respect to gate voltage (Gate-Voltage) when the drain voltage of the field-effect transistor shown in FIG.
  • 2 is a graph showing a drain voltage Vds characteristic of a drain current Ids showing characteristics of a turn-style transistor by the field effect transistor shown in FIG. 1.
  • 2 is a graph showing a change in drain current (Drain Current) with respect to gate voltage (Gate Voltage) when an AC bias voltage is loaded on the drain electrode of the field effect transistor shown in FIG. 1.
  • FIG. 2 is a graph showing a change in capacitance (Capacitance) with respect to a gate voltage (Gate Voltage) when an AC voltage having a frequency of 10, 20, and 60 kHz is applied to the gate electrode of the field effect transistor shown in FIG. 1.
  • Capacitance Capacitance
  • Gate Voltage Gate Voltage
  • FIG. 1A is a configuration diagram illustrating an example of a system using a conventional interface using the field effect transistor according to the embodiment of the present invention
  • FIG. 3B is a configuration diagram illustrating an example of a system using a low voltage interface.
  • the field effect transistor 10 includes a thin film 11, a film 12, a source electrode 13, a drain electrode 14, and a gate electrode 15.
  • An effective gate region is defined by a channel width W and a channel length L.
  • the thin film 11 is made of an amorphous alloy or metallic glass.
  • the thin film 11 has a metal polyhedral structure or metal cluster having a plurality of conductive islands formed by arranging nanoscale or sub-nanoscale gaps or tunnels in a two-dimensional plane or three-dimensional space.
  • the thin film 11 is configured such that hydrogen having a solid solution between metal polyhedral structures or metal clusters forms voids having a capacitance of nanoscale or sub-nanoscale diameter, and protons or electrons are tunneled through the voids.
  • the coating 12 is made of an oxide film of a silicon oxide film SiO 2 or an aluminum oxide film Al 2 O 3 having electrical insulation, and is provided on one surface of the thin film 11.
  • the coating 12 has a thickness of 70 nm.
  • the source electrode 13 and the drain electrode 14 are made of gold Au, and are provided on both ends of the thin film 11 by depositing chromium Cr as a base and sputtering.
  • the gate electrode 15 is made of gold Au, and is provided by depositing chromium Cr as a base on the coating 12 and sputtering.
  • the source electrode 13, the drain electrode 14, and the gate electrode 15 may be made of aluminum or copper, which is a common semiconductor.
  • the Cr film thickness is about 10 nm and the Au film thickness is about 340 nm.
  • the thin film 11 made of an amorphous alloy or metallic glass is manufactured as follows. First, a ribbon-like sample having a thickness of 30 ⁇ m was prepared from an alloy ingot arc-melted to an arbitrary composition under an Ar atmosphere by a single roll liquid quenching method with a cooling rate of ⁇ 10 7 m / s, and then a dicing saw or the like. And cut into 1 mm width and 7 mm length. Since the amorphous alloy ribbon immediately after being produced by the single roll method has many irregularities on the surface, as shown in FIG. 3A, after cutting with a dicing saw, a high-precision file (diamond The surface unevenness is eliminated and smoothed with a paste, CMP, or the like. Further, when the electrically insulating film 12 is formed, the thin film 11 is partially thinned due to the problem of sharp corners and step coverage (steps), so that the gate dielectric breakdown due to electric field concentration is prevented. Is rounded.
  • Hydrogen was charged by an electrolysis method or a gas atmosphere method.
  • the electrolysis method was performed at room temperature at a current density of 30 A / m 2 in a solution in which 1.4 g / l thiourea was added to 0.5 MH 2 SO 4 .
  • the gas atmosphere method was performed in a hydrogen atmosphere at 200 to 300 ° C. and 1 atm for 1 hour.
  • the present invention can be supplemented by rapid cooling deposition using liquid nitrogen or liquid hydrogen refrigerant without using the hydrogen injection method.
  • Table 1 shows an example of the thin film 11 made of an amorphous alloy or metal glass.
  • the amount of hydrogen was determined by an inert gas transfer thermal conductivity method. Hydrogen is dissolved in a self-organized manner between metal polyhedral structures or metal clusters by charging with hydrogen, and ⁇ 2.5 at. An integrated microstructure (cell) with% free volume (atomic vacancies) is created.
  • the materials to which the present invention is applied are all metal elements included in the claims, and are not limited to the materials described in Table 1.
  • the thin film 11 is bonded to the insulating substrate 17 with a heat-resistant instantaneous adhesive 16 or the like in consideration of the heat-resistant temperature.
  • the adhesive 16 may be selected in consideration of the process heat resistance after bonding and the use environment (cold resistance, heat resistance).
  • a high heat resistance epoxy adhesive may be used.
  • an adhesive having a thermal expansion coefficient as close as possible to the amorphous alloy and the insulating substrate 17 may be selected. In practical use, reliability can be ensured for a long time by sealing in a package.
  • the insulating substrate 17 may be formed by digging a hole in a conductive substrate, oxidizing the surface thereof to form an insulating film, and embedding an amorphous alloy by sputtering or the like. In this case, since a heat dissipation effect can be expected, the environmental temperature is equal to the temperature of the amorphous alloy, and the design is facilitated.
  • a film 12 is formed as an electrically insulating film by sputtering (gate oxide film) on one surface of the thin film 11 with the metal mask 18 for oxide film.
  • the source electrode 13, the drain electrode 14, and the gate electrode 15 are formed on the electrical insulating film by the terminal metal mask 19 by sputtering in the order of Cr and Au. Note that a film that can alleviate unevenness to some extent can be formed by bias sputtering, but since there is an acute angle, it is better to perform a smoothing step.
  • the amorphous alloy or the metallic glass may be produced by a film of a certain type of electrolytic plating alloy or by low temperature vapor deposition.
  • the source electrode 13, the drain electrode 14, and the gate electrode 15 may be formed by plating.
  • the thin film 11 may be separated and used discretely.
  • a hole (groove) is dug in advance in the insulating substrate 17, an amorphous alloy film is formed on one surface, and then the surface is shaved by CMP or the like.
  • the source electrode 13, the drain electrode 14, and the gate electrode 15 may be formed, and the elements such as the capacitance, resistance, and inductance may be connected.
  • you may comprise and affix similarly to the surface chip device affixed on a printed circuit board etc.
  • the field effect transistor 10 utilizes the fact that protons or electrons tunnel through the nanoscale or sub-nanoscale sized metal polyhedral structure or the voids of the metal cluster due to electrostatic induction from the gate electrode 15. Operation is possible at temperatures from low to 200 ° C. In the field effect transistor 10, since the size of the metal cluster is about 0.55 nm and the average gap between the clusters is about 0.13 nm, the room temperature coulomb vibration overcomes the background thermal noise and tunneling easily occurs.
  • a plurality of conductive islands of the thin film 11 are formed in a substantially uniform size (quantum) in which nanoscale or sub-nanoscale gaps or tunnels are formed in a two-dimensional plane or three-dimensional space.
  • Dot integration structure and protons or electrons move by tunneling, so wiring is unnecessary. For this reason, wiring problems do not occur, and high-density integration is possible. Since there is no wiring and no leakage of tunnel current, the functionalization of electron transport can be utilized to the maximum, so that it is possible to configure an ultra-high-speed integrated and ultra-low power system that performs information processing.
  • the amorphous alloy or metallic glass constituting the thin film 11 has an ideal network structure without wiring, it is a quantum dot cellular automaton that operates by proximity interaction of single electrons or protons.
  • electrostatic force from adjacent cells works between cells, but electron and proton tunneling does not occur, and crosstalk between wirings can be avoided, so conventional semiconductor integrated circuits
  • the drawbacks of can be completely overcome.
  • the field effect transistor 10 can cause DC / AC conversion, rectification action, switching action, memory action, current amplification action, electromagnetic assist coulomb vibration, and optical assist coulomb vibration.
  • laser processing can be performed by providing an active layer of a quantum dot array with signal processing and image processing. .
  • This quantum dot laser can also cause a phenomenon called “electroluminescence” that changes electricity into light, or “photoluminescence” that emits light of another wavelength when irradiated with visible light of a certain wavelength.
  • the field effect transistor 10 is made of metal, it can suppress disturbances such as light rays, infrared rays, alpha rays, and ultraviolet rays, and can operate stably and improve reliability.
  • the field effect transistor 10 is economical and safe because it contains a metal element that is inexpensive and harmless to health. Further, since the coating 12 is made of a highly insulating oxide film, electrostatic induction from the gate electrode 15 can be effectively caused.
  • the field effect transistor 10 can be used transiently as a bridge to the next generation by forming a hybrid circuit on the same chip as a conventional silicon integrated circuit or by forming a layered multilayer sandwich structure. is there.
  • a field effect transistor 10 was prepared using the sample of number 1 in Table 1 (Ni 0.36 Nb 0.24 Zr 0.40 ) 89.5 H 10.5 as the thin film 11.
  • the gate resistance (Drain Resistance) Rd of the field effect transistor 10 (Gate) Voltage) Vgs dependency is shown in FIG. As shown in FIG. 4, the gate drive voltage is about ⁇ 10 mV.
  • the source-drain voltage (Vsd) is 10 ⁇ V
  • the change in the gate voltage of only 20mV changes the electrical resistance from the metal conduction state to the insulation state by about 4 digits, and can realize the on / off state of the switch. ing.
  • This is a switching effect of the field effect transistor 10. This is an example in which an amorphous alloy is used to confirm the switching phenomenon that could only be achieved with semiconductors.
  • the drain current (Isd) causes periodic oscillation with respect to the gate voltage (Vg). This is a Coulomb oscillation phenomenon and is DC / AC conversion. This Coulomb oscillation occurs at a period of 0.1 to 10 mV as a function of the gate voltage. Further, the Coulomb vibration is generated at a voltage of about 1/1000 with respect to the Coulomb vibration voltage in the carbon nanotube element.
  • FIG. 6 shows the drain voltage Vds dependence of the drain current Ids when the gate voltage (Vgs) is changed from 5 mV to 10 mV.
  • Vgs gate voltage
  • FIG. 6 shows the characteristics of a turn-style transistor whose polarity is determined by the direction of current flow.
  • the driving gate voltage at this time is on the order of mV, which is three orders of magnitude lower than that of a conventional semiconductor and can be controlled with a weak voltage of about 1/1000.
  • the drain current Ids changes twice as the gate potential changes from 5 to 10 mV.
  • FIG. 7 shows the modulation result of the drain current due to the fluctuation between ⁇ 20 mV to +10 mV when the AC bias voltage is applied to the drain electrode 14 of the field effect transistor 10.
  • Vd drain voltage
  • FIG. 4 when the drain voltage (Vd) is ⁇ 40 ⁇ V, a change in the gate voltage of only 30 mV causes a current transition of 3 to 4 digits, which is insulated from the metal conduction state. The switching effect to the state was confirmed.
  • Capacitance (capacitance) and gate when DC gate bias voltage is swept from -2 mV to +2 mV at a sweep rate of 22.2 mV / s and AC voltage of 2, 20 and 60 kHz is applied to gate electrode 15 respectively.
  • FIG. 9 shows the relationship with voltage (C-Vg characteristics). As shown in FIG. 9, it was confirmed that the capacitance is determined only by the modulation frequency of the gate electrode 15 and shows the characteristics of an electronic pump element that can flow a drain current against the bias voltage. In the case shown in FIG. 9, the optimum frequency of the alternating voltage applied to the gate electrode 15 is 10 kHz.
  • a triode field-effect transistor 10 was prepared using the sample of number 1 in Table 1 (Ni 0.36 Nb 0.24 Zr 0.40 ) 89.5 H 10.5 as the thin film 11. As shown in FIG. 10, it set to the radio receiver instead of the vacuum tube. The radio receiver shown in FIG. 10 was able to receive AF waves through the earphone.
  • FIG. 11 shows configuration examples of various field effect transistors 10.
  • the first gate terminal G1 and the second gate terminal G2 are constructed on the same plane in the field effect transistor 10, and they are used for signal current control and modulation, respectively. be able to.
  • a third gate (back gate) terminal BG is formed on the insulating base 17 facing the first gate terminal G via the thin film 11, and each of them is controlled in signal current. It can be used for both modulation and modulation.
  • the first gate terminal G is used as a first gate terminal G1 and a second gate terminal G2, so that each of the first gate terminal G is used for signal current control or modulation, and the third gate through the thin film 11 is used.
  • the gate terminal BG can be used for bias application.
  • FIG. 12 shows the configuration of a field effect transistor 10 with a gate protection circuit.
  • FIG. 13 shows an integration process of the field effect transistor 10.
  • a separation groove 21 is provided in the insulating substrate 17 to separate the plurality of field effect transistors 10, and after forming the source electrode 13, the drain electrode 14, and the gate electrode 15, the VSS layer covering the amorphous alloy layer thereon.
  • the electric field shield layer 22 also serving as the VDD layer is provided, and the wiring layer 23 for connecting the field effect transistor 10 or other elements such as a capacitor, a resistor, and an inductance is provided.
  • amorphous alloy film is formed by sputtering or a metallic glass ribbon prepared by a single roll method is attached.
  • a method of creating the separation groove 21 for example, a mechanical method using a dicing saw or the like, a chemical method of digging and backfilling the groove such as chemical etching, and the like can be considered.
  • a shield layer that attenuates the electric field between the amorphous alloy.
  • FIG. 14 shows another integration process of the field effect transistor 10.
  • a plurality of separated grooves (holes) 24 are provided in the insulating substrate 17, an amorphous alloy film is formed by sputtering or the like, and the source electrode 13, drain electrode 14, and gate electrode 15 are formed.
  • a wiring layer 25 for connecting other elements such as other field-effect transistors or capacitors, resistors, and inductances is provided.
  • a pass transistor or the like that does not use VDD and VSS as electrodes is also provided.
  • power wiring is formed by utilizing the low resistance of the amorphous alloy. Thereby, a low-voltage low-power integrated circuit can be constructed.
  • a discrete device may be attached instead of the amorphous alloy.
  • FIG. 15 shows a structural example of an integrated circuit formed into a laminated substrate.
  • a chip single-electron transistor having a chip capacitor, a chip resistor, and an amorphous alloy having the same shape is provided in each wiring layer of the layered multilayer sandwich structure, and each element is connected and integrated.
  • Each layer is connected by a through wiring 26.
  • FIG. 16 shows a system configuration example using the field effect transistor 10.
  • FIG. 16A shows an example of a system using a conventional interface composed of existing input / output conversion circuits.
  • a low voltage stabilization circuit (for example, 0.1 mV output) 28 is provided for the functional circuit 27 including the field effect transistor (single electron transistor) 10, and the power supply and field effect of the conventional transistor are used for information communication.
  • a level shifter circuit 29 including a power source of the type transistor 10 is provided.
  • the level shifter circuit 29 is an integrated circuit including a hybrid circuit of the field effect transistor 10 and the conventional transistor for level conversion. In the mixed mounting with the conventional system, in particular, in the level shifter circuit 29, by providing the shield layer shown in FIG. 13, the influence of noise coupling and the like from the conventional voltage can be alleviated, so that the reliability is improved.
  • Fig. 16 (b) shows a system example using a low voltage interface.
  • a low-voltage interface circuit comprising a low-voltage stabilizing circuit (for example, 0.1 mV output) 28 for the functional circuit 27 including the field-effect transistor 10 and further comprising a power source for the field-effect transistor 10 for information communication
  • the power loss and speed degradation of the level shifter circuit 29 can be improved.

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Abstract

【課題】室温動作し、高密度集積化が可能な、単電子または原子で作動する電界効果型トランジスタを提供する。 【解決手段】薄膜１１が、非晶質合金または金属ガラスから成る。電気絶縁性の被膜１２が、薄膜１１の一方の表面に設けられている。ソース電極１３とドレイン電極１４とが、薄膜１１の両端にそれぞれ設けられている。ゲート電極１５が、被膜１２の表面に設けられている。薄膜１１は、２次元平面もしくは３次元空間に、ナノスケールまたはサブナノスケールの隙間またはトンネルが並んで形成された複数の伝導島を有する金属多面体構造または金属クラスターを有している。薄膜１１は、金属多面体構造または金属クラスター間に固溶した水素がナノスケールまたはサブナノスケール径のキャパシタンスを持った空隙を形成し、プロトンまたは電子がその空隙を介してトンネリングするよう構成されている。

Description

電界効果型トランジスタおよび集積回路
　本発明は、非晶質合金または金属ガラスから成る薄膜を用いた電界効果型トランジスタおよび集積回路に関する。
　シリコンを基盤とした半導体デバイスおよびそれを利用したコンピュータは、ムーアの法則に乗って急速なる発展を遂げてきた。しかし、従来のトランジスタは、１～１０万個の電子からなる「電流」によって作動するため、その微細化によるデバイスの動作上の問題点と、集積度の向上に伴う発熱およびノイズの問題点とから、ムーアの法則には技術的限界が近づいている。これを克服する一つの方法として、従来の集積回路に使われているトランジスタとは異なり、単一の電子もしくは原子で作動する新しい動作原理に基づくデバイス・システムおよびその集積化が必要である。
　単電子もしくは原子で作動するデバイス・システムの集積回路ができれば、従来の集積回路と較べて消費電力を１０万分の１程度まで減少でき、動作限界が緩和され、発熱による集積回路不能の問題も回避できる。
　単電子作動のデバイス・システムは、クーロンブロッケイド現象と呼ばれる単電子固有の新しい作動原理に基づいて機能する。この現象は、金属または半導体の物質サイズがナノサイズにまで小さくなると現れる量子効果の現象である。ナノメートルスケールサイズの金属または半導体（別名「導体島」または「クーロン島」）では、ナノメータの間隙（別名「トンネルギャップ」）で電極を繋いだ場合、電子の移動は阻止（ブロック）され、電極にある一定以上の電圧を印加したときのみ、電子がトンネリング現象によって電極からこれらの島に移動する（例えば、非特許文献１参照）。
　単電子トンネリングは、構造自体が本質的に小さく、高密度集積化に適しているが、クーロン島の大きさをナノメートルサイズまで小さくして集積させ、室温で作動させるには、島の間の空隙を１．６ａＦ以下のキャパシタンスを持ったナノスケールまたはサブナノスケール径の空隙とする必要がある。現在、単電子トンネリングとしての室温動作での研究報告がなされている（例えば、非特許文献２参照）。
　原子のトンネリングであるプロトントンネリングでは、電荷は＋１なので、単電子トンネリングと極性が正反対となる。また、原子トンネリングでは、トンネル効果によるリーク電流の発生に伴い作動しなくなるという、従来の半導体素子で生ずる欠点を克服することができる。また、単電子トンネリングおよび原子トンネリングを利用したデバイスでは、トンネル現象で電子が移動するため、配線が不必要になる。
　なお、本発明者等は、予備研究として、低温及び常温において、非晶質合金における直流／交流増幅作用（例えば、非特許文献３、４参照）およびクーロン振動（例えば、非特許文献５、６参照）を発表している。また、本発明者等は、金属アモルファスを含む合金に、電気分解やイオン注入法、ガス浸透法のような種々の方法により水素をチャージさせるという方法により、量子ドットトンネリングする集積微細構造である合金が形成されることを見出している（例えば、特許文献１参照）。さらに、本発明者等は、その合金の金属クラスターの大きさ、および金属クラスター間のトンネル径の大きさを求めている（例えば、非特許文献７、８参照）。
特開２００９－９９８６８号公報
T.A.Fultonand G.J.Dolan, "Observation of Single-Electron Charging Effects in SmallTunnel Junctions", Phys.Rev.Lett., 1987年, 90, p.109-112 H.W.ChPostma,T.Teepen, Z.Yao, M.Crifoni and C.Dekker, "Carbon Nanotube Single-Electron Transisters atRoom Temperature", Science, 2001年7月6日, 293, p.76 M.Fukuhara,A.Kawashima, S.Yamaura and A.Inoue, "Coulomb oscillation of a proton in a Ni-Nb-Zr-Hglassy alloy with multiple junctions", Appl.Phys.Lett., 2007年, 90, p.203111 M.Fukuharaand A.Inoue, "Room-temperature Coulomb oscillation of a proton dot inNi-Nb-Zr-H glassy alloy with nanofrad capacitance", J.Appl.Phys., 2009年, 105, p.063715 M.Fukuhara,S.Yamaura and A.Inoue, "A proton dot tunneling in a Ni-Nb-Zr-H glassy alloy withmultiple junctions", Journal of Physics: Conference Series, 2009年, 144 ,p.012086 M.Fukuhara,S.Yamaura and A.Inoue, "Coulomb oscillation of a proton in a Ti-Ni-Cu-H glassyalloy with multiple junctions", Phys. Stat. Soli., 2009年, B.246, p.153-157 M.Fukuhara,N.Fujima, H.Oji, A.Inoue and S.Emura, "Structures of the icosahedral clusters inNi-Nb-Zr-H glassy alloys determined by first-principles molecular dynamicscalculation and XAFS measurements", J. Alloy Comp., 2010年, 497, p.182-187 M.Fukuhara,M.Seto and A.Inoue, "ac impedance analysis of a Ni-Nb-Zr-H glassy alloy withfemtofarad capacitance tunnels", Appl. Phys. Lett., 2010年, 96, p.043103
　従来の単電子トンネリングを利用した単電子作動のデバイス・システムでは、非特許文献２に記載のように、室温動作での研究報告がなされているが、デバイスの集積化（セル化）には至っていないという課題があった。すなわち、多くの単電子トランジスタを微細な細線を用いて結ぶことは、従来の技術では不可能であった。単電子デバイスが正常に動作するには、電子間の力が電子のもつ熱運動に打ち勝つ必要があり、室温で動作する単電子デバイスでは、数ｎｍと極微細な構造が必要となり、現在の技術では３０ｎｍが限界であることから、その製造方法が問題になっていた。
　本発明は、このような課題に着目してなされたもので、非特許文献３、４および特許文献１に記載の研究をさらに発展させて、室温動作し、高密度集積化が可能な、単電子または原子で作動する電界効果型トランジスタおよび集積回路を提供することを目的としている。
　上記目的を達成するために、本発明者らは、新たな発想のもとに鋭意研究を行い、金属アモルファスを含む非晶質合金または金属ガラスに、電気分解やイオン注入法、ガス浸透法のような種々の方法により水素をチャージさせるという方法によって、ナノスケールまたはサブナノスケール径のキャパシタンスを持った空隙を形成し、本発明を完成することに至った。さらに、それらの方法で、液体窒素、液体水素冷媒により急速冷却蒸着させることにより、本発明を補足可能であることも見出した。
　すなわち、本発明に係る電界効果型トランジスタは、非晶質合金または金属ガラスから成る薄膜と、前記薄膜の一方の表面に設けられた電気絶縁性の被膜と、前記薄膜の両端にそれぞれ設けられたソース電極とドレイン電極と、前記被膜の表面に設けられたゲート電極とを有し、前記薄膜は、２次元平面もしくは３次元空間に、ナノスケールまたはサブナノスケールの隙間またはトンネルが並んで形成された複数の伝導島を有する金属多面体構造または金属クラスターを有し、前記金属多面体構造または前記金属クラスター間に固溶した水素がナノスケールまたはサブナノスケール径のキャパシタンスを持った空隙を形成し、プロトンまたは電子が前記空隙を介してトンネリングするよう構成されていることを、特徴とする。
　本発明に係る電界効果型トランジスタでは、ゲート電極からの静電誘導により、ナノスケールまたはサブナノスケールサイズの金属多面体構造または金属クラスターの伝導島間に、ナノスケールまたはサブナノスケール径のキャパシタンスを持った空隙を介して、プロトンまたは電子がトンネリングすることを利用しており、極低温から２００℃までの温度において動作が可能である。従来のリソグラフィ技術では、伝導島の幅は３０ｎｍが限界であるが、本発明の一例では、金属クラスターの大きさは０．５５ｎｍ程度、クラスター間の空隙は平均０．１３ｎｍ程度であるため、常温クーロン振動が背景熱雑音に打ち勝って、トンネリングが容易に起こる。
　本発明に係る電界効果型トランジスタでは、薄膜の複数の伝導島が、２次元平面もしくは３次元空間に、ナノスケールまたはサブナノスケールの隙間またはトンネルが並んで形成された、ほぼ均一サイズの集積微細構造（量子ドット集積構造）を成しており、トンネリングでプロトンまたは電子が移動するため、配線が不要である。このため、配線の問題が起きず、高密度集積化が可能である。配線がなくトンネル電流の漏洩もないことから、電子輸送の機能化を最大限に利用できるため、情報処理を行う超高速集積・極低電力システムを構成することができる。なお、本発明に係る電界効果型トランジスタは、電子がトンネリングする場合には、単電子トランジスタとなる。
　薄膜を構成する非晶質合金または金属ガラスは、配線のない理想的なネットワーク組織をしているため、単電子またはプロトンの近接相互作用によって作動する量子ドットセルオートマトンになっている。このセルオートマトンを平行に並べることにより、各セル間では隣接するセルからの静電力は働くが、電子やプロトンのトンネリングは起こらず、また配線同士のクロストークも回避できるため、従来の半導体集積回路の欠点を完全に克服することができる。
　本発明に係る電界効果型トランジスタは、直流／交流変換、整流作用、スイッチング作用、メモリー作用、電流増幅作用、電磁アシストクーロン振動、光アシストクーロン振動を起こすことができる。また、磁場下、光または電磁波照射下で、量子ドット現象が生じ、変調信号を出現させることができる。ほぼ均一サイズの縦横に並んだ伝導島（量子ドット）間に生じる近接効果を利用して、信号処理、画像処理、さらには量子ドットアレイの活性層を持たせてレーザー発振させることもできる。この量子ドットレーザーでは、電気を光に変える「エレクトロルミネッセンス」や、ある波長の可視光を照射すると別の波長の光を放出する「フォトルミネッセンス」と呼ばれる現象を起こさせることもできる。
　本発明に係る電界効果型トランジスタでは、薄膜を構成する非晶質合金または金属ガラスは、金属アモルファスを含み、四面体、八面体、十二面体、二十面体等の金属多面体構造または金属クラスターもしくはその派生構造の組み合わせから、部分的もしくは全面的に構成されていることが好ましい。このような非晶質合金または金属ガラスに水素原子が吸収される時、最初はクラスター間に侵入して空隙またはサブナノサイズのトンネルを形成し、さらに水素量が増えると、金属多面体内または金属クラスター内に侵入し固溶される。その固溶限は水素原子との親和性がある元素によって異なるものの、水素原子が最大固溶限界まで固溶した組織は、ナノオーダーの均一な組織ネットワーク構造が系全体に作成されている理想的なナノマテリアルとなる。
　また、薄膜を構成する非晶質合金または金属ガラスは、水素との親和性が良い金属元素および水素と親和性のない金属元素の両方を使用することが好ましい。量子ドット現象の発生温度は、水素との親和性の高い金属元素の量によって制御できるため、各種の用途に応じて構成元素の種類と組成とを変化させることが好ましい。さらに、量子ドット現象の感度は、水素との親和性の高い金属元素と水素原子との比によって変動するため、用途に応じて金属元素や水素原子の量を変化させることが好ましい。例えば、四面体構造または四面体金属クラスターの場合、金属元素対水素原子の比は４：１、八面体の場合、８：１が好ましい。
　本発明に係る電界効果型トランジスタで、前記非晶質合金または前記金属ガラスは、例えば、遷移元素のニッケル（Ｎｉ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、バナジウム（Ｖ）などの、２種以上の健康上無害な金属元素を含むことが好ましい。従来のトランジスタで使用されている半導体材料のうち、ガリウムヒ素（ＧａＡｓ）は、高価なＧａと、毒性を有するＡｓが使用されており、経済性・健康安全性の点から使用量の拡大が懸念されている。これに対し、安価で健康上無害な金属元素を含むことにより、経済的かつ安全である。
　本発明に係る電界効果型トランジスタで、前記被膜は、ＩＩＩＢ族元素またはＩＶＢ族元素の酸化物または窒化物から成ることが好ましい。特に、前記被膜は、アルミナ、シリカ、窒化珪素または窒化ホウ素から成ることが好ましい。この場合、これらの物質が高絶縁性であるため、ゲート電極からの静電誘導を効果的に起こさせることができる。
　本発明に係る電界効果型トランジスタは、ゲート駆動電圧が、静電増幅効果により、従来のＳｉの場合の１～１０V単位に対して、その千分の１以下の０．５～１５ｍＶと３桁低くなり、省エネである。また、ドレイン電流が金属伝導状態から絶縁状態まで３～６桁変調するため、スイッチング作用することができ、高速演算に好適である。ゲート駆動電圧が直流のとき、電流の流す方向によって極性が決まるターンスタイル型となるため、電子またはプロトンの流れを任意に正確に制御することができる。
　本発明に係る電界効果型トランジスタで、前記薄膜は両面を平滑化した後、他方の表面で絶縁基体に付着されており、前記ソース電極、前記ドレイン電極および前記ゲート電極は、同時に成膜して設けられていることが好ましい。この場合、薄膜の表面を平滑化することにより、薄膜の膜質を均一にすることができる。これにより、ゲート電極の静電気破壊を抑制することができ、信頼性を高めることができる。また、ソース電極、ドレイン電極およびゲート電極を同時に成膜することにより、製造工程数を削減することができる。これにより、高価な製造装置の使用頻度が減少するため、低コスト化を図ることができる。
　本発明に係る電界効果型トランジスタで、前記被膜は、スパッタで成膜して設けられ、前記ソース電極、前記ドレイン電極および前記ゲート電極は、スパッタまたは蒸着にて成膜して設けられていることが好ましい。また、前記被膜は、金属マスクを介してスパッタで成膜して設けられ、前記ソース電極、前記ドレイン電極および前記ゲート電極は、金属マスクを介してスパッタまたは蒸着にて成膜して設けられていてもよい。前記被膜は、フォトマスクを介してフォトレジストを感光し、前記フォトレジストを除去後、スパッタで成膜して設けられ、前記ソース電極、前記ドレイン電極および前記ゲート電極は、フォトマスクを介してフォトレジストを感光し、前記フォトレジストを除去後、スパッタまたは蒸着にて成膜して設けられていてもよい。これらの場合、被膜、ソース電極、ドレイン電極およびゲート電極を容易に加工することができる。フォトマスクおよびフォトレジストを使用する場合には、より微細な加工が可能である。
　本発明に係る電界効果型トランジスタは、ゲート電圧が＋１０ｍＶから－１０ｍＶの範囲で動作するよう構成されていることが好ましい。この場合、ゲート電圧が＋１０ｍＶから－１０ｍＶの範囲でも、ドレイン抵抗が約４桁変化するため、スイッチのオン・オフ状態を実現することができる。
　本発明に係る電界効果型トランジスタで、前記ゲート電極は、信号の電流制御用の第１ゲート電極および信号変調用の第２ゲート電極から成っていてもよい。また、本発明に係る電界効果型トランジスタは、前記薄膜の他方の表面に設けられ、前記被膜と同じ材質から成る電気絶縁性の第２被膜と、前記第２被膜の表面に設けられた信号変調用またはバイアス印加用のバック・ゲート電極とを、有していてもよい。
　本発明に係る電界効果型トランジスタは、前記ゲート電極に設けられた静電破壊防止用保護回路を有していてもよい。この場合、静電破壊防止用保護回路により、静電破壊を抑制することができる。
　本発明に係る集積回路は、表面に複数の分離溝が形成された絶縁基体と、前記絶縁基体の表面に、各分離溝により分離して設けられた複数の本発明に係る電界効果型トランジスタと、前記絶縁基体の表面および各電界効果型トランジスタの表面を覆うよう設けられた、ＶＳＳ（接地）層またはＶＤＤ（電源）層を兼ねた電界シールド層と、前記電解シールド層の表面に、他の電界効果型トランジスタ、コンデンサ、抵抗、インダクタンスといった素子を結線可能に設けられた配線層とを、有することを特徴とする。
　また、本発明に係る集積回路は、表面に複数の穴が形成された絶縁基体と、各穴の内部にそれぞれ設けられた複数の本発明に係る電界効果型トランジスタと、前記絶縁基体の表面および各電界効果型トランジスタの表面を覆い、他の電界効果型トランジスタ、コンデンサ、抵抗、インダクタンスといった素子を結線可能に設けられた配線層とを、有していてもよい。
　本発明に係る集積回路では、非晶質合金または金属ガラスから成る薄膜が低抵抗であるため、これをそのまま電源配線、信号配線に適用することができる。このため、接続配線およびコンタクト数を削減することができ、従来の半導体集積回路の欠点を完全に克服した、低電圧低電力の集積回路とすることができる。また、長距離配線に用いても効果的である。
　本発明に係る積層集積回路は、本発明に係る集積回路を複数積層して形成され、各配線層にチップコンデンサ、チップ抵抗、チップ単電子トランジスタといった素子を結線して成ることを、特徴とする。また、本発明に係る電界効果型トランジスタの積層回路は、本発明に係る電界効果型トランジスタを複数積層して形成され、各電界効果型トランジスタが貫通配線で接続されていることを、特徴とする。本発明に係る積層集積回路および電界効果型トランジスタの積層回路は、３次元の構成となるため、小型化が可能である。また、寄生配線の影響を低減することもできる。
　本発明に係る電界効果型トランジスタを利用したシステムは、本発明に係る電界効果型トランジスタを含む機能回路と、前記機能回路に接続された低電圧安定化回路と、前記電界効果型トランジスタの電源を兼ねるレベルシフタ回路または低電圧インターフェース回路とを、有することを特徴とする。
　本発明によれば、室温動作し、高密度集積化が可能な、単電子または原子で作動する電界効果型トランジスタを提供することができる。
本発明の実施の形態の電界効果型トランジスタを示す構成図である。 図１に示す電界効果型トランジスタの（ａ）平面図、（ｂ）Ｃ－Ｄ線断面図、（ｃ）Ａ－Ｂ線断面図である。 図１に示す電界効果型トランジスタの作成工程を示す断面図である。 図１に示す電界効果型トランジスタの、直流のゲート電圧（Gate Voltage）に対するドレイン抵抗（Drain Resistance）およびドレイン抵抗率（DrainResistivity）の変化を示すグラフである。 図１に示す電界効果型トランジスタの、ドレイン電圧が－１０ｍＶのときの、ゲート電圧（Gate Voltage）に対するドレイン電流（Drain Current）の変化を示すグラフである。 図１に示す電界効果型トランジスタによるターンスタイル型トランジスタの特性を示すドレイン電流Ｉｄｓのドレイン電圧Ｖｄｓ特性を示すグラフである。 図１に示す電界効果型トランジスタの、ドレイン電極に交流バイアス電圧を負荷したときの、ゲート電圧（Gate Voltage）に対するドレイン電流（Drain Current）の変化を示すグラフである。 図１に示す電界効果型トランジスタの、ゲート電極に直流および１００ｋＨｚの交流電圧をかけ、ゲート電圧を１Ｖ／ｓで掃引したときの、ゲート電圧（Gate Voltage）に対するドレイン電流（Drain Current）の変化を示すグラフである。 図１に示す電界効果型トランジスタの、周波数１０、２０、６０ｋHzの交流電圧をゲート電極に印加したときの、ゲート電圧（Gate Voltage）に対する静電容量（Capacitance）の変化を示すグラフである。 図１に示す電界効果型トランジスタのラジオ受信器への使用例を示す回路図である。 本発明の実施の形態の電界効果型トランジスタの各種構成例を示す断面図である。 本発明の実施の形態の電界効果型トランジスタの、ゲート保護回路付の構成例を示す平面図である。 本発明の実施の形態の電界効果型トランジスタにより構築した集積回路の、集積化工程を示す断面図である。 本発明の実施の形態の電界効果型トランジスタにより構築した他の集積回路の、集積化工程を示す断面図である。 本発明の実施の形態の電界効果型トランジスタにより構築した積層基板化した集積回路を示す断面図である。 本発明の実施の形態の電界効果型トランジスタによる（ａ）従来型インターフェース利用のシステム例を示す構成図、（ｂ）低電圧インターフェース利用のシステム例を示す構成図である。
　以下、図面に基づき本発明の実施の形態について説明する。
　図１乃至図１６は、本発明の実施の形態の電界効果型トランジスタを示している。
　図１および図２に示すように、電界効果型トランジスタ１０は、薄膜１１と被膜１２とソース電極１３とドレイン電極１４とゲート電極１５とを有している。なお、有効なゲート領域は、チャネル幅Ｗおよびチャネル長Ｌで定義する。
　薄膜１１は、非晶質合金または金属ガラスから成る。薄膜１１は、２次元平面もしくは３次元空間に、ナノスケールまたはサブナノスケールの隙間またはトンネルが並んで形成された複数の伝導島を有する金属多面体構造または金属クラスターを有している。薄膜１１は、金属多面体構造または金属クラスター間に固溶した水素がナノスケールまたはサブナノスケール径のキャパシタンスを持った空隙を形成し、プロトンまたは電子がその空隙を介してトンネリングするよう構成されている。
　被膜１２は、電気絶縁性を有するシリコン酸化膜ＳｉＯ２または酸化アルミニウム膜Ａｌ２Ｏ３の酸化膜から成り、薄膜１１の一方の表面に設けられている。具体的な一例では、被膜１２は、厚さが７０ｎｍである。
　ソース電極１３およびドレイン電極１４は、金Ａｕから成り、薄膜１１の両端に、下地としてクロムＣｒを敷いた上にスパッタで成膜してそれぞれ設けられている。ゲート電極１５は、金Ａｕから成り、被膜１２の上に、下地としてクロムＣｒを敷いた上にスパッタで成膜して設けられている。なお、ソース電極１３、ドレイン電極１４、ゲート電極１５は、半導体で一般的なアルミニウムや銅から成っていてもよい。具体的な一例では、Ｃｒ膜厚が約１０ｎｍ、Ａｕ膜厚が約３４０ｎｍである。
　非晶質合金または金属ガラスから成る薄膜１１は、以下のようにして製造される。まず、Ａｒ雰囲気下で、任意の組成にアーク溶解した合金インゴットから、冷却速度～１０７ｍ／ｓの単ロール液体急冷法にて、厚さ３０μｍのリボン状試料を作成し、ダイシングソー等で、幅１ｍｍ、長さ７ｍｍに切断する。単ロール法で作製した直後の非晶質合金のリボンは、表面の凹凸が多数存在しているため、図３（ａ）に示すように、ダイシングソーで切断した後、高精度のやすり（ダイヤモンドペースト、ＣＭＰなど）で表面の凹凸を解消して平滑化する。また、電気絶縁性の被膜１２を成膜する際、鋭角な角やステップカバレッジ（段差）の問題で薄膜１１が部分的に薄くなり、電界集中によるゲート絶縁破壊を起こさないようにするため、エッジを丸め処理する。
　水素のチャージは、電気分解法またはガス雰囲気法で行った。電気分解法は、常温下で、０．５Ｍ　Ｈ２ＳＯ４に、１．４ｇ／ｌのチオ尿素を添加した溶液中で、電流密度３０Ａ／ｍ２の条件で行った。ガス雰囲気法は、２００～３００℃、一気圧の水素雰囲気中、１時間の条件で行った。なお、上記単ロール液体急冷法以外でも、水素注入法を用いない液体窒素、液体水素冷媒により急速冷却蒸着させることにより、本発明を補足可能である。
　表１に、作成した非晶質合金または金属ガラスから成る薄膜１１の一例を示す。なお、水素の定量は、不活性ガス搬送熱伝導度法によった。水素のチャージにより金属多面体構造または金属クラスター間に、自己組織化的に水素が固溶し、～２．５ａｔ．％の自由体積（原子空孔）を有する集積微細構造(セル)が作成される。なお、本発明が適用される材料は、請求項において包含される全ての金属元素が対象であり、表１に記載された材料に限定されるものではない。
Figure JPOXMLDOC01-appb-T000001
　図３（ｂ）に示すように、薄膜１１は、耐熱温度を考慮して、耐熱性の瞬間接着剤１６などで絶縁基体１７に接着される。接着剤１６は、接着後のプロセス耐熱性や使用環境（耐寒、耐熱）を考慮して選択すればよく、例えば高耐熱性エポキシ接着剤等でもよい。その際は、非晶質合金および絶縁基体１７に可能な限り熱膨張率が近い接着剤を選択すればよい。また、実用に際しては、パッケージに封止したりすることで、長期に信頼性を確保することができる。
　なお、絶縁基体１７は、導電性基板に穴を掘り、その面を酸化して絶縁膜を形成し、非晶質合金をスパッタなどで埋め込んでもよい。この場合は、さらに放熱効果も期待できるため、環境温度＝非晶質合金の温度となり、設計が容易になる。
　 次に、図３（ｃ）に示すように、酸化膜用金属マスク１８でその薄膜１１の一面に、被膜１２をスパッタで電気絶縁性皮膜として成膜（ゲート酸化膜）する。さらに、図３（ｄ）に示すように、端子用金属マスク１９で電気絶縁性皮膜上に、ソース電極１３、ドレイン電極１４、ゲート電極１５を、Ｃｒ、Ａｕの順にスパッタで成膜する。なお、バイアススパッタ法で、ある程度凹凸を緩和できる膜ができるが、鋭角な角があることから、平滑化の工程を施すほうがよい。
　なお、非晶質合金または金属ガラスは、ある種の電解メッキした合金の膜や低温蒸着で作製されてもよい。また、ソース電極１３、ドレイン電極１４、ゲート電極１５は、メッキで作製されてもよい。薄膜１１は、分離してディスクリート化して活用してもよく、また予め絶縁基体１７に穴（溝）を掘り、一面に非晶質合金膜を成膜形成した後、表面をＣＭＰ等で削り、ソース電極１３、ドレイン電極１４、ゲート電極１５を作成し、容量、抵抗、インダクタンス等の各素子間を接続させてもよい。また、プリント基板などに貼り付ける表面チップ・デバイスと同様に構成し、貼りつけてもよい。
　次に、作用について説明する。
　電界効果型トランジスタ１０では、ゲート電極１５からの静電誘導により、ナノスケールまたはサブナノスケールサイズの金属多面体構造または金属クラスターの空隙を介して、プロトンまたは電子がトンネリングすることを利用しており、極低温から２００℃までの温度において動作が可能である。電界効果型トランジスタ１０では、金属クラスターの大きさは０．５５ｎｍ程度、クラスター間の空隙は平均０．１３ｎｍ程度であるため、常温クーロン振動が背景熱雑音に打ち勝って、トンネリングが容易に起こる。
　電界効果型トランジスタ１０では、薄膜１１の複数の伝導島が、２次元平面もしくは３次元空間に、ナノスケールまたはサブナノスケールの隙間またはトンネルが並んで形成された、ほぼ均一サイズの集積微細構造（量子ドット集積構造）を成しており、トンネリングでプロトンまたは電子が移動するため、配線が不要である。このため、配線の問題が起きず、高密度集積化が可能である。配線がなくトンネル電流の漏洩もないことから、電子輸送の機能化を最大限に利用できるため、情報処理を行う超高速集積・極低電力システムを構成することができる。
　薄膜１１を構成する非晶質合金または金属ガラスは、配線のない理想的なネットワーク組織をしているため、単電子またはプロトンの近接相互作用によって作動する量子ドットセルオートマトンになっている。このセルオートマトンを平行に並べることにより、各セル間では隣接するセルからの静電力は働くが、電子やプロトンのトンネリングは起こらず、また配線同士のクロストークも回避できるため、従来の半導体集積回路の欠点を完全に克服することができる。
　電界効果型トランジスタ１０は、直流／交流変換、整流作用、スイッチング作用、メモリー作用、電流増幅作用、電磁アシストクーロン振動、光アシストクーロン振動を起こすことができる。また、ほぼ均一サイズの縦横に並んだ伝導島（量子ドット）間に生じる近接効果を利用して、信号処理、画像処理、さらには量子ドットアレイの活性層を持たせてレーザー発振させることもできる。この量子ドットレーザーでは、電気を光に変える「エレクトロルミネッセンス」や、ある波長の可視光を照射すると別の波長の光を放出する「フォトルミネッセンス」と呼ばれる現象を起こさせることもできる。
　電界効果型トランジスタ１０は、金属からできているため、光線、赤外線、アルファ線、紫外線などの外乱を抑制することができ、安定動作し、信頼性を向上することができる。電界効果型トランジスタ１０は、安価で健康上無害な金属元素を含んでいるため、経済的かつ安全である。また、被膜１２が高絶縁性の酸化膜から成るため、ゲート電極１５からの静電誘導を効果的に起こさせることができる。電界効果型トランジスタ１０は、従来のシリコン集積回路と同一チップ上に混成回路を形成したり、層状多層サンドウィチ構造を形成したりすることにより、次世代への橋渡しとしての過渡的な使用も可能である。
　薄膜１１として、表１中の番号１の試料（Ｎｉ０．３６Ｎｂ０．２４Ｚｒ０．４０）８９．５Ｈ１０．５を用いて、電界効果型トランジスタ１０を作成した。電界効果型トランジスタ１０のドレイン抵抗値（Drain Resistance）Ｒｄのゲート電圧（Gate
Voltage）Ｖｇｓ依存性を、図４に示す。図４に示すように、ゲート駆動電圧は、約±１０ｍＶである。また、ソース－ドレイン間の電圧（Ｖｓｄ）が１０μＶのとき、わずか２０ｍＶのゲート電圧の変化により、電気抵抗が金属伝導状態から絶縁状態まで約４桁変化し、スイッチのオン・オフ状態を実現できている。これは、電界効果型トランジスタ１０のスイッチング効果である。今まで半導体でしか成しえなかったスイッチング現象が、非晶質合金を使用して確認された例である。
　ドレイン電圧Ｖｄ＝－１０ｍＶでの、ドレイン電流とゲート電圧との関係（Ｉｓｄ－Ｖｇ特性）を、図５に示す。図５に示すように、ゲート電圧（Ｖｇ）に対して、ドレイン電流（Ｉｓｄ）が周期的な振動を起こしている。これは、クーロン振動現象であり、直流／交流変換である。このクーロン振動は、ゲート電圧の関数として、０．１～１０ｍＶの周期で起こっている。また、このクーロン振動は、カーボンナノチューブ素子でのクーロン振動の電圧に対して、約１／１０００の電圧で生じている。
　ゲート電圧（Ｖｇｓ）を５ｍＶから１０ｍＶまで変化させたときの、ドレイン電流Ｉｄｓのドレイン電圧Ｖｄｓ依存性を、図６に示す。図６に示すように、電流を流す方向によって極性が決まるターンスタイル型のトランジスタの特性を示している。このときの駆動ゲート電圧はｍＶのオーダーであり、従来の半導体より３桁低く、約１／１０００の微弱電圧で制御することができる。また、ゲート電位の変化５～１０ｍＶで、ドレイン電流Ｉｄｓは２倍変化している。
　薄膜１１として、表１中の番号１の試料（Ｎｉ０．３６Ｎｂ０．２４Ｚｒ０．４０）８９．５Ｈ１０．５を用いて、電界効果型トランジスタ１０を作成した。電界効果型トランジスタ１０のドレイン電極１４に交流バイアス電圧を負荷したときの、ゲート電圧－２０ｍＶ～＋１０ｍＶ間の変動によるドレイン電流の変調結果を、図７に示す。図７に示すように、図４と同様に、ドレイン電圧（Ｖｄ）が－４０μＶのとき、わずか３０ｍＶのゲート電圧の変化により、３～４桁の電流変移が生じており、金属伝導状態から絶縁状態へのスイッチング効果が確認された。
　ドレイン電圧（Ｖｄ）を０．０２ｍＶとし、ゲート電極１５に直流および１００ｋＨｚの交流電圧をかけ、Ｖｇ＝１Ｖ／ｓで掃引したときの、ドレイン電流とゲート電圧との関係（Ｉｄ－Ｖｇ特性）を、図８に示す。図８に示すように、メモリー効果特有のステップが認められる。また、電荷注入速度は、４．６×１０－３（ｍＶ）２／ｓであり、従来のＳｉ半導体素子より約１０００倍速い。
　ＤＣゲートバイアス電圧を、－２ｍＶ～＋２ｍＶまで、掃引速度２２．２ｍＶ／ｓで掃引し、２ｍＶの１０、２０、６０ｋＨｚ交流電圧をそれぞれゲート電極１５にかけたときの、キャパシタンス（静電容量）とゲート電圧との関係（Ｃ－Ｖｇ特性）を、図９に示す。図９に示すように、キャパシタンスは、ゲート電極１５の変調周波数のみで決まり、バイアス電圧に逆らってドレイン電流を流すことができる電子ポンプ素子の特徴を示していることが確認された。また、図９に示す場合、ゲート電極１５にかける交流電圧は、１０ｋＨｚが最適周波数である。
　薄膜１１として、表１中の番号１の試料（Ｎｉ０．３６Ｎｂ０．２４Ｚｒ０．４０）８９．５Ｈ１０．５を用いて、三極の電界効果型トランジスタ１０を作成し、図１０に示すように、真空管の替わりにラジオ受信器にセットした。図１０に示すラジオ受信器は、イヤホーン経由であるが、ＡＦ波を受信することができた。
　図１１に、各種の電界効果型トランジスタ１０の構成例を示す。図１１に示すように、２重ゲート型は、電界効果型トランジスタ１０に、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２を同一面に構築し、それぞれを信号の電流制御用と変調用として使うことができる。また、バック・ゲート付加型はは、第１ゲート端子Ｇに対面する絶縁基体１７の側に薄膜１１を介して第３のゲート(バック・ゲート)端子ＢＧを構築し、それぞれを信号の電流制御用と変調用として使うことができる。さらに、その第１ゲート端子Ｇを第１ゲート端子Ｇ１、第２ゲート端子Ｇ２として２重化構成とすることで、それぞれを信号の電流制御用もしくは変調用とし、薄膜１１を介した第３のゲート端子ＢＧをバイアス印加用として使うことができる。
　図１２に、ゲート保護回路付の電界効果型トランジスタ１０の構成を示す。電界効果型トランジスタ１０のゲート電極１５に双方向タイプの静電気破壊保護用ダイオード２０を付加することで、静電破壊を抑制できる。同様に、電界効果型トランジスタ１０を集積した回路においては、その集積回路の外部入力端子に保護回路を設けることで静電破壊を抑制できる。
　図１３に、電界効果型トランジスタ１０の集積化工程を示す。まず、絶縁基体１７に分離溝２１を設け、複数の電界効果型トランジスタ１０に分離し、ソース電極１３、ドレイン電極１４、ゲート電極１５を形成後に、その上部に非晶質合金層を覆うＶＳＳ層もしくはＶＤＤ層を兼ねた電界シールド層２２を設け、かつ電界効果型トランジスタ１０もしくはコンデンサ、抵抗、インダクタンスなどの他の素子を結線する配線層２３を設けた構成とする。これによって、非晶質合金への電界の影響を軽減し、ノイズ耐性を良くし、信頼性を向上できる低電圧低電力の集積回路を構築することができる。
　なお、スパッタなどで非晶質合金を成膜、もしくは単ロール法で作成した金属ガラス・リボンを付着させた場合も、同様な効果を得ることができる。また、分離溝２１の作成（溝掘り等）方法としては、例えば、ダイシングソーなどによる機械的方法、薬品エッチングなどの溝を掘り埋め戻しする化学的方法などが考えられる。
低電圧で動作させるため、非晶質合金との間には電界が減衰するシールド層を設けることが好ましい。
　図１４に、電界効果型トランジスタ１０の他の集積化工程を示す。まず、絶縁基体１７に、複数の分離された溝（穴）２４を設け、スパッタなどで非晶質合金を成膜し、ソース電極１３、ドレイン電極１４、ゲート電極１５を形成後に、その上部に他の電界効果型トランジスタもしくはコンデンサ、抵抗、インダクタンスなどの他の素子を結線する配線層２５を設けた構成とする。また、ＶＤＤ、ＶＳＳを電極としない、パストランジスタなども配置する。さらに、非晶質合金の低抵抗性を利用して電源配線とする。これにより、低電圧低電力の集積回路を構築することができる。なお、非晶質合金の代わりに、ディスクリートデバイスを取り付けてもよい。
　図１５に、積層基板化した集積回路の構造例を示す。
層状多層サンドウィチ構造の各配線層にチップコンデンサ、チップ抵抗、非晶質合金も同様の形としたチップ単電子トランジスタを設け、各素子を結線し集積化した構成とする。また、各層が貫通配線２６で接続されている。３次元デバイスとすることで、小型化可能であり、寄生配線の影響も低減可能である。
　図１６に、電界効果型トランジスタ１０によるシステム構成例を示す。図１６（ａ）に、既存の入出力変換回路からなる従来型インターフェース利用のシステム例を示す。電界効果型トランジスタ（単電子トランジスタ）１０を含む機能回路２７用に低電圧安定化回路（例えば、０．１ｍＶ出力）２８を有し、さらに情報の連絡用として、従来型トランジスタの電源と電界効果型トランジスタ１０の電源とから成るレベルシフタ回路２９を有している。このレベルシフタ回路２９は、レベル変換のため、電界効果型トランジスタ１０と従来型トランジスタとの混成回路を含む集積回路である。従来システムとの混載では、特にレベルシフタ回路２９では、図１３に示すシールド層を設けることで、従来電圧からのノイズカップリングなどの影響を緩和できるので、信頼度が向上する。
　図１６（ｂ）に、低電圧インターフェース利用のシステム例を示す。電界効果型トランジスタ１０を含む機能回路２７用に低電圧安定化回路（例えば、０．１ｍＶ出力）２８を有し、さらに情報の連絡用として、電界効果型トランジスタ１０の電源からなる低電圧インターフェース回路（低電圧ＩＮ／ＯＵＴ装置）３０を有することで、レベルシフタ回路２９の電力損失とスピード劣化を改善することができる。
　１０　電界効果型トランジスタ
　１１　薄膜
　１２　被膜
　１３　ソース電極
　１４　ドレイン電極
　１５　ゲート電極
　１６　接着剤
　１７　絶縁基体

Claims (16)

  1. 　非晶質合金または金属ガラスから成る薄膜と、
    　前記薄膜の一方の表面に設けられた電気絶縁性の被膜と、
    　前記薄膜の両端にそれぞれ設けられたソース電極とドレイン電極と、
    　前記被膜の表面に設けられたゲート電極とを有し、
    　前記薄膜は、２次元平面もしくは３次元空間に、ナノスケールまたはサブナノスケールの隙間またはトンネルが並んで形成された複数の伝導島を有する金属多面体構造または金属クラスターを有し、前記金属多面体構造または前記金属クラスター間に固溶した水素がナノスケールまたはサブナノスケール径のキャパシタンスを持った空隙を形成し、プロトンまたは電子が前記空隙を介してトンネリングするよう構成されていることを、
    　特徴とする電界効果型トランジスタ。
  2. 　前記被膜は、ＩＩＩＢ族元素またはＩＶＢ族元素の酸化物または窒化物から成ることを、特徴とする請求項１記載の電界効果型トランジスタ。
  3. 　前記被膜は、アルミナ、シリカ、窒化珪素または窒化ホウ素から成ることを、特徴とする請求項１記載の電界効果型トランジスタ。
  4. 　前記薄膜は両面を平滑化した後、他方の表面で絶縁基体に付着されており、
    　前記ソース電極、前記ドレイン電極および前記ゲート電極は、同時に成膜して設けられていることを、
    　特徴とする請求項１、２または３記載の電界効果型トランジスタ。
  5. 　前記被膜は、スパッタで成膜して設けられ、
    　前記ソース電極、前記ドレイン電極および前記ゲート電極は、スパッタまたは蒸着にて成膜して設けられていることを、
    　特徴とする請求項１、２、３または４記載の電界効果型トランジスタ。
  6. 　前記被膜は、金属マスクを介してスパッタで成膜して設けられ、
    　前記ソース電極、前記ドレイン電極および前記ゲート電極は、金属マスクを介してスパッタまたは蒸着にて成膜して設けられていることを、
    　特徴とする請求項１、２、３または４記載の電界効果型トランジスタ。
  7. 　前記被膜は、フォトマスクを介してフォトレジストを感光し、前記フォトレジストを除去後、スパッタで成膜して設けられ、
    　前記ソース電極、前記ドレイン電極および前記ゲート電極は、フォトマスクを介してフォトレジストを感光し、前記フォトレジストを除去後、スパッタまたは蒸着にて成膜して設けられていることを、
    　特徴とする請求項１、２、３または４記載の電界効果型トランジスタ。
  8. 　ゲート電圧が＋１０ｍＶから－１０ｍＶの範囲で動作するよう構成されていることを、特徴とする請求項１乃至７のいずれか一項に記載の電界効果型トランジスタ。
  9. 　前記ゲート電極は、信号の電流制御用の第１ゲート電極および信号変調用の第２ゲート電極から成ることを、特徴とする請求項１乃至８のいずれか一項に記載の電界効果型トランジスタ。
  10. 　前記薄膜の他方の表面に設けられ、前記被膜と同じ材質から成る電気絶縁性の第２被膜と、
    　前記第２被膜の表面に設けられた信号変調用またはバイアス印加用のバック・ゲート電極とを、
    　有することを特徴とする請求項１乃至９のいずれか一項に記載の電界効果型トランジスタ。
  11. 　前記ゲート電極に設けられた静電破壊防止用保護回路を有することを、特徴とする請求項１乃至１０のいずれか一項に記載の電界効果型トランジスタ。
  12. 　表面に複数の分離溝が形成された絶縁基体と、
    　前記絶縁基体の表面に、各分離溝により分離して設けられた複数の請求項１乃至１１のいずれか一項に記載の電界効果型トランジスタと、
    　前記絶縁基体の表面および各電界効果型トランジスタの表面を覆うよう設けられた、ＶＳＳ（接地）層またはＶＤＤ（電源）層を兼ねた電界シールド層と、
    　前記電解シールド層の表面に、他の電界効果型トランジスタ、コンデンサ、抵抗、インダクタンスといった素子を結線可能に設けられた配線層とを、
    　有することを特徴とする集積回路。
  13. 　表面に複数の穴が形成された絶縁基体と、
    　各穴の内部にそれぞれ設けられた複数の請求項１乃至１１のいずれか一項に記載の電界効果型トランジスタと、
    　前記絶縁基体の表面および各電界効果型トランジスタの表面を覆い、他の電界効果型トランジスタ、コンデンサ、抵抗、インダクタンスといった素子を結線可能に設けられた配線層とを、
    　有することを特徴とする集積回路。
  14. 　請求項１２または１３記載の集積回路を複数積層して形成され、各配線層にチップコンデンサ、チップ抵抗、チップ単電子トランジスタといった素子を結線して成ることを、特徴とする積層集積回路。
  15. 　請求項１乃至１１のいずれか一項に記載の電界効果型トランジスタを複数積層して形成され、各電界効果型トランジスタが貫通配線で接続されていることを、特徴とする電界効果型トランジスタの積層回路。
  16. 　請求項１乃至１１のいずれか一項に記載の電界効果型トランジスタを含む機能回路と、
    　前記機能回路に接続された低電圧安定化回路と、
    　前記電界効果型トランジスタの電源を兼ねるレベルシフタ回路または低電圧インターフェース回路とを、
    　有することを特徴とする電界効果型トランジスタを利用したシステム。
     
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