CN115939207A - 半导体装置 - Google Patents

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drain
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李斗铉
申宪宗
朴贤镐
郭玟燦
金善培
朴珍煐
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供一种半导体装置。所述半导体装置可以包括：第一有源区域和第二有源区域，位于基底上；第一有源图案和第二有源图案，位于第一有源区域上和第二有源区域上；第一源极/漏极图案和第二源极/漏极图案，位于第一有源图案和第二有源图案上；第一硅化物图案和第二硅化物图案，位于第一源极/漏极图案和第二源极/漏极图案上；以及第一有源接触件和第二有源接触件，结合到第一源极/漏极图案和第二源极/漏极图案。第一有源接触件的最下面的部分位于比第二有源接触件的最下面的部分的水平高的水平处。第一硅化物图案的厚度大于第二硅化物图案的厚度。

Description

半导体装置
本申请要求于2021年10月1日在韩国知识产权局提交的第10-2021-0130652号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种包括场效应晶体管的半导体装置。
背景技术
半导体装置可以包括具有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的尺寸也日益缩小。MOSFET的缩小会使半导体装置的操作特性恶化。因此，已经进行了各种研究以开发制造具有优异性能的半导体装置同时克服与半导体装置的高集成度相关的问题的方法。
发明内容
根据一些实施例，一种半导体装置可以包括：第一有源区域和第二有源区域，在基底上彼此相邻；第一有源图案和第二有源图案，分别位于第一有源区域上和第二有源区域上；第一源极/漏极图案和第二源极/漏极图案，分别位于第一有源图案上和第二有源图案上；第一硅化物图案和第二硅化物图案，分别位于第一源极/漏极图案上和第二源极/漏极图案上；以及第一有源接触件和第二有源接触件，分别结合到第一源极/漏极图案和第二源极/漏极图案。第一有源接触件的最下面的部分可以位于比第二有源接触件的最下面的部分的水平高的水平处。第一硅化物图案的厚度可以大于第二硅化物图案的厚度。
根据一些实施例，一种半导体装置可以包括：第一有源图案和第二有源图案，在基底上在第一方向上彼此相邻；栅电极，在第一方向上延伸，以与第一有源图案和第二有源图案交叉；第一凹进和第二凹进，分别位于第一有源图案的上部上和第二有源图案的上部上；第一源极/漏极图案和第二源极/漏极图案，分别填充第一凹进的一部分和第二凹进的一部分；第一有源接触件和第二有源接触件，分别结合到第一源极/漏极图案和第二源极/漏极图案；第一硅化物图案，位于第一源极/漏极图案与第一有源接触件之间；以及第二硅化物图案，位于第二源极/漏极图案与第二有源接触件之间。第一有源接触件可以与第一硅化物图案的顶表面接触。第二有源接触件可以包括延伸到第二凹进中以接触第二硅化物图案的内侧壁的第一延伸部。
根据一些实施例，一种半导体装置可以包括：基底，包括在第一方向上彼此相邻的第一有源区域和第二有源区域；第一有源图案和第二有源图案，分别位于第一有源区域上和第二有源区域上；第一源极/漏极图案和第二源极/漏极图案，分别位于第一有源图案上和第二有源图案上；第一硅化物图案和第二硅化物图案，分别位于第一源极/漏极图案上和第二源极/漏极图案上；第一沟道图案和第二沟道图案，第一沟道图案连接到第一源极/漏极图案，第二沟道图案连接到第二源极/漏极图案，第一沟道图案和第二沟道图案中的每者包括顺序地堆叠并彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；栅电极，在第一方向上延伸并且与第一沟道图案和第二沟道图案交叉，栅电极包括在基底与第一半导体图案之间的第一部分、在第一半导体图案与第二半导体图案之间的第二部分、在第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；栅极介电层，位于第一沟道图案与栅电极之间并且位于第二沟道图案与栅电极之间；栅极间隔件，位于栅电极的侧壁上；栅极盖图案，位于栅电极的顶表面上；第一层间介电层，位于栅极盖图案上；第一有源接触件和第二有源接触件，穿透第一层间介电层并且分别结合到第一源极/漏极图案和第二源极/漏极图案；栅极接触件，穿透第一层间介电层并结合到栅电极；第二层间介电层，位于第一层间介电层上；第一金属层，位于第二层间介电层中，第一金属层包括多条下线，所述多条下线对应地电连接到栅极接触件以及第一有源接触件和第二有源接触件；第三层间介电层，位于第二层间介电层上；以及第二金属层，位于第三层间介电层中。第二金属层可以包括多条上线，所述多条上线对应地电连接到所述多条下线。第一有源接触件的最下面的部分可以位于比第二有源接触件的最下面的部分的水平高的水平处。第一硅化物图案的厚度可以大于第二硅化物图案的厚度。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
图1图示了示出根据一些实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D图示了分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3图示了图2A中的部分M的放大剖视图。
图4图示了图2B中的部分N的放大剖视图。
图5A至图10D图示了示出根据一些实施例的制造半导体装置的方法中的阶段的剖视图。
图11A至图12B图示了示出根据一些实施例的形成第一硅化物图案和第二硅化物图案的方法中的阶段的剖视图。
图13图示了图2A中描述的部分M的剖视图。
图14图示了图2B中描述的部分N的剖视图。
图15A、图15B、图15C和图15D图示了示出根据一些实施例的半导体装置的分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
具体实施方式
图1图示了示出根据一些实施例的半导体装置的平面图。图2A、图2B、图2C和图2D图示了分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3图示了图2A中的部分M的放大剖视图，并且图4图示了图2B中的部分N的放大剖视图。
参照图1以及图2A至图2D，逻辑单元LC可以设置在基底100上。逻辑单元LC可以包括包含在逻辑电路中的逻辑晶体管。基底100可以是化合物半导体基底或者包括例如硅、锗或硅锗的半导体基底。例如，基底100可以是硅基底。
逻辑单元LC可以包括第一有源区域PR和第二有源区域NR。第一有源区域PR和第二有源区域NR可以由形成在基底100的上部上的第二沟槽TR2限定。例如，第二沟槽TR2可以定位在第一有源区域PR与第二有源区域NR之间。第一有源区域PR和第二有源区域NR可以跨第二沟槽TR2在第一方向D1上彼此间隔开。例如，第一有源区域PR可以是PMOSFET区域，并且第二有源区域NR可以是NMOSFET区域。
形成在基底100的上部上的第一沟槽TR1可以限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别设置在第一有源区域PR和第二有源区域NR上。第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的竖直突起部。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括例如氧化硅层。第一有源图案AP1和第二有源图案AP2可以具有从器件隔离层ST向上竖直突出的上部(见图2D)。器件隔离层ST可以不覆盖第一有源图案AP1的上部和第二有源图案AP2的上部中的任一者。器件隔离层ST可以覆盖第一有源图案AP1的下侧壁和第二有源图案AP2的下侧壁。
第一有源图案AP1可以包括在其上部上的第一沟道图案CH1。第二有源图案AP2可以包括在其上部上的第二沟道图案CH2。第一沟道图案CH1和第二沟道图案CH2中的每者可以包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在竖直方向或第三方向D3上彼此间隔开。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每者可以包括例如硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每者可以包括晶体硅。
多个第一凹进RS1可以形成在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以设置在对应的第一凹进RS1中。第一源极/漏极图案SD1可以部分地填充第一凹进RS1(图2A)。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。例如，一对第一源极/漏极图案SD1可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
多个第二凹进RS2可以形成在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以设置在对应的第二凹进RS2中。第二源极/漏极图案SD2可以部分地填充第二凹进RS2(图2B)。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。例如，一对第二源极/漏极图案SD2可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每者可以具有位于与第三半导体图案SP3的顶表面的水平基本相同的水平处的最上表面，例如，第一源极/漏极图案SD1的最上表面和第二源极/漏极图案SD2的最上表面可以与第三半导体图案SP3的顶表面共面。在另一示例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每者可以具有(例如，相对于基底100的底部)位于比第三半导体图案SP3的顶表面的水平高的水平处的最上表面。
第一源极/漏极图案SD1可以包括晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。因此，一对第一源极/漏极图案SD1可以向第一沟道图案CH1提供压应力。第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，Si)。
栅电极GE可以设置为在与第一有源图案AP1和第二有源图案AP2交叉的同时在第一方向D1上延伸。栅电极GE可以在第二方向D2上以第一节距P1布置。每个栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直叠置。
栅电极GE可以包括置于基底100与第一半导体图案SP1之间的第一部分PO1、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3以及在第三半导体图案SP3上的第四部分PO4。
返回参照图2A，例如，在第二方向D2上，第一有源区域PR上的栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3可以具有不同的宽度。例如，第三部分PO3的在第二方向D2上的最大宽度可以大于第二部分PO2的在第二方向D2上的最大宽度。第一部分PO1的在第二方向D2上的最大宽度可以大于第三部分PO3的在第二方向D2上的最大宽度。
返回参照图2D，栅电极GE可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每者的顶表面TS、底表面BS和相对的侧壁SW上。例如，根据本实施例的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，多桥沟道场效应晶体管(MBCFET)或栅极全环绕场效应晶体管(GAAFET))。
返回参照图1以及图2A至图2D，一对栅极间隔件GS可以设置在栅电极GE的第四部分PO4的相对侧壁上。栅极间隔件GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS可以具有比栅电极GE的顶表面高的顶表面。栅极间隔件GS的顶表面可以与将在下面讨论的第一层间介电层110的顶表面共面。栅极间隔件GS可以包括例如SiCN、SiCON和SiN中的至少一种。可选地，栅极间隔件GS可以均包括由例如SiCN、SiCON和SiN中的至少两种形成的多层。
栅极盖图案GP可以设置在栅电极GE上。栅极盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极盖图案GP可以包括相对于将在下面讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以包括例如SiON、SiCN、SiCON和SiN中的至少一种。
栅极介电层GI可以置于栅电极GE与第一沟道图案CH1之间以及栅电极GE与第二沟道图案CH2之间。栅极介电层GI可以覆盖第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每者的顶表面TS、底表面BS和相对的侧壁SW。栅极介电层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面(见图2D)。
在一些实施例中，栅极介电层GI可以包括例如氧化硅层、氮氧化硅层和高k介电层中的一种或更多种。高k介电层可以包括其介电常数大于氧化硅层的介电常数的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
可选地，根据实施例的半导体装置可以包括使用负电容器的负电容场效应晶体管。例如，栅极介电层GI可以包括呈现铁电性质的铁电材料层和呈现顺电性质的顺电材料层。
铁电材料层可以具有负电容。顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小至小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大至大于每个电容器的电容的绝对值的正值。
当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mV/decade(十进位)的亚阈值摆幅。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的一种或更多种。例如，氧化铪锆可以是其中氧化铪被掺杂有锆(Zr)的材料。对于另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺杂在其中的杂质。例如，杂质可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的一种或更多种。包括在铁电材料层中的杂质的类型可以根据铁电材料层中包括哪种铁电材料而改变。
当铁电材料层包括氧化铪时，铁电材料层可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种的杂质。
当杂质是铝(Al)时，铁电材料层可以包括约3％至8％原子百分比的铝。在本说明书中，杂质的比例可以是铝与铪和铝的总和的比。
当杂质是硅(Si)时，铁电材料层可以包括约2％至约10％原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2％至约10％原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1％至约7％原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约50％至约80％原子百分比的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如氧化硅和高k金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪可以具有与包括在顺电材料层中的氧化铪的晶体结构不同的晶体结构。
铁电材料层可以具有具备铁电性质的厚度。铁电材料层的厚度可以例如在从约0.5nm至约10nm的范围内。因为铁电材料具有其自身的展现铁电性质的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
例如，栅极介电层GI可以包括单个铁电材料层。在另一示例中，栅极介电层GI可以包括彼此间隔开的多个铁电材料层。栅极介电层GI可以具有其中多个铁电材料层与多个顺电材料层交替地堆叠的堆叠结构。
栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电层GI上，并且可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3相邻。第一金属图案可以包括控制晶体管的阈值电压的逸出功金属。第一金属图案的厚度和组成可以被调节以实现晶体管的期望的阈值电压。例如，栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3可以由第一金属图案或逸出功金属形成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及例如钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。另外，第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的逸出功金属层。
第二金属图案可以包括其电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种金属。例如，栅电极GE的第四部分PO4可以包括第一金属图案和在第一金属图案上的第二金属图案。
第一层间介电层110可以设置在基底100上。第一层间介电层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案和SD2。第一层间介电层110可以具有与栅极盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面的顶表面。第一层间介电层110可以在其上设置有覆盖栅极盖图案GP的第二层间介电层120。例如，第一层间介电层110和第二层间介电层120可以包括氧化硅层。
逻辑单元LC可以在其相对侧上具有在第二方向D2上彼此相对的一对分离结构DB。分离结构DB可以在平行于栅电极GE的第一方向D1上延伸。分离结构DB与同其相邻的栅电极GE可以以与第一节距P1相同的节距布置。
分离结构DB可以穿透第一层间介电层110和第二层间介电层120，以延伸到第一有源图案AP1和第二有源图案AP2中。分离结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每个的上部。分离结构DB可以将逻辑单元LC的第一有源区域PR和第二有源区域NR与相邻的逻辑单元的第一有源区域和第二有源区域分离。
第一有源图案AP1和第二有源图案AP2中的每个可以包括在其上部上的与分离结构DB相邻的牺牲层SAL。牺牲层SAL可以堆叠并彼此间隔开。牺牲层SAL可以位于与第一部分PO1、第二部分PO2和第三部分PO3中的对应的一个的水平相同的水平处。分离结构DB可以穿透牺牲层SAL。
返回参照图2B，内部间隔件IP可以设置在第二有源区域NR上。内部间隔件IP可以对应地置于第二源极/漏极图案SD2与栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3之间。内部间隔件IP可以与第二源极/漏极图案SD2直接接触。内部间隔件IP可以将第二源极/漏极图案SD2与栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3中的每者分离。
第一有源接触件AC1可以设置为穿透第一层间介电层110和第二层间介电层120并且与第一源极/漏极图案SD1电连接。第二有源接触件AC2可以设置为穿透第一层间介电层110和第二层间介电层120并且与第二源极/漏极图案SD2电连接。
一对第一有源接触件AC1可以在第一有源区域PR上设置在栅电极GE的相对侧上。一对第二有源接触件AC2可以在第二有源区域NR上设置在栅电极GE的相对侧上。当在平面图中观看时，第一有源接触件AC1和第二有源接触件AC2中的每者可以具有在第一方向D1上延伸的条形状。第一有源接触件AC1和第二有源接触件AC2可以均是自对准接触件。例如，栅极盖图案GP和栅极间隔件GS可以用于以自对准方式形成第一有源接触件AC1和第二有源接触件AC2。例如，第一有源接触件AC1和第二有源接触件AC2中的每者可以覆盖栅极间隔件GS的侧壁的至少一部分。尽管未示出，但是第一有源接触件AC1和第二有源接触件AC2中的每者可以覆盖栅极盖图案GP的顶表面的一部分。
如图2C中所示，残余图案RP可以设置在第一源极/漏极图案SD1上。残余图案RP可以在第一方向D1上与将在下面讨论的第一硅化物图案SC1相邻。残余图案RP可以设置在第一硅化物图案SC1与第一层间介电层110之间。残余图案RP可以与第一有源接触件AC1的底表面接触。残余图案RP可以包括例如钛、钽、钨、镍和钴中的至少一种。第二有源接触件AC2可以覆盖将在下面讨论的第二硅化物图案SC2的顶表面和侧壁。例如，第二硅化物图案SC2的顶表面和侧壁可以被将在下面讨论的第二有源接触件AC2的阻挡图案BM覆盖。
第一有源接触件AC1的最下面的部分可以位于第一水平LV1处。第二有源接触件AC2的最下面的部分可以位于第二水平LV2处。第一水平LV1可以(例如，相对于基底100的底部)高于第二水平LV2(见图2C)。
第一硅化物图案SC1可以设置在第一有源接触件AC1与第一源极/漏极图案SD1之间。第二硅化物图案SC2可以设置在第二有源接触件AC2与第二源极/漏极图案SD2之间。第一有源接触件AC1可以通过第一硅化物图案SC1电连接到第一源极/漏极图案SD1。第二有源接触件AC2可以通过第二硅化物图案SC2电连接到第二源极/漏极图案SD2。第一硅化物图案SC1和第二硅化物图案SC2可以包括金属硅化物(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种)。
第三凹进RS3可以设置在第一源极/漏极图案SD1的上部上(图2A)。第一硅化物图案SC1可以设置在第三凹进RS3中。第四凹进RS4可以设置在第二源极/漏极图案SD2的上部上(图2B)。第二硅化物图案SC2可以设置在第四凹进RS4中。第一硅化物图案SC1可以完全填充第三凹进RS3。第二硅化物图案SC2可以部分地填充第四凹进RS4。第二硅化物图案SC2可以沿着第四凹进RS4的内侧壁共形地形成。例如，第二硅化物图案SC2的形状可以类似于U。
栅极接触件GC可以设置为穿透第二层间介电层120和栅极盖图案GP，并且与栅电极GE电连接(图2D)。例如，参照图2B，上介电图案UIP可以填充与栅极接触件GC相邻的每个第二有源接触件AC2的上部。因此，能够防止由栅极接触件GC与同其相邻的第二有源接触件AC2之间的接触导致的短路引起的工艺故障。尽管未示出，但是上介电图案UIP可以填充第一有源接触件AC1的上部。
栅极接触件GC以及第一有源接触件AC1和第二有源接触件AC2可以均包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的至少一种。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。
第一金属层M1可以设置在第三层间介电层130中。第一金属层M1可以包括第一下线M1_R、第二下线M1_I和下过孔VI1。下过孔VI1可以设置在第一下线M1_R和第二下线M1_I下方。
每条第一下线M1_R可以在与逻辑单元LC交叉的同时在第二方向D2上延伸延伸。第一下线M1_R中的每条可以是电力线。例如，可以向第一下线M1_R供应漏极电压VDD或源极电压VSS。
参照图1，逻辑单元LC可以包括在第二方向D2上延伸的第一单元边界CB1。在逻辑单元LC上，第二单元边界CB2可以被限定在与其上限定第一单元边界CB1的位置相对的位置上。第一单元边界CB1可以在其上设置有被施加漏极电压VDD或电力电压的第一下线M1_R。被施加漏极电压VDD的第一下线M1_R可以沿着第一单元边界CB1在第二方向D2上延伸。第二单元边界CB2可以在其上设置有被施加源极电压VSS或地电压的第一下线M1_R。被施加源极电压VSS的第一下线M1_R可以沿着第二单元边界CB2在第二方向D2上延伸。
第二下线M1_I可以沿着第一方向D1设置在被施加漏极电压VDD的第一下线M1_R与被施加源极电压VSS的第一下线M1_R之间。每条第二下线M1_I可以具有在第二方向D2上延伸的线形状或条形形状。第二下线M1_I可以在第一方向D1上以第二节距P2布置。第二节距P2可以小于第一节距P1。
下过孔VI1可以设置在第一金属层M1的第一下线M1_R和第二下线M1_I下方。下过孔VI1可以对应地置于第一有源接触件AC1和第二有源接触件AC2与第一下线M1_R和第二下线M1_I之间。下过孔VI1可以对应地置于栅极接触件GC与第二下线M1_I之间。
第一金属层M1的下线M1_R或M1_I及其下面的下过孔VI1可以通过彼此分离的工艺来形成。例如，下线M1_R或M1_I以及下过孔VI1可以均通过单个镶嵌工艺来形成。根据一些实施例，可以采用亚20nm工艺来制造半导体装置。
第二金属层M2可以设置在第四层间介电层140中。第二金属层M2可包括上线M2_I。每条上线M2_I可以具有在第一方向D1上延伸的线形状或条形形状。例如，上线M2_I可以在第一方向D1上平行延伸。当在平面图中观看时，上线M2_I可以平行于栅电极GE。上线M2_I可以沿着第二方向D2以第三节距P3布置。第三节距P3可以小于第一节距P1。第三节距P3可以大于第二节距P2。
第二金属层M2还可以包括上过孔VI2。上过孔VI2可以设置在上线M2_I下方。上过孔VI2可以对应地置于上线M2_I与下线M1_R和M1_I之间。
第二金属层M2的上线M2_1及其下面的上过孔VI2可以在同一工艺中形成为单件。例如，可以采用双镶嵌工艺来同时形成第二金属层M2的上线M2_I和上过孔VI2。
第一金属层M1的下线M1_R和M1_I可以包括与第二金属层M2的上线M2_I的导电材料相同或不同的导电材料。例如，上线M2_I以及下线M1_R和M1_I可以包括铝、铜、钨、钼和钴中的至少一种金属材料。上线M2_I可以电连接到第一下线M1_R或第二下线M1_I。
在一些示例实施例中，尽管未示出，但是可以在第四层间介电层140上另外设置堆叠的金属层(例如，第三金属层、第四金属层、第五金属层等)。每个堆叠的金属层可以包括布线。
参照图3和图4，下面将详细描述第一源极/漏极图案SD1和第二源极/漏极图案SD2、第一硅化物图案SC1和第二硅化物图案SC2以及第一有源接触件AC1和第二有源接触件AC2。
参照图3，第一凹进RS1可以在其中设置有第一源极/漏极图案SD1和第一硅化物图案SC1。例如，第一源极/漏极图案SD1和第一硅化物图案SC1可以完全填充第一凹进RS1。第一硅化物图案SC1可以完全填充第一源极/漏极图案SD1的上部上的第三凹进RS3。第一硅化物图案SC1可以在其底端处具有弯曲轮廓。
第一有源接触件AC1可以不延伸到第一凹进RS1中。第一有源接触件AC1的最下面的部分可以位于第一水平LV1处。第一水平LV1可以位于与第三半导体图案SP3的顶表面、第一源极/漏极图案SD1的顶表面和第一硅化物图案SC1的最上表面SC1u的水平基本相同的水平处。第一有源接触件AC1可以与第一硅化物图案SC1的最上表面SC1u接触。例如，如图3中所示，第一有源接触件AC1和第一硅化物图案SC1的最上表面SC1u可以例如完全彼此覆盖。在另一示例中，第一硅化物图案SC1的最上表面SC1u可以例如仅部分地覆盖第一有源接触件AC1的底表面。
参照图4，第二有源接触件AC2可以延伸到第二凹进RS2中。第二有源接触件AC2可以包括延伸到第二凹进RS2中的延伸部EXP和在延伸部EXP上的主体部BOP。第二有源接触件AC2的延伸部EXP的宽度可以小于第二有源接触件AC2的主体部BOP的宽度。
第二凹进RS2可以在其中设置有第二源极/漏极图案SD2、第二硅化物图案SC2以及第二有源接触件AC2的延伸部EXP。第二硅化物图案SC2和第二有源接触件AC2的延伸部EXP可以填充第二源极/漏极图案SD2的上部上的第四凹进RS4。第二源极/漏极图案SD2和第二硅化物图案SC2可以部分地填充第二凹进RS2。第二有源接触件AC2的延伸部EXP可以与第二硅化物图案SC2的内侧壁ISW接触。第二有源接触件的延伸部EXP可以在其底端处具有弯曲的轮廓。
如图3中所示，第三凹进RS3可以具有第一宽度W1。第一宽度W1可以被定义为指第三凹进RS3的中心部分或上部处的宽度。如图4中所示，第四凹进RS4可以具有第二宽度W2。第二宽度W2可以被定义为指第四凹进RS4的中心部分或上部处的宽度。第一宽度W1可以小于第二宽度W2。
参照图3和图4，第一源极/漏极图案SD1可以具有第一厚度T1。第一厚度T1可以被定义为指第一凹进RS1的内侧壁(例如，内侧壁上的最低点)与第一硅化物图案SC1的外侧壁上的点(例如，最低点)处的切线之间的最短距离。第二源极/漏极图案SD2可以具有第二厚度T2。第二厚度T2可以被定义为指第二凹进RS2的内侧壁(例如，内侧壁上的最低点)与第二硅化物图案SC2的外侧壁上的点(例如，最低点)处的切线之间的最短距离。第一厚度T1可以大于第二厚度T2。
第一硅化物图案SC1可以例如沿着第二方向D2具有第三厚度T3。第三厚度T3可以被定义为指第一硅化物图案SC1的中心部分或上部处的厚度。第二硅化物图案SC2可以例如沿着第二方向D2具有第四厚度T4。第三厚度T3可以大于第四厚度T4。第三厚度T3可以与第一宽度W1基本相同。
根据一些实施例，与第二有源区域NR上的第二硅化物图案SC2相比，第一有源区域PR或PMOSFET区域上的第一硅化物图案SC1可以形成得厚以具有大的体积。大体积的第一硅化物图案SC1可以有效地向一对第一源极/漏极图案SD1之间的第一沟道图案CH1提供压应力。因此，可以增加空穴迁移率以促使PMOSFET的操作速度的改善。因此，半导体装置的电特性可以提高。
第一半导体图案SP1的底表面可以位于第三水平LV3处。第一硅化物图案SC1的最下面的部分可以位于第四水平LV4处。第三水平LV3可以例如相对于基底100的底部高于第四水平LV4。可选地，第三水平LV3可以与第四水平LV4基本相同。第二硅化物图案SC2的最下面的部分可以位于第五水平LV5处。第三水平LV3可以例如相对于基底100的底部高于第五水平LV5。第四水平LV4可以例如相对于基底100的底部高于第五水平LV5。
由于第一硅化物图案SC1的最下面的部分位于比第一半导体图案SP1的底表面的水平低的水平处，所以可以有效地向第一沟道图案CH1提供压应力。因此，半导体装置的电特性可以提高。
图5A至图10D示出了根据一些实施例的制造半导体装置的方法中的阶段的剖视图。详细地，图5A、图6A、图7A、图8A、图9A和图10A示出了沿着图1的线A-A'截取的剖视图，图7B、图8B、图9B和图10B示出了沿着图1的线B-B'截取的剖视图，图7C、图8C、图9C和图10C示出了沿着图1的线C-C'截取的剖视图，并且图5B、图6B、图7D、图8D、图9D和图10D示出了沿着图1的线D-D'截取的剖视图。
参照图5A和图5B，基底100可以设置有第一有源区域PR和第二有源区域NR。可以在基底100上交替地形成并堆叠牺牲层SAL和有源层ACL。
牺牲层SAL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，并且有源层ACL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。例如，牺牲层SAL可以包括硅锗(SiGe)，并且有源层ACL可以包括硅(Si)。
可以在基底100的第一有源区域PR和第二有源区域NR上形成掩模图案。掩模图案可以具有在第二方向D2上延伸的线形状或条形形状。
可以执行将掩模图案用作蚀刻掩模的第一图案化工艺，以形成限定第一有源图案AP1和第二有源图案AP2的第一沟槽TR1。可以分别在第一有源区域PR和第二有源区域NR上形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2中的每个可以包括交替地堆叠在其上部上的牺牲层SAL和有源层ACL。
基底100可以经历第二图案化工艺，以形成限定第一有源区域PR和第二有源区域NR的第二沟槽TR2。第二沟槽TR2可以形成得比第一沟槽TR1深。可以在基底100上形成器件隔离层ST，以填充第一沟槽TR1和第二沟槽TR2。例如，在基底100上，可以形成介电层来覆盖第一有源图案AP1和第二有源图案AP2。可以使介电层凹进直到暴露牺牲层SAL，因此，可以形成器件隔离层ST。
器件隔离层ST可以包括介电材料，例如，氧化硅层。第一有源图案AP1和第二有源图案AP2中的每个可以具有在器件隔离层ST上方暴露的上部。例如，第一有源图案AP1和第二有源图案AP2中的每个的上部可以从器件隔离层ST竖直向上突出。
参照图6A和图6B，在基底100上，可以形成牺牲图案PP，以与第一有源图案AP1和第二有源图案AP2交叉。每个牺牲图案PP可以形成为具有在第一方向D1上延伸的线形状或条形形状。牺牲图案PP可以沿着第二方向D2以一定节距布置。
例如，牺牲图案PP的形成步骤可以包括：在基底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模来使牺牲层图案化。牺牲层可以包括多晶硅。
可以在每个牺牲图案PP的相对的侧壁上形成一对栅极间隔件GS。栅极间隔件GS的形成可以包括在基底100的整个表面上共形地形成栅极间隔件层，并且各向异性地蚀刻栅极间隔件层。栅极间隔件层可以包括例如SiCN、SiCON和SiN中的至少一种。可选地，栅极间隔件层可以是包括SiCN、SiCON和SiN中的至少两种的多层。
参照图7A至图7D，可以在第一有源图案AP1的上部上形成第一凹进RS1，并且可以在第二有源图案AP2的上部上形成第二凹进RS2。在形成第一凹进RS1和第二凹进RS2的同时，可以在第一有源图案AP1和第二有源图案AP2中的每个的相对侧上使器件隔离层ST凹进(见图7C)。
例如，可以使用硬掩模图案MP和栅极间隔件GS作为蚀刻掩模，来蚀刻第一有源图案AP1的上部以形成第一凹进RS1。可以在一对牺牲图案PP之间形成第一凹进RS1。可以通过用于形成第一凹进RS1的相同方法来形成在第二有源图案AP2的上部上的第二凹进RS2。第一凹进RS1和第二凹进RS2可以形成第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。
参照图8A至图8D，可以在第一凹进RS1中形成第一源极/漏极图案SD1。例如，可以执行将第一凹进RS1的内侧壁用作种子层的选择性外延生长(SEG)工艺，以形成第一源极/漏极图案SD1。可以使用暴露于第一凹进RS1的基底100以及第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3作为种子来生长第一源极/漏极图案SD1。第一源极/漏极图案SD1可以填充第一凹进RS1的一部分。第一源极/漏极图案SD1的形成可以在一对第一源极/漏极图案SD1之间限定第一沟道图案CH1。例如，SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。第一源极/漏极图案SD1可以包括晶格常数大于基底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。每个第一源极/漏极图案SD1可以由多个半导体层形成。
例如，可以在用于形成第一源极/漏极图案SD1的SEG工艺期间原位掺杂杂质。可选地，在形成第一源极/漏极图案SD1之后，可以将杂质掺杂到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以被掺杂为具有第一导电类型(例如，p型)。
可以在第一源极/漏极图案SD1上形成牺牲半导体图案SAS，以填充第一凹进RS1的未被占据的部分。在这种情况下，牺牲半导体图案SAS可以包括硅锗(SiGe)。例如，第一源极/漏极图案SD1可以包含浓度低的锗(Ge)，并且牺牲半导体图案SAS可以包含浓度高的锗(Ge)。
可以部分地蚀刻暴露于第二凹进RS2的牺牲层SAL，以形成内部间隔件IP。可以在对应的第二凹进RS2中形成第二源极/漏极图案SD2。例如，可以执行将第二凹进RS2的内侧壁用作种子的选择性外延生长(SEG)工艺，以形成第二源极/漏极图案SD2。第二源极/漏极图案SD2可以填充第二凹进RS2的一部分。例如，第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如，n型)。
可以在第二源极/漏极图案SD2上形成牺牲半导体图案SAS，以填充第二凹进RS2的未占据部分。例如，牺牲半导体图案SAS可以包括硅锗(SiGe)。牺牲半导体图案SAS可以包含浓度高的锗(Ge)。
第一源极/漏极图案SD1可以具有第一厚度T1'。第二源极/漏极图案SD2可以具有第二厚度T2'。第一厚度T1'可以大于第二厚度T2'。例如，第一源极/漏极图案SD1可以形成得比第二源极/漏极图案SD2厚。在第一有源区域PR上的牺牲半导体图案SAS的在第二方向D2上的宽度可以小于在第二有源区域NR上的牺牲半导体图案SAS的在第二方向D2上的宽度。牺牲半导体图案SAS的宽度可以被定义为指牺牲半导体图案SAS的中心部分或上部处的宽度。
参照图9A至图9D，可以形成第一层间介电层110，以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP以及栅极间隔件GS。例如，第一层间介电层110可以包括氧化硅层。
可以使第一层间介电层110平坦化，直到牺牲图案PP的顶表面被暴露。可以采用回蚀工艺或化学机械抛光(CMP)工艺来使第一层间介电层110平坦化。硬掩模图案MP可以在平坦化工艺期间被全部去除。结果，第一层间介电层110可以具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面的顶表面。
可以选择性地去除暴露的牺牲图案PP。去除牺牲图案PP可以形成暴露第一有源图案AP1和第二有源图案AP2的第一空的空间ET1(见图9D)。
相反，可以不去除牺牲图案PP的一部分。例如，可以不去除定位在单元边界上的牺牲图案PP。可以在不应该被去除的牺牲图案PP上形成掩模层，使得牺牲图案PP中的一些可以保留而不被去除。当去除牺牲图案PP时，可以通过第一空的空间ET1暴露第一有源图案AP1和第二有源图案AP2。第一空的空间ET1可以暴露第一有源图案AP1和第二有源图案AP2中的每个的牺牲层SAL。
可以选择性地去除通过第一空的空间ET1暴露的牺牲层SAL。例如，可以执行选择性地蚀刻牺牲层SAL的蚀刻工艺，使得可以仅去除牺牲层SAL，并且使得第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以保留。在该步骤中，内部间隔件IP可以防止在第二源极/漏极图案SD2中出现缺陷。
当选择性地去除牺牲层SAL时，仅第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以保留在第一有源图案AP1和第二有源图案AP2中的每个上。可以在去除牺牲层SAL的对应的区域中形成第二空的空间ET2。可以将第二空的空间ET2限定在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3之间。
参照图10A至图10D，可以在第一空的空间ET1和第二空的空间ET2中共形地形成栅极介电层GI。可以在栅极介电层GI上形成栅电极GE。可以将栅电极GE形成为填充第一空的空间ET1和第二空的空间ET2。例如，栅电极GE可以包括填充第二空的空间ET2的第一部分PO1、第二部分PO2和第三部分PO3。栅电极GE还可以包括填充第一空的空间ET1的第四部分PO4。可以在栅电极GE上形成栅极盖图案GP。
返回参照图1以及图2A至图2D，可以在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可以包括氧化硅层。可以形成第一有源接触件AC1，以穿透第二层间介电层120和第一层间介电层110并且与第一源极/漏极图案SD1电连接，并且可以形成第二有源接触件AC2，以与第二源极/漏极图案SD2电连接。可以在第一有源接触件AC1与第一源极/漏极图案SD1之间形成第一硅化物图案SC1。可以在第二有源接触件AC2与第二源极/漏极图案SD2之间形成第二硅化物图案SC2。可以形成栅极接触件GC，以穿透第二层间介电层120和栅极盖图案GP并且与栅电极GE电连接。
可以在逻辑单元LC的相对侧上形成一对分离结构DB。分离结构DB可以穿透第二层间介电层120、剩余的牺牲图案PP以及在牺牲图案PP下方的有源图案AP1或AP2的上部。分离结构DB可以包括介电材料，例如，氧化硅层或氮化硅层。
可以在栅极接触件GC以及第一有源接触件AC1和第二有源接触件AC2上形成第三层间介电层130。可以在第三层间介电层130中形成第一金属层M1。可以在第三层间介电层130上形成第四层间介电层140。可以在第四层间介电层140中形成第二金属层M2。
图11A至图12B图示了示出根据一些实施例的形成第一硅化物图案和第二硅化物图案的方法中的阶段的剖视图。具体地，图11A和图12A图示了示出图2A的部分M的剖视图，并且图11B和图12B图示了示出图2B的部分N的剖视图。参照图11A至图12B，以下将详细描述根据一些实施例的有源接触件和硅化物图案的形成。
参照图11A和图11B，可以在第一源极/漏极图案SD1上形成第一接触孔CNH1，以穿透第一层间介电层110。第一接触孔CNH1可以暴露牺牲半导体图案SAS。可以在第二源极/漏极图案SD2上形成第二接触孔CNH2，以穿透第一层间介电层110。第二接触孔CNH2可以暴露牺牲半导体图案SAS。
可以对暴露的牺牲半导体图案SAS执行蚀刻工艺。可以采用湿蚀刻工艺作为蚀刻工艺。可以在蚀刻工艺中以高速率蚀刻具有高锗浓度的牺牲半导体图案SAS。因此，可以选择性地去除牺牲半导体图案SAS。
牺牲半导体图案SAS的去除可以在第一源极/漏极图案SD1的上部上形成第三凹进RS3，并且还可以在第二源极/漏极图案SD2的上部上形成第四凹进RS4。第三凹进RS3可以具有第一宽度W1'。第四凹进RS4可以具有第二宽度W2'。第一宽度W1'可以小于第二宽度W2'。第一宽度W1'可以被定义为指第三凹进RS3的中心部分或上部处的宽度。第二宽度W2'可以被定义为指第四凹进RS4的中心部分或上部处的宽度。
参照12A和图12B，可以在第一源极/漏极图案SD1上形成第一初步金属图案PM1。第一初步金属图案PM1可以完全填充第三凹进RS3。这是因为第三凹进RS3形成为具有相对小的厚度(或小的第一宽度W1')。第一初步金属图案PM1可以包括例如钛、钽、钨、镍和钴中的至少一种。
可以在第二源极/漏极图案SD2上形成第二初步金属图案PM2。第二初步金属图案PM2可以部分地填充第四凹进RS4。例如，第二初步金属图案PM2可以沿着第四凹进RS4的内侧壁共形地形成。第二初步金属图案PM2可以包括与第一初步金属图案PM1的材料相同的材料。可选地，第二初步金属图案PM2可以包括与第一初步金属图案PM1的材料不同的材料。
第一初步金属图案PM1可以具有第三厚度T3'。第一初步金属图案PM1的第三厚度T3'可以被定义为指第一初步金属图案PM1的中心部分或上部处的厚度。第二初步金属图案PM2可以具有第四厚度T4'。第三厚度T3'可以大于第四厚度T4'。第三厚度T3'可以与第三凹进RS3的第一宽度W1'基本相同。
可以在第一初步金属图案PM1和第二初步金属图案PM2中的每个上形成阻挡图案BM。可以沿着第一接触孔CNH1的内侧壁和第一初步金属图案PM1的顶表面共形地形成在第一初步金属图案PM1上的阻挡图案BM。可以沿着第二初步金属图案PM2的内侧壁ISW和第二接触孔CNH2的内侧壁共形地形成在第二初步金属图案PM2上的阻挡图案BM。第一初步金属图案PM1上的阻挡图案BM可以不延伸到第一凹进RS1中。第二初步金属图案PM2上的阻挡图案BM可以延伸到第二凹进RS2中。
返回参照图3和图4，可以对第一初步金属图案PM1和第二初步金属图案PM2执行退火工艺。第一初步金属图案PM1和第一源极/漏极图案SD1可以彼此化学反应，以形成第一硅化物图案SC1。第二初步金属图案PM2和第二源极/漏极图案SD2可以彼此化学反应，以形成第二硅化物图案SC2。残余图案RP可以由不与第一源极/漏极图案SD1反应的第一初步金属图案PM1构成。
第一硅化物图案SC1可以具有比第一初步金属图案PM1的厚度T3'大的厚度T3。第二硅化物图案SC2可以具有比第二初步金属图案PM2的厚度T4'大的厚度T4。第一源极/漏极图案SD1可以具有比未经历退火工艺的第一源极/漏极图案SD1的厚度T1'小的厚度T1。第二源极/漏极图案SD2可以具有比未经历退火工艺的第二源极/漏极图案SD2的厚度T2'小的厚度T2。这是因为第一源极/漏极图案SD1中的硅和第一初步金属图案PM1中的硅彼此发生化学反应以形成第一硅化物图案SC1，并且第二源极/漏极图案SD2中的硅和第二初步金属图案PM2中的硅彼此发生化学反应以形成第二硅化物图案SC2。
可以在阻挡图案BM上形成导电图案FM。导电图案FM可以填充第一接触孔CNH1、第二接触孔CNH2和第二凹进RS2中的每个的未被占据的部分。因此，可以能够形成第一有源接触件AC1和第二有源接触件AC2。
图13图示了示出根据一些实施例的半导体装置的图2A中描绘的部分M的剖视图。在下面的实施例中，将省略与上面参照图1、图2A至图2D和图3讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参照图13，第一有源接触件AC1可以包括延伸到第一凹进RS1中的延伸部EXP和在延伸部EXP上的主体部BOP。第一有源接触件AC1的延伸部EXP和主体部BOP可以彼此连接。第一有源接触件AC1的延伸部EXP的宽度可以小于第一有源接触件AC1的主体部BOP的宽度。第一凹进RS1可以在其中设置有第一源极/漏极图案SD1、第一硅化物图案SC1和第一有源接触件AC1的延伸部EXP。第一有源接触件AC1的最下面的部分可以位于第一水平LV1处。第一水平LV1可以低于第一源极/漏极图案SD1的顶表面的水平。
第一硅化物图案SC1可以包括填充第三凹进RS3的填充部FIP和从填充部FIP沿着第一有源接触件AC1的延伸部EXP的底表面和侧壁延伸的突起部PTP。突起部PTP的厚度可以小于填充部FIP的厚度。
第一水平LV1可以低于第一硅化物图案SC1的最上表面SC1u的水平。第一硅化物图案SC1的最上表面SC1u可以是突起部PTP的最上表面。
图14图示了示出根据一些实施例的半导体装置的图2B中描绘的部分N的剖视图。在下面的实施例中，将省略与上面参照图1、图2A至图2D和图4讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参照图14，第二有源接触件AC2可以包括延伸到第二凹进RS2中的延伸部EXP和在延伸部EXP上的主体部BOP。第二有源接触件AC2的延伸部EXP可以具有作为其最大宽度的第三宽度W3。第二有源接触件AC2的主体部BOP可以具有作为其最小宽度的第四宽度W4。第四宽度W4可以大于第三宽度W3。
第二有源接触件AC2的阻挡图案BM可以具有阶梯式轮廓。第二有源接触件AC2的阻挡图案BM可以包括覆盖第二硅化物图案SC2的最上表面SC2u的阶梯部STP。
图15A、图15B、图15C和图15D图示了示出根据一些实施例的半导体装置的分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。在下面的实施例中，将省略与上面参照图1、图2A至图2D、图3和图4讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。
参照图1和图15A至图15D，形成在基底100的上部上的第二沟槽TR2可以限定第一有源区域PR和第二有源区域NR。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。第一有源图案AP1和第二有源图案AP2可以具有从器件隔离层ST竖直向上突出的上部。第一有源图案AP1和第二有源图案AP2可以在其上部处均具有鳍形状。器件隔离层ST可以既不覆盖第一有源图案AP1的上部也不覆盖第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2中的每个的下侧壁。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有与第一沟道图案CH1的顶表面和第二沟道图案CH2的顶表面共面的顶表面。在另一示例中，第一源极/漏极图案SD1的顶表面和第二源极/漏极图案SD2的顶表面可以高于第一沟道图案CH1的顶表面和第二沟道图案CH2的顶表面。
栅电极GE可以设置为在与第一有源图案AP1和第二有源图案AP2交叉的同时在第一方向D1上延伸。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直叠置。每个栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相对的侧壁。
返回参照图15D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1和至少一个第一侧壁SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2和至少一个第二侧壁SW2上。例如，根据本实施例的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，FinFET)。
第一源极/漏极图案SD1和第二源极/漏极图案SD2、第一有源接触件AC1和第二有源接触件AC2、第一硅化物图案SC1和第二硅化物图案SC2、残余图案RP、第一金属层M1和第二金属层M2可以与参照图1、图2A至图2D、图3和图4讨论的那些基本相同。
通过总结和回顾，实施例提供了具有提高的电特性的半导体装置。也就是说，根据实施例，PMOSFET区域上的第一硅化物图案可以形成为具有与NMOSFET区域上的第二硅化物图案的轮廓不同的轮廓，即，第一硅化物图案可以比第二硅化物图案厚且具有更大的体积。在PMOSFET区域上，大体积的第一硅化物图案可以有效地向一对第一源极/漏极图案之间的第一沟道图案提供压应力。因此，可以增加空穴迁移率以促使PMOSFET的操作速度的改善。因此，半导体装置的电特性可以提高。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般和描述性意义被使用和解释，而不是为了限制的目的。在一些情况下，如自本申请提交之时起对于本领域普通技术人员将明显的，除非另有具体指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括第一有源区域和第二有源区域；
第一有源图案和第二有源图案，分别位于第一有源区域上和第二有源区域上；
第一源极/漏极图案和第二源极/漏极图案，分别位于第一有源图案上和第二有源图案上；
第一硅化物图案和第二硅化物图案，分别位于第一源极/漏极图案上和第二源极/漏极图案上，第一硅化物图案的第一厚度大于第二硅化物图案的第二厚度；以及
第一有源接触件和第二有源接触件，分别结合到第一源极/漏极图案和第二源极/漏极图案，第一有源接触件的最下面的部分位于比第二有源接触件的最下面的部分的水平高的水平处。
2.根据权利要求1所述的半导体装置，其中，第一有源区域是PMOSFET区域，并且第二有源区域是NMOSFET区域。
3.根据权利要求1所述的半导体装置，其中，第一源极/漏极图案的第三厚度大于第二源极/漏极图案的第四厚度。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括位于第一有源图案的上部上的第一凹进和位于第二有源图案的上部上的第二凹进，第一源极/漏极图案和第一硅化物图案完全填充第一凹进，并且第二源极/漏极图案和第二硅化物图案部分地填充第二凹进。
5.根据权利要求4所述的半导体装置，其中，第二有源接触件包括：
延伸部，延伸到第二凹进中以接触第二硅化物图案的内侧壁；以及
主体部，位于延伸部上。
6.根据权利要求5所述的半导体装置，其中，延伸部的宽度小于主体部的宽度。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括连接到第一源极/漏极图案和第二源极/漏极图案中的一者的沟道图案，沟道图案包括彼此间隔开的堆叠式半导体图案，并且堆叠式半导体图案中的最下面的半导体图案的底表面位于比第一硅化物图案的最下面的部分的水平高的水平处。
8.根据权利要求7所述的半导体装置，其中，堆叠式半导体图案中的最下面的半导体图案的底表面位于比第二硅化物图案的最下面的部分的水平高的水平处。
9.根据权利要求1所述的半导体装置，其中：
第一有源接触件的最下面的部分与第一硅化物图案的最上面的表面位于基本相同的水平处，并且
第二有源接触件的最下面的部分位于比第二硅化物图案的最上面的表面的水平低的水平处。
10.根据权利要求1所述的半导体装置，其中，第一有源接触件和第二有源接触件中的每者包括：
导电图案；以及
阻挡图案，覆盖导电图案的侧壁，第二有源接触件的阻挡图案包括覆盖第二硅化物图案的顶表面的至少一部分的阶梯部。
11.一种半导体装置，所述半导体装置包括：
基底，包括第一有源图案和第二有源图案，第一有源图案和第二有源图案在第一方向上彼此相邻；
栅电极，在第一方向上延伸并且与第一有源图案和第二有源图案交叉；
第一凹进和第二凹进，分别位于第一有源图案的上部上和第二有源图案的上部上；
第一源极/漏极图案和第二源极/漏极图案，分别填充第一凹进的一部分和第二凹进的一部分；
第一有源接触件和第二有源接触件，分别结合到第一源极/漏极图案和第二源极/漏极图案；
第一硅化物图案，位于第一源极/漏极图案与第一有源接触件之间，第一有源接触件与第一硅化物图案的顶表面接触；以及
第二硅化物图案，位于第二源极/漏极图案与第二有源接触件之间，第二有源接触件包括延伸到第二凹进中以接触第二硅化物图案的内侧壁的第一延伸部。
12.根据权利要求11所述的半导体装置，其中：
第一硅化物图案的第一厚度大于第二硅化物图案的第二厚度，并且
第一源极/漏极图案的第三厚度大于第二源极/漏极图案的第四厚度。
13.根据权利要求11所述的半导体装置，其中，第一有源接触件的最下面的部分位于比第二有源接触件的最下面的部分的水平高的水平处。
14.根据权利要求11所述的半导体装置，其中，第一有源接触件包括延伸到第一凹进中的第二延伸部。
15.根据权利要求11所述的半导体装置，其中，
第一源极/漏极图案具有p型导电类型，并且
第二源极/漏极图案具有n型导电类型。
16.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上彼此相邻的第一有源区域和第二有源区域；
第一有源图案和第二有源图案，分别位于第一有源区域上和第二有源区域上；
第一源极/漏极图案和第二源极/漏极图案，分别位于第一有源图案上和第二有源图案上；
第一硅化物图案和第二硅化物图案，分别位于第一源极/漏极图案上和第二源极/漏极图案上；
第一沟道图案和第二沟道图案，分别连接到第一源极/漏极图案和第二源极/漏极图案，第一沟道图案和第二沟道图案中的每者包括顺序地堆叠并彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；
栅电极，在第一方向上延伸并且与第一沟道图案和第二沟道图案交叉，栅电极包括在基底与第一半导体图案之间的第一部分、在第一半导体图案与第二半导体图案之间的第二部分、在第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；
栅极介电层，位于第一沟道图案与栅电极之间并且位于第二沟道图案与栅电极之间；
栅极间隔件，位于栅电极的侧壁上；
栅极盖图案，位于栅电极的顶表面上；
第一层间介电层，位于栅极盖图案上；
第一有源接触件和第二有源接触件，穿透第一层间介电层并且分别结合到第一源极/漏极图案和第二源极/漏极图案；
栅极接触件，穿透第一层间介电层并结合到栅电极；
第二层间介电层，位于第一层间介电层上；
第一金属层，位于第二层间介电层中，第一金属层包括多条下线，所述多条下线对应地电连接到栅极接触件、第一有源接触件和第二有源接触件；
第三层间介电层，位于第二层间介电层上；以及
第二金属层，位于第三层间介电层中，
其中，第二金属层包括多条上线，所述多条上线对应地电连接到所述多条下线，
其中，第一有源接触件的最下面的部分位于比第二有源接触件的最下面的部分的水平高的水平处，并且
其中，第一硅化物图案的第一厚度大于第二硅化物图案的第二厚度。
17.根据权利要求16所述的半导体装置，其中，第一半导体图案的底表面位于比第一硅化物图案的最下面的部分的水平高的水平处。
18.根据权利要求16所述的半导体装置，所述半导体装置还包括位于第一有源图案的上部上的第一凹进和位于第二有源图案的上部上的第二凹进，第一源极/漏极图案和第一硅化物图案完全填充第一凹进，并且第二源极/漏极图案和第二硅化物图案部分地填充第二凹进。
19.根据权利要求18所述的半导体装置，其中，第二有源接触件包括延伸到第二凹进中以接触第二硅化物图案的内侧壁的延伸部。
20.根据权利要求16所述的半导体装置，其中，第一源极/漏极图案包括硅锗，并且第二源极/漏极图案包括硅。
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