CN113937101A - 半导体器件 - Google Patents

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俞炫圭
柳志秀
徐在禹
林承万
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了包括位于衬底上的第一逻辑单元和第二逻辑单元的半导体器件。所述第一逻辑单元和所述第二逻辑单元均包括：第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；栅电极，所述栅电极横跨所述第一有源区和所述第二有源区，并且在所述第一方向上纵长地延伸；以及第一金属层，所述第一金属层位于所述栅电极上。所述第一金属层包括在垂直于所述第一方向的第二方向上纵长地延伸并且彼此平行的第一电力线和第二电力线。所述第一逻辑单元和所述第二逻辑单元沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻。所述第一有源区和所述第二有源区在所述第二方向上从所述第一逻辑单元纵长地延伸到所述第二逻辑单元。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年7月14日在韩国知识产权局提交的韩国专利申请No.10-2020-0086654的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体器件，并且更具体地，涉及包括场效应晶体管的半导体器件。
背景技术
半导体器件由于其尺寸小、多功能和/或低制造成本而在电子工业中是有益的。半导体器件可以包括存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件的混合半导体器件。随着电子工业的演进发展，半导体器件越来越需要高度集成。例如，越来越需要高可靠性、高速度和/或多功能性的半导体器件。半导体器件逐渐复杂化并且集成以满足这些要求的特性。
发明内容
本发明构思的一些示例实施例提供了包括改善了集成度和性能的场效应晶体管的半导体器件。
根据本发明构思的一些示例实施例，一种半导体器件可以包括位于衬底上的第一逻辑单元和第二逻辑单元。所述第一逻辑单元和所述第二逻辑单元均可以包括：第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；栅电极，所述栅电极横跨所述第一有源区和所述第二有源区，并且在所述第一方向上纵长地延伸；以及第一金属层，所述第一金属层位于所述栅电极上。所述第一金属层可以包括在垂直于所述第一方向的第二方向上纵长地延伸并且彼此平行的第一电力线和第二电力线。所述第一逻辑单元和所述第二逻辑单元可以沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻。所述第一有源区和所述第二有源区可以在所述第二方向上从所述第一逻辑单元纵长地延伸到所述第二逻辑单元。所述第一逻辑单元的所述第一金属层还可以包括在位于所述第一电力线和所述第二电力线之间的第一线轨迹上对准的一条或更多条第一下线路。所述第二逻辑单元的所述第一金属层还可以包括在位于所述第一电力线和所述第二电力线之间的第二线轨迹上对准的一条或更多条第二下线路。所述第一线轨迹和所述第二线轨迹可以在所述第二方向上延伸。所述第一逻辑单元的第一线轨迹沿第一方向以第一节距布置。所述第二逻辑单元的第二线轨迹沿第一方向以第二节距布置。所述第一逻辑单元的至少一条所述第一线轨迹可以设置在所述一条或更多条第一下线路的在所述第一方向上的中心处。所述第二逻辑单元的至少一条所述第二线轨迹可以设置在所述一条或更多条第二下线路的在所述第一方向上的中心处。所述第二线轨迹可以在所述第一方向上分别偏离相应的第一线轨迹。
根据本发明构思的一些示例实施例，一种半导体器件可以包括位于衬底上的第一逻辑单元和第二逻辑单元。所述第一逻辑单元和所述第二逻辑单元均可以包括：第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案分别位于所述第一有源区和所述第二有源区上；栅电极，所述栅电极横跨所述第一有源图案和所述第二有源图案，并且在所述第一方向上纵长地延伸；以及第一金属层，所述第一金属层位于所述栅电极上。所述第一金属层可以包括在垂直于所述第一方向的第二方向上纵长地延伸并且彼此平行的第一电力线和第二电力线。所述第一逻辑单元和所述第二逻辑单元可以沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻。所述第一有源区和所述第二有源区可以在所述第二方向上从所述第一逻辑单元延伸到所述第二逻辑单元。所述第一逻辑单元和所述第二逻辑单元中的每一者的所述第一有源图案可以包括垂直堆叠并且彼此间隔开的多个第一沟道图案。所述第一逻辑单元上的所述第一沟道图案中的最上面的第一沟道图案可以在所述第一方向上具有第一宽度。所述第二逻辑单元上的所述第一沟道图案中的最上面的第一沟道图案可以在所述第一方向上具有第二宽度。所述第一宽度可以大于所述第二宽度。
根据本发明构思的一些示例实施例，一种半导体器件可以包括位于衬底上的第一逻辑单元和第二逻辑单元。所述第一逻辑单元和所述第二逻辑单元均可以包括：第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；多个第一有源鳍，所述多个第一有源鳍位于所述第一有源区上；多个第二有源鳍，所述多个第二有源鳍位于所述第二有源区上；栅电极，所述栅电极横跨所述第一有源鳍和所述第二有源鳍，并且在所述第一方向上纵长地延伸；以及第一金属层，所述第一金属层位于所述栅电极上。所述第一金属层可以包括在垂直于所述第一方向的第二方向上纵长地延伸并且彼此平行的第一电力线和第二电力线。所述第一逻辑单元和所述第二逻辑单元可以沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻。所述第一有源区和所述第二有源区可以在所述第二方向上从所述第一逻辑单元延伸到所述第二逻辑单元。所述第一逻辑单元上的所述第一有源鳍的数目可以大于所述第二逻辑单元上的所述第一有源鳍的数目。所述第一逻辑单元上的所述栅电极的在所述第一方向上的长度可以大于所述第二逻辑单元上的所述栅电极的在所述第一方向上的长度。
附图说明
图1示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。
图2示出了显示出根据示例实施例的图1的部分M的详细俯视图。
图3A、图3B、图3C、图3D、图3E和图3F示出了根据示例实施例的分别沿着图2的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的截面图。
图4、图6和图8示出了显示出根据本发明构思的一些示例实施例的制造半导体器件的方法的俯视图。
图5A、图7A和图9A示出了根据示例实施例的分别沿着图4、图6和图8的线A-A'截取的截面图。
图5B、图7B和图9B示出了根据示例实施例的分别沿着图4、图6和图8的线B-B'截取的截面图。
图5C、图7C和图9C示出了根据示例实施例的分别沿着图4、图6和图8的线C-C'截取的截面图。
图7D和图9D示出了根据示例实施例的分别沿着图6和图8的线D-D'截取的截面图。
图7E和图9E示出了根据示例实施例的分别沿着图6和图8的线E-E'截取的截面图。
图7F和图9F示出了根据示例实施例的分别沿着图6和图8的线F-F'截取的截面图。
图10示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。
图11示出了显示出根据示例实施例的图1的部分M的详细俯视图。
图12A和图12B示出了根据示例实施例的分别沿着图11的线A-A'和线B-B'截取的截面图。
图13示出了图1中描绘的部分M的俯视图，以显示出根据本发明构思的一些示例实施例的半导体器件。
图14A和图14B示出了根据示例实施例的分别沿着图13的线A-A'和线B-B'截取的截面图。
图15和图16示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。
图17A、图17B、图17C、图17D、图17E和图17F示出了分别沿着图2的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的截面图，以显示出根据本发明构思的一些示例实施例的半导体器件。
具体实施方式
图1示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。
参照图1，衬底100上可以设置有第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3。例如，第一电力线M1_R1和第三电力线M1_R3均可以是通过其提供漏极电压VDD(例如，电源电压)的路径。将理解的是，尽管本文可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另外指出，否则例如作为命名惯例，这些术语仅用于例如将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面在说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以在说明书的另一部分中或在权利要求中被命名为第二元件、组件、区域、层或部分。另外，在某些情况下，即使在说明书中未使用“第一”、“第二”等来描述术语，但是在权利要求中仍可以将其称为“第一”或“第二”，以将不同的要求保护的元件区分开。第二电力线M1_R2可以是通过其提供源极电压VSS(例如，地电压)的路径。第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3可以在第二方向D2上纵长地延伸，并且可以彼此平行。描述为在特定方向上“纵长地”延伸的项、层、或者项或层的一部分具有在该特定方向上的长度和与该方向垂直的宽度，其中长度大于宽度。
第一单元块CR1可以限定在第一电力线M1_R1和第二电力线M1_R2之间，并且第一逻辑单元LC1可以设置在第一单元块CR1上。第二单元块CR2可以限定在第二电力线M1_R2和第三电力线M1_R3之间，并且第二逻辑单元LC2可以设置在第二单元块CR2上。
第一逻辑单元LC1和第二逻辑单元LC2均可以指执行特定功能的逻辑器件或逻辑电路(例如，AND、OR、XOR、XNOR或反相器)。例如，第一逻辑单元LC1和第二逻辑单元LC2均可以包括用于构成逻辑器件的晶体管，并且还包括用于将晶体管彼此连接的布线线路。
每个第一逻辑单元LC1可以在垂直于第二方向D2的第一方向D1上具有第一单元高度HE1。每个第二逻辑单元LC2可以在第一方向D1上具有第二单元高度HE2。第一单元高度HE1可以大于第二单元高度HE2。例如，第一逻辑单元LC1可以是被限定为具有相对大的单元高度的标准单元，并且第二逻辑单元LC2可以是被限定为具有相对小的单元高度的标准单元。
第一电力线M1_R1和第二电力线M1_R2之间的间隔可以大于第二电力线M1_R2和第三电力线M1_R3之间的间隔。第一电力线M1_R1和第二电力线M1_R2之间的节距可以与第一单元高度HE1相同，并且第二电力线M1_R2和第三电力线M1_R3之间的节距可以与第二单元高度HE2相同。
第一单元块CR1可以被限定为第一电力线M1_R1和第二电力线M1_R2之间的第一单元高度HE1。因此，在第一单元块CR1上，均具有第一单元高度HE1的第一逻辑单元LC1可以沿着第二方向D2设置。第二单元块CR2可以被限定为第二电力线M1_R2和第三电力线M1_R3之间的第二单元高度HE2。因此，在第二单元块CR2上，均具有第二单元高度HE2的第二逻辑单元LC2可以沿着第二方向D2设置。
第一单元块CR1还可以包括介于相邻的第一逻辑单元LC1之间的至少一个第一填充单元FI1。第二单元块CR2还可以包括介于相邻的第二逻辑单元LC2之间的至少一个第二填充单元FI2。第一填充单元FI1和第二填充单元FI2均可以为填充根据设计的电路设置的逻辑单元之间的空间的虚设单元。例如，第一填充单元FI1和第二填充单元FI2均可以包括有源图案、源极/漏极图案、金属层、栅电极、有源接触、栅极接触、分隔结构和切割图案中的至少一者。例如，第一填充单元FI1和第二填充单元FI2可以不具有电路功能。
第一单元块CR1可以包括至少一个第二逻辑单元LC2。因为第二逻辑单元LC2的第二单元高度HE2小于第一单元块CR1的第一单元高度HE1，所以可以设置包装器(wrapper)WRP来补偿它们之间的高度差。例如，成对的包装器WRP可以布设在第二逻辑单元LC2的在第一方向D1上彼此面对的侧表面上。
包装器WRP可以包括电力线。在一些示例实施例中，第一电力线M1_R1还可以经由包装器WRP朝向第二逻辑单元LC2纵长地延伸。例如，第一电力线M1_R1可以在第一方向D1上具有随着接近第二逻辑单元LC2而增加的宽度。在下文中，第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3中的每一者的宽度可以被称为在第一方向D1上。第一电力线M1_R1的一部分可以经由包装器WRP设置在第二逻辑单元LC2中。
第一单元块CR1还可以包括介于彼此相邻的第一逻辑单元LC1和第二逻辑单元LC2之间的混合填充单元HFI。混合填充单元HFI可以是解决由第一逻辑单元LC1和第二逻辑单元LC2之间的设计规则差异导致的误差的缓冲区域。例如，混合填充单元HFI可以增加第一电力线M1_R1的宽度。又例如，尽管未示出，但是混合填充单元HFI可以减小有源区的宽度。
总之，为了消除第一逻辑单元LC1和第二逻辑单元LC2之间的层设计差异，混合填充单元HFI可以使层物理地延伸，可以使层物理地缩小，或者可以改变层的位置。例如，混合填充单元HFI可以包括有源图案、源极/漏极图案、金属层、栅电极、有源接触、栅极接触、分隔结构和切割图案中的至少一者。在一个示例中，混合填充单元HFI可以不具有电路功能。
在一些示例实施例中，因为第一逻辑单元LC1的单元高度大于第二逻辑单元LC2的单元高度，所以第一逻辑单元LC1中的晶体管的沟道尺寸可以大于第二逻辑单元LC2中的晶体管的沟道尺寸。因此，尽管第一逻辑单元LC1的单元区域大于第二逻辑单元LC2的单元区域，但是第一逻辑单元LC1可以以比第二逻辑单元LC2的速度高的速度运行。
通常，第一单元块CR1可以仅包括均具有第一单元高度HE1的第一逻辑单元LC1。设计规则不会允许第一单元块CR1包括具有小于第一单元高度HE1的第二单元高度HE2的第二逻辑单元LC2。第一逻辑单元LC1可以仅在需要高速运行的电路中选择性地设置在第一单元块CR1上，因此，在第一单元块CR1中可能存在大量的空白空间。然而，如上所讨论的，设计规则不会允许第二逻辑单元LC2占据空白空间。
根据本发明构思的一些示例实施例，因为包装器WRP扩大了第二逻辑单元LC2的单元高度，并且因为混合填充单元HFI用作缓冲区域，所以第二逻辑单元LC2也可以设置在第一单元块CR1上。因此，代替了第一填充单元FI1，至少一个第二逻辑单元LC2可以设置在第一单元块CR1中存在的空白空间上。因此，半导体器件的集成度可以提高。
图2示出了显示出图1的部分M的详细俯视图。图3A、图3B、图3C、图3D、图3E和图3F示出了分别沿着图2的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的截面图。
衬底100上可以设置有第一逻辑单元LC1、第二逻辑单元LC2以及位于第一逻辑单元LC1和第二逻辑单元LC2之间的混合填充单元HFI。第一逻辑单元LC1和第二逻辑单元LC2均可以包括构成逻辑电路的逻辑晶体管。
下面将参照图2和图3A至图3D详细描述第一逻辑单元LC1。衬底100可以包括第一有源区PR和第二有源区NR。在一些示例实施例中，第一有源区PR可以是PMOS-FET区域，并且第二有源区NR可以是NMOS-FET区域。衬底100可以是化合物半导体衬底或者包括硅、锗或硅锗的半导体衬底。例如，衬底100可以是硅衬底。
第一有源区PR和第二有源区NR可以由形成在衬底100的上部上的第二沟槽TR2限定。第二沟槽TR2可以位于第一有源区PR和第二有源区NR之间。第一有源区PR和第二有源区NR可以跨过第二沟槽TR2在第一方向D1上彼此间隔开。第一有源区PR和第二有源区NR均可以在与第一方向D1相交的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别设置在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上纵长地延伸，并且可以彼此平行。第一有源图案AP1和第二有源图案AP2可以是衬底100的垂直突出部分。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅层。第一有源图案AP1和第二有源图案AP2的上部可以从器件隔离层ST向上垂直突出(参见图3D)。第一有源图案AP1和第二有源图案AP2均可以在其上部处具有鳍形。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的下侧壁。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以介于成对的第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以介于成对的第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以与第一沟道图案CH1和第二沟道图案CH2的顶表面共面。又例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以高于第一沟道图案CH1和第二沟道图案CH2的顶表面。
第一源极/漏极图案SD1可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，第一源极/漏极图案SD1可以向第一沟道图案CH1提供压应力。例如，第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。
栅电极GE可以设置为在第一方向D1上纵长地延伸，同时横跨第一有源图案AP1和第二有源图案AP2。栅电极GE可以沿着第二方向D2布置。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直交叠。栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者的顶表面和相对的侧壁。
返回参照图3D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1上以及第一沟道图案CH1的至少一个第一侧壁SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2上以及第二沟道图案CH2的至少一个第二侧壁SW2上。例如，根据一些示例实施例的晶体管可以是栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，3DFET)。
返回参照图2以及图3A至图3D，成对的栅极间隔物GS可以设置在每个栅电极GE的相对的侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与下面将讨论的第一层间电介质层110的顶表面共面。栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。或者，栅极间隔物GS可以包括由SiCN、SiCON和SiN中的两种或更多种构成的多层。
栅极覆盖图案GP可以设置在每个栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于下面将讨论的第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
栅极电介质图案GI可以介于栅电极GE和第一有源图案AP1之间以及栅电极GE和第二有源图案AP2之间。栅极电介质图案GI可以沿着位于栅极电介质图案GI上方的栅电极GE的底表面延伸。例如，栅极电介质图案GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧壁SW1。栅极电介质图案GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧壁SW2。栅极电介质图案GI可以覆盖位于栅电极GE下方的器件隔离层ST的顶表面(参见图3D)。
在一些示例实施例中，栅极电介质图案GI可以包括介电常数大于氧化硅层的介电常数的高k电介质材料。例如，高k电介质材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以设置在栅极电介质图案GI上并且与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调整第一金属图案的厚度和组成，以实现期望的阈值电压。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包含氮(N)以及钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的一种或更多种。第一金属图案还可以包括碳(C)。第一金属图案可以包括堆叠的多个功函数金属层。
第二金属图案可以包括电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的一种或更多种。
再次参照图3D，第一切割图案CT1可以对应地设置在第一逻辑单元LC1的栅电极GE的相对端上。第一切割图案CT1可以将第一逻辑单元LC1的栅电极GE与相邻于第一逻辑单元LC1的不同逻辑单元的栅电极分开。第一切割图案CT1可以包括电介质材料，例如氧化硅层和/或氮化硅层。第一切割图案CT1可以在第一方向D1上具有第一宽度W1。
第一层间电介质层110可以设置在衬底100上。第一层间电介质层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间电介质层110的顶表面可以与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面。第一层间电介质层110上可以设置有覆盖栅极覆盖图案GP的第二层间电介质层120。第三层间电介质层130可以设置在第二层间电介质层120上。第四层间电介质层140可以设置在第三层间电介质层130上。例如，第一层间电介质层110至第四层间电介质层140可以包括氧化硅层。
成对的分隔结构DB可以设置在第一逻辑单元LC1的在第二方向D2上彼此面对的相对的边界上。分隔结构DB可以平行于栅电极GE在第一方向D1上延伸。
分隔结构DB可以穿过第一层间电介质层110和第二层间电介质层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可以穿过第一有源图案AP1和第二有源图案AP2中的每一者的上部。分隔结构DB可以将第一逻辑单元LC1的第一有源区PR和第二有源区NR中的每一者与相邻于第一逻辑单元LC1的不同逻辑单元的有源区分开。
有源接触AC可以设置为穿过第一层间电介质层110和第二层间电介质层120，并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2具有电连接。例如，第一逻辑单元LC1的有源接触AC可以设置在栅电极GE和分隔结构DB之间。有源接触AC可以在第一方向D1上延伸，以将第二源极/漏极图案SD2连接到第一源极/漏极图案SD1(参见图3C)。
有源接触AC可以是自对准接触。在一些示例实施例中，栅极覆盖图案GP和栅极间隔物GS可以用于以自对准方式形成有源接触AC。例如，有源接触AC可以覆盖栅极间隔物GS的侧壁的至少一部分。尽管未示出，但是有源接触AC可以部分地覆盖栅极覆盖图案GP的顶表面。
硅化物图案SC可以介于有源接触AC和第一源极/漏极图案SD1之间以及有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。如本文所使用的，术语“电连接”可以用于描述被配置为使得电信号可以从一项传递到另一项的项。相比之下，物理上连接到绝缘层的无源导电组件(例如，导线、焊盘、内部电线等)未与该组件电连接。硅化物图案SC可以包括金属硅化物，例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的一种或更多种。
栅极接触GC可以设置为穿过第二层间电介质层120和栅极覆盖图案GP，并且与相应的栅电极GE具有电连接。例如，参照图3C，上电介质图案UIP可以填充有源接触AC的与栅极接触GC相邻的上部。因此，可以防止由栅极接触GC和其相邻的有源接触AC之间的接触引起的电短路。
有源接触AC和栅极接触GC均可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的一种或更多种。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以包括钛、钽、钨、镍、钴和铂中的一种或更多种。金属氮化物层可以包括氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的一种或更多种。
第一金属层M1可以设置在第三层间电介质层130中。在示例实施例中，尽管未示出，但是第一金属层M1可以设置在第三层间电介质层130上。第一逻辑单元LC1的第一金属层M1可以包括第一电力线M1_R1、第二电力线M1_R2以及位于第一电力线M1_R1和第二电力线M1_R2之间的第一下线路M1_I1。
第一电力线M1_R1和第二电力线M1_R2可以均在第二方向D2上纵长地延伸，同时横跨第一逻辑单元LC1。第一下线路M1_I1可以设置在第一电力线M1_R1和第二电力线M1_R2之间。每条第一下线路M1_I1可以具有在第二方向D2上纵长地延伸的线形或棒形。
在一些示例实施例中，返回参照图2，第一线轨迹MTR1可以限定在第一逻辑单元LC1的第一金属层M1上。第一线轨迹MTR1可以限定在第一电力线M1_R1和第二电力线M1_R2之间。第一线轨迹MTR1可以是在第二方向D2上彼此平行延伸的虚线。第一线轨迹MTR1可以沿着第一方向D1以第一节距P1布置。例如，第一节距P1可以是相邻的第一线轨迹MTR1之间的距离。
第一线轨迹MTR1可以限定第一下线路M1_I1被设置的位置。例如，一条第一线轨迹MTR1可以设置在一条第一下线路M1_I1的在第一方向D1上的中心处。图2示出了第一逻辑单元LC1包括五条第一线轨迹MTR1和与相应的第一线轨迹MTR1对准设置的三条第一下线路M1_I1。
第一金属层M1还可以包括下通路VI1。每个下通路VI1可以设置在第一金属层M1的特定布线线路下方。例如，下通路VI1可以介于有源接触AC和第一下线路M1_I1之间，并且将有源接触AC和第一下线路M1_I1电连接。下通路VI1可以介于有源接触AC与第一电力线M1_R1和第二电力线M1_R2中的一条电力线之间，并且将有源接触AC与第一电力线M1_R1和第二电力线M1_R2中的一条电力线电连接。下通路VI1可以介于栅极接触GC和第一下线路M1_I1之间，并且将栅极接触GC和第一下线路M1_I1电连接。
在一些示例实施例中，第一金属层M1的特定布线线路及其下方的下通路VI1可以通过单独的工艺单独地形成。例如，第一金属层M1的特定布线线路和下通路VI1可以均通过单镶嵌工艺来形成。可以采用亚20nm(sub-20nm)工艺来制造根据一些示例实施例的半导体器件。
第二金属层M2可以设置在第四层间电介质层140中。在示例实施例中，尽管未示出，但是第二金属层M2可以设置在第四层间电介质层140上。第二金属层M2可以包括上线路M2_I。第二金属层M2的上线路M2_I均可以具有在第一方向D1上纵长地延伸的线形或棒形。例如，上线路M2_I可以在第一方向D1上纵长地延伸并且可以彼此平行。
第二金属层M2还可以包括上通路VI2。每个上通路VI2可以设置在上线路M2_I下方。上线路M2_I可以通过上通路VI2电连接到第一下线路M1_I1。
在一些示例实施例中，第二金属层M2的上线路M2_I和其下方的上通路VI2可以在单个工艺中同时形成。例如，可以采用双镶嵌工艺来同时形成第二金属层M2的上通路VI2和上线路M2_I。
第一金属层M1和第二金属层M2的布线线路可以包括相同或不同的导电材料。例如，第一金属层M1和第二金属层M2的布线线路可以包括从铝、铜、钨、钼和钴中选择的至少一种金属材料。尽管未示出，但是第四层间电介质层140上还可以设置有堆叠在其上的金属层。每个堆叠的金属层可以包括用于进行布线的布线线路。
下面将参照图2、图3A、图3B、图3E和图3F详细描述第二逻辑单元LC2。在下面的实施例中，将省略与关于第一逻辑单元LC1提及的特征重复的特征的描述，并且将详细讨论他们的区别。
第二逻辑单元LC2上的(或第二逻辑单元LC2的)第一有源区PR的在第一方向D1上的宽度可以小于第一逻辑单元LC1上的(或第一逻辑单元LC1的)第一有源区PR的在第一方向D1上的宽度。第二逻辑单元LC2上的第二有源区NR的在第一方向D1上的宽度可以小于第一逻辑单元LC1上的第二有源区NR的在第一方向D1上的宽度。这可能是因为：如上面参照图1所讨论的，第二逻辑单元LC2的单元高度HE2小于第一逻辑单元LC1的单元高度HE1。
在第二逻辑单元LC2上，第一有源图案AP1和第二有源图案AP2可以分别设置在第一有源区PR和第二有源区NR上。第二逻辑单元LC2的第一有源区PR上的第一有源图案AP1的最大数目可以小于第一逻辑单元LC1的第一有源区PR上的第一有源图案AP1的最大数目。例如，最多两个第一有源图案AP1可以设置在第二逻辑单元LC2的第一有源区PR上，而最多三个第一有源图案AP1可以设置在第一逻辑单元LC1的第一有源区PR上(参见图3D和图3E)。第二逻辑单元LC2的第二有源区NR上的第二有源图案AP2的最大数目可以小于第一逻辑单元LC1的第二有源区NR上的第二有源图案AP2的数目。
第二切割图案CT2可以对应地设置在第二逻辑单元LC2上的栅电极GE的相对端上。第二切割图案CT2可以在第一方向D1上具有第二宽度W2。第二宽度W2可以大于上面讨论的第一切割图案CT1的第一宽度W1。例如，由包装器WRP限定的切割图案可以使第二切割图案CT2的第二宽度W2变得大于第一切割图案CT1的第一宽度W1。第二逻辑单元LC2上的栅电极GE的在第一方向D1上的长度可以小于第一逻辑单元LC1上的栅电极GE的在第一方向D1上的长度(参见图3D和图3E)。
第二逻辑单元LC2中可以包括在第一方向D1上纵长地延伸并且将第一源极/漏极图案SD1和第二源极/漏极图案SD2彼此电连接的有源接触AC。第二逻辑单元LC2上的有源接触AC的在第一方向D1上的长度可以小于第一逻辑单元LC1上的有源接触AC的在第一方向D1上的长度(参见图3C和图3F)。
第二逻辑单元LC2的第一金属层M1可以包括位于第一电力线M1_R1和第二电力线M1_R2之间的第二下线路M1_I2。返回参照图2，第二线轨迹MTR2可以限定在第二逻辑单元LC2的第一金属层M1上。第二线轨迹MTR2可以限定在第一电力线M1_R1和第二电力线M1_R2之间。第二线轨迹MTR2可以是在第二方向D2上彼此平行延伸的虚线。第二线轨迹MTR2可以沿着第一方向D1以第二节距P2布置。例如，第二节距P2可以是相邻的第二线轨迹MTR2之间的距离。
第二线轨迹MTR2可以限定第二下线路M1_I2被设置的位置。例如，一条第二线轨迹MTR2可以设置在一条第二下线路M1_I2的在第一方向D1上的中心处。图2示出了第二逻辑单元LC2包括四条第二线轨迹MTR2和与相应的第二线轨迹MTR2对准设置的两条第二下线路M1_I2。
第二线轨迹MTR2之间的第二节距P2可以与第一线轨迹MTR1之间的第一节距P1基本上相同。在一些示例中，第二线轨迹MTR2之间的第二节距P2可以不同于第一线轨迹MTR1之间的第一节距P1。第二线轨迹MTR2可以不与第一线轨迹MTR1对准。例如，第二线轨迹MTR2可以在第一方向D1上偏离相应的第一线轨迹MTR1。
第二线轨迹MTR2的数目可以小于第一线轨迹MTR1的数目。在一些示例实施例中，四条第二线轨迹MTR2可以限定在第二逻辑单元LC2上，并且五条第一线轨迹MTR1可以限定在第一逻辑单元LC1上。例如，第二逻辑单元LC2可以包括可以在第一方向D1上布置的最多四条第二下线路M1_I2，并且第一逻辑单元LC1可以包括可以在第一方向D1上布置的最多五条第一下线路M1_I1。
返回参照图3D和图3E，在第一逻辑单元LC1上，第一电力线M1_R1和第二电力线M1_R2均可以在第一方向D1上具有第三宽度W3。在第二逻辑单元LC2上，第一电力线M1_R1和第二电力线M1_R2均可以在第一方向D1上具有第四宽度W4。第四宽度W4可以大于第三宽度W3。例如，由包装器WRP限定的电力线可以使第四宽度W4变得大于第三宽度W3。
尽管在第一逻辑单元LC1和第二逻辑单元LC2之间存在单元高度差，但是第二金属层M2和其下方的其他金属层可以具有相同的设计规则。
图4、图6和图8示出了显示出根据本发明构思的一些示例实施例的制造半导体器件的方法的俯视图。图5A、图7A和图9A示出了分别沿着图4、图6和图8的线A-A'截取的截面图。图5B、图7B和图9B示出了分别沿着图4、图6和图8的线B-B'截取的截面图。图5C、图7C和图9C示出了分别沿着图4、图6和图8的线C-C'截取的截面图。图7D和图9D示出了分别沿着图6和图8的线D-D'截取的截面图。图7E和图9E示出了分别沿着图6和图8的线E-E'截取的截面图。图7F和图9F示出了分别沿着图6和图8的线F-F'截取的截面图。
参照图4和图5A至图5C，可以在衬底100上设置将形成第一逻辑单元LC1的区域、将形成第二逻辑单元LC2的区域以及将在第一逻辑单元LC1和第二逻辑单元LC2之间形成混合填充单元HFI的区域。
衬底100可以经历图案化工艺，以形成在第二方向D2上纵长地延伸的多个有源图案(或有源鳍)。第一沟槽TR1可以限定在有源图案之间。
在遮掩第一有源区PR和第二有源区NR的同时，可以将衬底100图案化，从而可以形成第二沟槽TR2，以限定第一有源区PR和第二有源区NR。第二沟槽TR2可以形成为比第一沟槽TR1深。
图案化工艺可以去除除了第一有源区PR和第二有源区NR之外的区域上的有源图案。因此，可以在第一有源区PR上保留第一有源图案AP1，并且可以在第二有源区NR上保留第二有源图案AP2。
例如，可以在第一逻辑单元LC1上的第一有源区PR和第二有源区NR中的每一者上保留三个有源图案，并且可以在第二逻辑单元LC2上的第一有源区PR和第二有源区NR中的每一者上保留两个有源图案。
可以在衬底100上形成器件隔离层ST，以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括电介质材料，例如氧化硅层。器件隔离层ST可以凹陷，直到第一有源图案AP1和第二有源图案AP2的上部被暴露。因此，第一有源图案AP1和第二有源图案AP2的上部可以从器件隔离层ST向上垂直突出。
参照图6和图7A至图7F，可以形成牺牲图案PP以横跨第一有源图案AP1和第二有源图案AP2。每个牺牲图案PP可以形成为具有在第一方向D1上延伸的线形或棒形。
例如，牺牲图案PP的形成可以包括：在衬底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案MA；以及使用硬掩模图案MA作为蚀刻掩模来将牺牲层图案化。牺牲层可以包括多晶硅。
可以在每个牺牲图案PP的相对的侧壁上形成成对的栅极间隔物GS。栅极间隔物GS的形成可以包括：在衬底100的整个表面上共形地形成栅极间隔物层；以及各向异性地蚀刻栅极间隔物层。栅极间隔物层可以包括SiCN、SiCON和SiN中的一种或更多种。或者，栅极间隔物层可以是包括SiCN、SiCON和SiN中的一种或更多种的多层。
可以在第一有源图案AP1的上部上形成第一源极/漏极图案SD1。可以在每个牺牲图案PP的相对侧上形成成对的第一源极/漏极图案SD1。
例如，可以使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部，由此形成第一凹陷RS1。在第一有源图案AP1的上部的蚀刻期间，器件隔离层ST可以在第一有源图案AP1之间凹陷(参见图7C)。
可以执行选择性外延生长工艺，在选择性外延生长工艺中，第一有源图案AP1的第一凹陷RS1的内壁用作晶种层，以形成第一源极/漏极图案SD1。第一源极/漏极图案SD1的形成可以在成对的第一源极/漏极图案SD1之间限定第一沟道图案CH1。例如，选择性外延生长工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。第一源极/漏极图案SD1可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。每个第一源极/漏极图案SD1可以由多个半导体层形成。
例如，可以在用于形成第一源极/漏极图案SD1的选择性外延生长工艺期间原位注入杂质。又例如，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以被掺杂为具有第一导电类型(例如，p型)。
可以在第二有源图案AP2的上部上形成第二源极/漏极图案SD2。可以在每个牺牲图案PP的相对侧上形成成对的第二源极/漏极图案SD2。
例如，可以使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模来蚀刻第二有源图案AP2的上部，由此形成第二凹陷RS2。可以执行选择性外延生长工艺，在选择性外延生长工艺中，第二有源图案AP2的第二凹陷RS2的内壁用作晶种层，以形成第二源极/漏极图案SD2。第二源极/漏极图案SD2的形成可以在成对的第二源极/漏极图案SD2之间限定第二沟道图案CH2。例如，第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如，n型)。
可以执行不同的工艺来顺序地形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。例如，可以不同时形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。
参照图8和图9A至图9F，可以形成第一层间电介质层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA以及栅极间隔物GS。例如，第一层间电介质层110可以包括氧化硅层。
可以将第一层间电介质层110平坦化，直到牺牲图案PP的顶表面被暴露。可以采用回蚀或化学机械抛光(CMP)工艺，以将第一层间电介质层110平坦化。可以在平坦化工艺期间将硬掩模图案MA全部去除。因此，第一层间电介质层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面基本上共面。
可以将牺牲图案PP替换为相应的栅电极GE。例如，可以选择性地去除被暴露的牺牲图案PP。牺牲图案PP的去除可以形成空白空间。可以在每个空白空间中形成栅极电介质图案GI、栅电极GE和栅极覆盖图案GP。栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以由能够控制晶体管的阈值电压的功函数金属形成，并且第二金属图案可以由电阻低的金属形成。
可以在第一逻辑单元LC1上的栅电极GE的相对端上对应地形成第一切割图案CT1。可以在第二逻辑单元LC2上的栅电极GE的相对端上对应地形成第二切割图案CT2。第二切割图案CT2可以形成为具有比第一切割图案CT1的宽度大的宽度。
可以在第一层间电介质层110上形成第二层间电介质层120。第二层间电介质层120可以包括氧化硅层。
可以在第一逻辑单元LC1和第二逻辑单元LC2中的每一者的相对边界上形成成对的分隔结构DB。分隔结构DB可以形成为与形成在第一逻辑单元LC1和第二逻辑单元LC2中的每一者的相对边界上的栅电极GE交叠。例如，分隔结构DB的形成可以包括：形成穿过第一层间电介质层110和第二层间电介质层120并延伸到第一图案AP1和第二图案AP2中的孔；然后用电介质层填充孔。
返回参照图2和图3A至图3F，可以形成有源接触AC以穿过第二层间电介质层120和第一层间电介质层110并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2具有电连接。可以形成栅极接触GC以穿过第二层间电介质层120和栅极覆盖图案GP并且与栅电极GE具有电连接。
可以在第二层间电介质层120上形成第三层间电介质层130。可以在第三层间电介质层130中形成第一金属层M1。在示例实施例中，尽管未示出，但是可以在第三层间电介质层130上形成第一金属层M1。例如，可以形成第一电力线M1_R1和第二电力线M1_R2。可以基于第一逻辑单元LC1的第一线轨迹MTR1形成第一下线路M1_I1。可以基于第二逻辑单元LC2的第二线轨迹MTR2形成第二下线路M1_I2。例如，第一金属层M1可以通过单镶嵌工艺形成。
可以在第一金属层M1上形成第四层间电介质层140。可以在第四层间电介质层140中形成第二金属层M2。在示例实施例中，尽管未示出，但是可以在第四层间电介质层140上形成第二金属层M2。第二金属层M2的形成可以包括形成上线路M2_I。例如，上线路M2_I可以通过双镶嵌工艺形成。
尽管在图中未示出，但是可以在第四层间电介质层140中顺序地形成其他导电层。
图10示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。图11示出了显示出图1的部分M的详细俯视图。图12A和图12B示出了分别沿着图11的线A-A'和线B-B'截取的截面图。在下面的实施例中，将省略与参照图1、图2、图3A至图3F讨论的技术特征重复的技术特征的详细描述，并且将详细讨论他们的区别。
参照图10，第一单元块CR1可以包括与第二逻辑单元LC2的一侧相邻的单个包装器WRP。包装器WRP可以设置为与第二电力线M1_R2相邻，并且可以使第二电力线M1_R2在第一方向D1上具有增加的宽度。与上面在图1中示出的不同，可以省略与第一电力线M1_R1相邻的包装器WRP。因此，第一电力线M1_R1可以具有恒定的无变化的宽度。为了使第二逻辑单元LC2具有与第一单元高度HE1相同的单元高度HE2，本实施例的包装器WRP可以设定为宽度是图1所示的包装器WRP的宽度的两倍。
参照图11、图12A和图12B，第二逻辑单元LC2可以在第二方向D2上跨过混合填充单元HFI与第一逻辑单元LC1间隔开。与图2的第二逻辑单元LC2相比，本实施例的第二逻辑单元LC2可以在第一方向D1上偏离。因此，第二电力线M1_R2可以在第一方向D1上具有增加的宽度。第二电力线M1_R2下方的第二切割图案CT2可以在第一方向D1上具有增加的宽度。
图13示出了图1中描绘的部分M的俯视图，以显示出根据本发明构思的一些示例实施例的半导体器件。图14A和图14B示出了分别沿着图13的线A-A'和线B-B'截取的截面图。在下面的实施例中，将省略与参照图1、图2、图3A至图3F讨论的技术特征重复的技术特征的详细描述，并且将详细讨论他们的区别。
参照图13、图14A和图14B，可以在第一逻辑单元LC1的第一有源图案AP1之间设置第三节距P3。也可以在第一逻辑单元LC1的第二有源图案AP2之间设置第三节距P3。
可以在第二逻辑单元LC2的第一有源图案AP1之间设置第四节距P4。第四节距P4可以不同于第三节距P3。例如，第四节距P4可以大于第三节距P3。在一些示例中，第四节距P4可以与第三节距P3相同。也可以在第二逻辑单元LC2的第二有源图案AP2之间设置第四节距P4。
在一些示例实施例中，第一逻辑单元LC1的第一有源图案AP1可以在第一方向D1上偏离第二逻辑单元LC2的第一有源图案AP1(参见图13)。总之，根据本实施例，可以横跨混合填充单元HFI并且在第一逻辑单元LC1的有源图案和第二逻辑单元LC2的有源图案之间提供设计规则差异。
图15和图16示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。在下面的实施例中，将省略与参照图1、图2、图3A至图3F讨论的技术特征重复的技术特征的详细描述，并且将详细讨论他们的区别。
参照图15，第一单元块CR1可以限定在第一电力线M1_R1和第二电力线M1_R2之间，并且可以包括设置在其中的第二逻辑单元LC2。第二单元块CR2可以限定在第二电力线M1_R2和第三电力线M1_R3之间，并且可以包括设置在其中的第二逻辑单元LC2。第三单元高度HE3可以设置为在第一方向D1上彼此相邻的第二单元块CR2的高度之和。
具有第一单元高度HE1的第一逻辑单元LC1可以设置在沿第一方向D1彼此相邻的第二单元块CR2中。包装器WRP和第一逻辑单元LC1可以设置为在第一方向D1上彼此相邻。包装器WRP的高度和第一逻辑单元LC1的高度之和可以对应于第三单元高度HE3。
均具有第三单元高度HE3的混合填充单元HFI可以对应地设置在第一逻辑单元LC1和包装器WRP中的每一者的相对侧。混合填充单元HFI可以解决由第一逻辑单元LC1和第二逻辑单元LC2之间的设计规则差异导致的误差。具体地，根据本实施例，混合填充单元HFI可以改变第二电力线M1_R2的位置。例如，混合填充单元HFI可以包括第二电力线M1_R2的延伸部EXT，延伸部EXT可以在第一方向D1上延伸。因此，第一逻辑单元LC1上的第二电力线M1_R2可以在第一方向D1上偏离第二逻辑单元LC2上的第二电力线M1_R2。
根据本实施例，具有相对大的单元高度的第一逻辑单元LC1可以设置在具有相对小的单元高度的第二单元块CR2中。包装器WRP和混合填充单元HFI可以调整第一逻辑单元LC1和第二逻辑单元LC2之间的布局和设计规则的差异。如果需要，则可以在以高密度集成的第二逻辑单元LC2之间选择性地设置可以在高速下运行的第一逻辑单元LC1。因此，半导体器件可以在集成度和性能方面提高。
参照图16，第一单元块CR1可以限定在第一电力线M1_R1和第二电力线M1_R2之间，并且可以包括设置在其中的第一逻辑单元LC1。第二单元块CR2可以限定在第二电力线M1_R2和第三电力线M1_R3之间，并且可以包括设置在其中的第二逻辑单元LC2。第五单元高度HE5可以设置为第一单元块CR1的高度和第二单元块CR2的高度之和。
第一单元块CR1可以包括具有第四单元高度HE4的第三逻辑单元LC3。第四单元高度HE4可以大于第一单元高度HE1。包装器WRP可以设置在第三逻辑单元LC3和第三电力线M1_R3之间。包装器WRP的高度和第三逻辑单元LC3的高度之和可以与第五单元高度HE5相同。
均具有第五单元高度HE5的混合填充单元HFI可以对应地设置在第三逻辑单元LC3和包装器WRP中的每一者的相对侧。混合填充单元HFI可以解决由第一逻辑单元LC1和第三逻辑单元LC3之间的设计规则差异导致的误差。具体地，根据本实施例，混合填充单元HFI可以改变第二电力线M1_R2的位置。例如，混合填充单元HFI可以包括第二电力线M1_R2的延伸部EXT，延伸部EXT可以在第一方向D1上延伸。因此，第一逻辑单元LC1上的第二电力线M1_R2可以在第一方向D1上偏离第三逻辑单元LC3上的第二电力线M1_R2。
根据本实施例，具有相对大的单元高度的第三逻辑单元LC3可以设置在第一单元块CR1和第二单元块CR2中，因此，如果需要，则可以在设置的单元之间插入可高速运行的单元。因此，半导体器件可以在集成度和性能方面提高。
图17A、图17B、图17C、图17D、图17E和图17F示出了分别沿着图2的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的截面图，以显示出根据本发明构思的一些示例实施例的半导体器件。在下面的实施例中，将省略与上面参照图2和图3A至图3F讨论的技术特征重复的技术特征的详细描述，并且将详细讨论他们的区别。
参照图2和图17A至图17F，第一有源图案AP1和第二有源图案AP2可以对应地设置在衬底100的第一有源区PR和第二有源区NR上。第一沟槽TR1可以限定第一有源图案AP1和第二有源图案AP2。第二沟槽TR2可以限定第一有源区PR和第二有源区NR。器件隔离层ST可以设置在衬底100上。器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。
第一有源图案AP1可以包括垂直堆叠的第一沟道图案CH1。堆叠的第一沟道图案CH1可以在垂直于第一方向D1和第二方向D2的第三方向D3上彼此间隔开。堆叠的第一沟道图案CH1可以彼此垂直交叠。第二有源图案AP2可以包括垂直堆叠的第二沟道图案CH2。堆叠的第二沟道图案CH2可以在第三方向D3上彼此间隔开。堆叠的第二沟道图案CH2可以彼此垂直交叠。第一沟道图案CH1和第二沟道图案CH2可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种。
第一有源图案AP1还可以包括第一源极/漏极图案SD1。堆叠的第一沟道图案CH1可以介于成对的相邻的第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将成对的相邻的第一源极/漏极图案SD1彼此连接。
第二有源图案AP2还可以包括第二源极/漏极图案SD2。堆叠的第二沟道图案CH2可以介于成对的相邻的第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将成对的相邻的第二源极/漏极图案SD2彼此连接。
栅电极GE可以设置为在第一方向D1上纵长地延伸，同时横跨第一沟道图案CH1和第二沟道图案CH2。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直交叠。成对的栅极间隔物GS可以设置在栅电极GE的相对的侧壁上。栅极覆盖图案GP可以设置在栅电极GE上。
栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者(参见图17D)。栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1、第一沟道图案CH1的至少一个第一侧壁SW1和第一沟道图案CH1的第一底表面BS1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2、第二沟道图案CH2的至少一个第二侧壁SW2和第二沟道图案CH2的第二底表面BS2上。例如，栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者的顶表面、底表面和相对的侧壁。根据本实施例的晶体管可以为多桥沟道FET(MBCFET)(例如，栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(3DFET))。
栅极电介质图案GI可以设置在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每一者之间。栅极电介质图案GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者。
在第二有源区NR上，电介质图案IP可以介于栅极电介质图案GI和第二源极/漏极图案SD2之间。栅极电介质图案GI和电介质图案IP可以将栅电极GE与第二源极/漏极图案SD2分开。相比之下，可以从第一有源区PR省略电介质图案IP。
第一层间电介质层110和第二层间电介质层120可以设置在衬底100的整个表面上。有源接触AC可以设置为穿过第一层间电介质层110和第二层间电介质层120，并且相应地与第一源极/漏极图案SD1和第二源极/漏极图案SD2具有连接。栅极接触GC可以设置为穿过第二层间电介质层120和栅极覆盖图案GP，并且与栅电极GE具有电连接。
第三层间电介质层130可以设置在第二层间电介质层120上。第四层间电介质层140可以设置在第三层间电介质层130上。第一金属层M1可以设置在第三层间电介质层130中。第二金属层M2可以设置在第四层间电介质层140中。在示例实施例中，尽管未示出，第一金属层M1和第二金属层M2可以分别设置在第三层间电介质层130和第四层间电介质层140上。关于第一金属层M1和第二金属层M2的详细描述可以与上面参照图2和图3A至图3F讨论的内容基本上相同。
参照图17D和图17E，第二逻辑单元LC2上的第一有源区PR的在第一方向D1上的宽度可以小于第一逻辑单元LC1上的第一有源区PR的在第一方向D1上的宽度。因此，第二逻辑单元LC2上的第一有源图案AP1的在第一方向D1上的宽度可以小于第一逻辑单元LC1上的第一有源图案AP1的在第一方向D1上的宽度。例如，第五宽度W5可以设置为第一逻辑单元LC1上的第一有源图案AP1的顶部处的第一沟道图案CH1的最大宽度。第六宽度W6可以设置为第二逻辑单元LC2上的第一有源图案AP1的顶部处的第一沟道图案CH1的最大宽度。第五宽度W5可以大于第六宽度W6。例如，第五宽度W5可以是第六宽度W6的大约1.2倍至大约2倍。
第二逻辑单元LC2上的第二有源区NR的在第一方向D1上的宽度可以小于第一逻辑单元LC1上的第二有源区NR的在第一方向D1上的宽度。因此，第二逻辑单元LC2上的第二有源图案AP2的在第一方向D1上的宽度可以小于第一逻辑单元LC1上的第二有源区NR的在第一方向D1上的宽度。
参照图17C和图17F，第二逻辑单元LC2上的第一源极/漏极图案SD1的在第一方向D1上的最大宽度可以小于第一逻辑单元LC1上的第一源极/漏极图案SD1的在第一方向D1上的最大宽度。第二逻辑单元LC2上的第二源极/漏极图案SD2的在第一方向D1上的最大宽度可以小于第一逻辑单元LC1上的第二源极/漏极图案SD2的在第一方向D1上的最大宽度。
根据本发明构思，半导体器件可以被构造为使得具有第二单元高度的逻辑单元可以设置在具有第一单元高度的单元块中。因此，具有第二单元高度的逻辑单元可以有效地设置在单元块中存在的空白空间中，这可以提高半导体器件的集成度。此外，在单元块中，具有第二单元高度的逻辑单元可以设置在需要高速运行的每个区域上，这可以有效地提高半导体器件的性能。
尽管已经参照附图讨论了本发明构思的一些示例实施例，但是将理解的是，在不脱离如在所附权利要求中阐述的本发明的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一逻辑单元和第二逻辑单元，所述第一逻辑单元和所述第二逻辑单元位于衬底上，其中，所述第一逻辑单元和所述第二逻辑单元均包括：
第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；
栅电极，所述栅电极横跨所述第一有源区和所述第二有源区，并且在所述第一方向上纵长地延伸；以及
第一金属层，所述第一金属层位于所述栅电极上，
其中，所述第一金属层包括第一电力线和第二电力线，所述第一电力线和所述第二电力线在垂直于所述第一方向的第二方向上纵长地延伸，并且彼此平行，
其中，所述第一逻辑单元和所述第二逻辑单元沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻，
其中，所述第一有源区和所述第二有源区在所述第二方向上从所述第一逻辑单元纵长地延伸到所述第二逻辑单元，
其中，所述第一逻辑单元的所述第一金属层还包括在位于所述第一电力线和所述第二电力线之间的第一线轨迹上对准的一条或更多条第一下线路，
其中，所述第二逻辑单元的所述第一金属层还包括在位于所述第一电力线和所述第二电力线之间的第二线轨迹上对准的一条或更多条第二下线路，
其中，所述第一线轨迹和所述第二线轨迹在所述第二方向上延伸，
其中，所述第一逻辑单元的第一线轨迹沿第一方向以第一节距布置，
其中，所述第二逻辑单元的第二线轨迹沿第一方向以第二节距布置，
其中，所述第一逻辑单元的至少一条所述第一线轨迹设置在所述一条或更多条第一下线路的在所述第一方向上的中心处，
其中，所述第二逻辑单元的至少一条所述第二线轨迹设置在所述一条或更多条第二下线路的在所述第一方向上的中心处，并且
其中，所述第二线轨迹在所述第一方向上分别偏离相应的第一线轨迹。
2.根据权利要求1所述的半导体器件，其中，所述第一逻辑单元和所述第二逻辑单元均还包括：
第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案分别位于所述第一有源区和所述第二有源区上；
第一源极/漏极图案和第二源极/漏极图案，所述第一源极/漏极图案和所述第二源极/漏极图案分别位于所述第一有源图案的上部上和所述第二有源图案的上部上，所述第一源极/漏极图案和所述第二源极/漏极图案分别与所述栅电极的一侧相邻；
有源接触，所述有源接触位于所述第一源极/漏极图案和所述第二源极/漏极图案上；以及
栅极接触，所述栅极接触位于所述栅电极上，
其中，所述一条或更多条第一下线路电连接到所述第一逻辑单元上的所述有源接触和所述栅极接触中的至少一者，并且
其中，所述一条或更多条第二下线路电连接到所述第二逻辑单元上的所述有源接触和所述栅极接触中的至少一者。
3.根据权利要求2所述的半导体器件，其中：
所述第一逻辑单元和所述第二逻辑单元中的每一者的所述有源接触在所述第一方向上纵长地延伸，并且将所述第一源极/漏极图案和所述第二源极/漏极图案彼此电连接，并且
所述第一逻辑单元上的所述有源接触的在所述第一方向上的长度大于所述第二逻辑单元上的所述有源接触的在所述第一方向上的长度。
4.根据权利要求2所述的半导体器件，其中，所述第一逻辑单元和所述第二逻辑单元中的每一者上的所述第一有源图案是多个第一有源图案之一，
其中，所述第一逻辑单元上的所述多个第一有源图案的数目大于所述第二逻辑单元上的所述多个第一有源图案的数目。
5.根据权利要求2所述的半导体器件，其中，所述第一逻辑单元和所述第二逻辑单元中的每一者上的所述第一有源图案包括垂直堆叠并且彼此间隔开的多个第一沟道图案，
其中，所述第一逻辑单元上的所述第一沟道图案中的最上面的第一沟道图案在所述第一方向上具有第一宽度，
其中，所述第二逻辑单元上的所述第一沟道图案中的最上面的第一沟道图案在所述第一方向上具有第二宽度，并且
其中，所述第一宽度大于所述第二宽度。
6.根据权利要求1所述的半导体器件，其中，所述第一逻辑单元和所述第二逻辑单元均还包括位于所述栅电极的在所述第一方向上的端部上的切割图案，并且
其中，所述第二逻辑单元上的所述切割图案的在所述第一方向上的宽度大于所述第一逻辑单元上的所述切割图案的在所述第一方向上的宽度。
7.根据权利要求1所述的半导体器件，其中，所述第一逻辑单元上的所述栅电极的在所述第一方向上的长度大于所述第二逻辑单元上的所述栅电极的在所述第一方向上的长度。
8.根据权利要求1所述的半导体器件，其中，所述第一逻辑单元上的所述第一电力线的在所述第一方向上的宽度小于所述第二逻辑单元上的所述第一电力线的在所述第一方向上的宽度。
9.根据权利要求1所述的半导体器件，其中，所述第一线轨迹之间的所述第一节距与所述第二线轨迹之间的所述第二节距基本上相同。
10.根据权利要求1所述的半导体器件，其中，所述第一线轨迹的数目大于所述第二线轨迹的数目。
11.一种半导体器件，所述半导体器件包括：
第一逻辑单元和第二逻辑单元，所述第一逻辑单元和所述第二逻辑单元位于衬底上，其中，所述第一逻辑单元和所述第二逻辑单元均包括：
第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；
第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案分别位于所述第一有源区和所述第二有源区上；
栅电极，所述栅电极横跨所述第一有源图案和所述第二有源图案，并且在所述第一方向上纵长地延伸；以及
第一金属层，所述第一金属层位于所述栅电极上，
其中，所述第一金属层包括第一电力线和第二电力线，所述第一电力线和所述第二电力线在垂直于所述第一方向的第二方向上纵长地延伸，并且彼此平行，
其中，所述第一逻辑单元和所述第二逻辑单元沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻，
其中，所述第一有源区和所述第二有源区在所述第二方向上从所述第一逻辑单元纵长地延伸到所述第二逻辑单元，
其中，所述第一逻辑单元和所述第二逻辑单元中的每一者的所述第一有源图案包括垂直堆叠并且彼此间隔开的多个第一沟道图案，
其中，所述第一逻辑单元上的所述第一沟道图案中的最上面的第一沟道图案在所述第一方向上具有第一宽度，
其中，所述第二逻辑单元上的所述第一沟道图案中的最上面的第一沟道图案在所述第一方向上具有第二宽度，并且
其中，所述第一宽度大于所述第二宽度。
12.根据权利要求11所述的半导体器件，其中，所述栅电极围绕堆叠的所述第一沟道图案中的每个第一沟道图案。
13.根据权利要求11所述的半导体器件，其中：
所述第一逻辑单元的所述第一金属层还包括在位于所述第一电力线和所述第二电力线之间的第一线轨迹上对准的一条或更多条第一下线路，
所述第二逻辑单元的所述第一金属层还包括在位于所述第一电力线和所述第二电力线之间的第二线轨迹上对准的一条或更多条第二下线路，并且
所述第一线轨迹的数目大于所述第二线轨迹的数目。
14.根据权利要求11所述的半导体器件，其中，所述第一逻辑单元的在所述第一方向上的单元高度大于所述第二逻辑单元的在所述第一方向上的单元高度。
15.根据权利要求11所述的半导体器件，所述半导体器件还包括：
混合填充单元，所述混合填充单元位于所述第一逻辑单元和所述第二逻辑单元之间，
其中，所述混合填充单元改变所述第一有源区和所述第二有源区中的至少一者的在所述第一方向上的宽度，并且
其中，所述混合填充单元改变所述第一电力线和所述第二电力线中的至少一者的在所述第一方向上的宽度。
16.一种半导体器件，所述半导体器件包括：
第一逻辑单元和第二逻辑单元，所述第一逻辑单元和所述第二逻辑单元位于衬底上，其中，所述第一逻辑单元和所述第二逻辑单元均包括：
第一有源区和第二有源区，所述第一有源区和所述第二有源区在第一方向上彼此相邻；
多个第一有源鳍，所述多个第一有源鳍位于所述第一有源区上；
多个第二有源鳍，所述多个第二有源鳍位于所述第二有源区上；
栅电极，所述栅电极横跨所述第一有源鳍和所述第二有源鳍，并且在所述第一方向上纵长地延伸；以及
第一金属层，所述第一金属层位于所述栅电极上，
其中，所述第一金属层包括第一电力线和第二电力线，所述第一电力线和所述第二电力线在垂直于所述第一方向的第二方向上纵长地延伸，并且彼此平行，
其中，所述第一逻辑单元和所述第二逻辑单元沿着所述第一电力线和所述第二电力线在所述第二方向上彼此相邻，
其中，所述第一有源区和所述第二有源区在所述第二方向上从所述第一逻辑单元延伸到所述第二逻辑单元，
其中，所述第一逻辑单元上的所述第一有源鳍的数目大于所述第二逻辑单元上的所述第一有源鳍的数目，并且
其中，所述第一逻辑单元上的所述栅电极的在所述第一方向上的长度大于所述第二逻辑单元上的所述栅电极的在所述第一方向上的长度。
17.根据权利要求16所述的半导体器件，其中，所述第一逻辑单元的所述第一有源鳍之间的节距与所述第二逻辑单元的所述第一有源鳍之间的节距不同。
18.根据权利要求16所述的半导体器件，其中，所述第一逻辑单元的所述第一有源鳍在所述第一方向上偏离所述第二逻辑单元的相应的第一有源鳍。
19.根据权利要求16所述的半导体器件，其中：
所述第一逻辑单元的所述第一金属层还包括在位于所述第一电力线和所述第二电力线之间的第一线轨迹上对准的一条或更多条第一下线路，
所述第二逻辑单元的所述第一金属层还包括在位于所述第一电力线和所述第二电力线之间的第二线轨迹上对准的一条或更多条第二下线路，并且
所述第一线轨迹的数目大于所述第二线轨迹的数目。
20.根据权利要求16所述的半导体器件，其中，所述第一逻辑单元上的所述第一电力线的在所述第一方向上的宽度小于所述第二逻辑单元上的所述第一电力线的在所述第一方向上的宽度。
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