TW202404077A - 半導體裝置 - Google Patents

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朴埈範
白尙沅
南潤錫
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括：主動區，在第一方向上在基板上延伸；多個通道層，位於所述主動區上且在垂直於所述第一方向的垂直方向上彼此間隔開；閘極結構，位於所述基板上，所述閘極結構與所述主動區及所述多個通道層相交，在與所述第一方向交叉的第二方向上延伸且分別環繞所述多個通道層；內間隔件層，位於所述閘極結構在所述第一方向上的兩側上且位於所述多個通道層各自的下表面上；保護層，接觸所述內間隔件層、所述多個通道層及所述主動區；以及源極/汲極區，位於所述主動區上，位於所述閘極結構的至少一側上且接觸所述內間隔件層。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張2022年7月4日於韓國智慧財產局提出申請的韓國專利申請案第10-2022-0081896號的權益，所述韓國專利申請案的揭露內容全部併入本案供參考。
實施例是有關於半導體裝置。
隨著對高效能、高速及/或多功能半導體裝置的需求增大，半導體裝置的積體程度可增大。在與半導體裝置的高積體度趨勢對應地製造具有精細圖案的半導體裝置時，可實施具有精細寬度或精細分隔距離的圖案。另外，為了減小由於平面金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）的大小減小所致的操作特性的限制，正在努力開發一種包括具有三維結構通道的鰭型FET（FinFET）的半導體裝置。
可藉由提供一種半導體裝置來實現實施例，所述半導體裝置包括：基板；主動區，在第一方向上在所述基板上延伸；多個通道層，位於所述主動區上，所述多個通道層在垂直於所述第一方向的垂直方向上彼此間隔開；閘極結構，位於所述基板上，所述閘極結構與所述主動區及所述多個通道層相交，在與所述第一方向交叉的第二方向上延伸且分別環繞所述多個通道層；內間隔件層，位於所述閘極結構在所述第一方向上的兩側上且位於所述多個通道層各自的下表面上；保護層，接觸所述內間隔件層、所述多個通道層及所述主動區；以及源極/汲極區，位於所述主動區上，位於所述閘極結構的至少一側上且接觸所述內間隔件層。
可藉由提供一種半導體裝置來實現實施例，所述半導體裝置包括：基板；主動區，在第一方向上在所述基板上延伸；多個通道層，位於所述主動區上，所述多個通道層在垂直於所述第一方向的垂直方向上彼此間隔開；閘極結構，位於所述基板上，所述閘極結構與所述主動區及所述多個通道層相交，在與所述第一方向交叉的第二方向上延伸且分別環繞所述多個通道層；內間隔件層，位於所述閘極結構在所述第一方向上的兩側上且位於所述多個通道層各自的下表面上；導電保護層，接觸所述內間隔件層及所述多個通道層；以及源極/汲極區，位於所述主動區上，位於所述閘極結構的至少一側上且接觸所述內間隔件層，其中所述導電保護層位於所述多個通道層與所述源極/汲極區之間，且其中所述導電保護層包含導電材料。
可藉由提供一種半導體裝置來實現實施例，所述半導體裝置包括：基板；主動區，在第一方向上在所述基板上延伸；多個通道層，位於所述主動區上，所述多個通道層在垂直於所述第一方向的垂直方向上彼此間隔開；閘極結構，位於所述基板上，所述閘極結構在與所述第一方向交叉的第二方向上延伸，與所述主動區及所述多個通道層相交且分別環繞所述多個通道層；絕緣保護層，位於所述多個通道層與所述閘極結構之間以及所述主動區與所述多個通道層之間；以及源極/汲極區，位於所述主動區上，位於所述閘極結構的至少一側上且接觸所述多個通道層，其中所述絕緣保護層覆蓋所述多個通道層各自的下表面，且其中所述絕緣保護層覆蓋所述多個通道層的一部分的上表面。
圖1是說明根據示例性實施例的半導體裝置的平面圖。
圖2A是說明根據示例性實施例的半導體裝置的剖視圖。圖2A說明圖1所示半導體裝置的分別沿著線I-I’及II-II’截取的橫截面。
圖2B是說明根據示例性實施例的半導體裝置的部分區的部分放大視圖。圖2B說明圖2A的放大區域「A」。
為了便於說明起見，圖1至圖2B中僅說明半導體裝置的主要組件。
參考圖1至圖2B，半導體裝置100可包括：基板101；主動區105，位於基板101上；通道結構140，包括在主動區105上在垂直方向上（例如，在垂直Z方向上，所述垂直Z方向垂直於與基板101的上表面平行的水平的第一X方向及第二Y方向）彼此間隔開的多個通道層141、142及143；源極/汲極區150，接觸或鄰近所述多個通道層141、142及143；內間隔件層130，位於閘極結構在第一方向（水平X方向）上的兩側上且位於所述多個通道層各自的下表面（例如，外側）上；導電保護層151，位於內間隔件層130與所述多個通道層141、142及143之間，例如位於內間隔件層130與所述多個通道層141、142及143之間的邊界部分處；閘極結構160，在與主動區105相交的同時延伸（例如，沿長度方向）；以及接觸插塞180，連接至源極/汲極區150。半導體裝置100可更包括裝置隔離層110及層間絕緣層190。閘極結構160可包括例如間隔件層161、閘極介電層162、閘極電極層163及閘極頂蓋層164。
在半導體裝置100中，主動區105可具有鰭結構，且閘極電極層163可位於主動區105與通道結構140之間以及通道結構140的所述多個通道層141、142及143之間，例如位於通道結構140上。在實施方案中，半導體裝置100可包括由通道結構140、源極/汲極區150及閘極結構160形成的全環繞閘極型場效電晶體，例如多橋通道FET（Multi Bridge Channel FET，MBCFET™）。電晶體可以是例如P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體。
基板101可具有在X方向及Y方向上（例如，在XY平面中）延伸的上表面。基板101可包含半導體材料，例如第IV族半導體、第III-V族化合物半導體或第II-VI族化合物半導體。在實施方案中，第IV族半導體可包括例如矽、鍺或矽鍺。基板101可以是例如體晶圓、磊晶層、絕緣體上矽（silicon-on-insulator，SOI）層、絕緣體上半導體（semiconductor-on-insulator，SeOI）層或諸如此類。本文中所使用的用語「或」並非排斥性用語，例如「A或B」將包括A、B、或者A及B。
裝置隔離層110可在基板101中界定主動區105。可藉由例如淺溝渠隔離（shallow trench isolation，STI）製程來形成裝置隔離層110。在實施方案中，裝置隔離層110可更包括具有位於基板101下方且更深地延伸的階梯的區。裝置隔離層110可部分地暴露出主動區105的上部部分。在實施方案中，裝置隔離層110可具有彎曲的上表面，隨著所述彎曲的上表面靠近主動區105，其具有更高的水平高度。裝置隔離層110可由絕緣材料形成。裝置隔離層110可包含例如氧化物、氮化物或其組合。
主動區105可由基板101中的裝置隔離層110界定且可在第一方向（例如X方向）上延伸（例如，沿長度方向）。主動區105可具有自基板101突出的結構。主動區105的上端可自裝置隔離層110的上表面或在裝置隔離層110的上表面上方突出預定的高度（例如，在Z方向上）。主動區105可被形成為基板101的一部分，或可包括自基板101生長的磊晶層。在實施方案中，在閘極結構160的兩側上，基板101上的主動區105可部分地凹陷，且源極/汲極區150可位於凹陷的主動區105上。主動區105可包含雜質或可包括含有雜質的摻雜區。
通道結構140可包括位於主動區105上的兩個或更多個的第一通道層141、第二通道層142及第三通道層143，例如在垂直於主動區105或基板101的上表面的方向上（例如，在Z方向上）彼此間隔開的多個通道層。第一通道層141、第二通道層142及第三通道層143可與主動區105的上表面間隔開且可（例如，電性）連接至源極/汲極區150。在實施方案中，第一通道層141、第二通道層142及第三通道層143可在Y方向上具有與主動區105相同或類似的寬度，且可在X方向上具有與閘極結構160相同或類似的寬度。在實施方案中，第一通道層141、第二通道層142及第三通道層143可在X方向上具有減小的寬度，使得側表面位於閘極結構160之下。在實施方案中，每一所述多個通道層141、142及143在垂直方向上的寬度（例如，垂直高度）可包括一部分（未從中移除或以其他方式減小所述多個通道層141、142及143的一部分）在垂直方向上的寬度T1及一部分（已從中移除或減小所述多個通道層141、142及143的一部分）在垂直方向上的寬度T2。在實施方案中，具有寬度T1的部分可在X方向上鄰近具有寬度T2的部分。在垂直Z方向上量測的所述多個通道層141、142及143的寬度可朝向源極/汲極區150減小。在實施方案中，已從中移除所述多個通道層141、142及143的至少一部分的所述部分的寬度T2（在垂直Z方向上）可小於未從中移除所述多個通道層141、142及143的一部分的所述部分的寬度T1（在垂直Z方向上）。在實施方案中，可減小源極/汲極區150與所述多個通道層141、142及143之間的接觸面積。
第一通道層141、第二通道層142及第三通道層143可由例如矽（Si）、矽鍺（SiGe）或鍺（Ge）等半導體材料形成。第一通道層141、第二通道層142及第三通道層143可由例如與基板101的材料相同的材料形成。在實施方案中，構成一個通道結構140的所述多個通道層141、142及143的數目及形狀可具有各種改變。在實施方案中，通道結構140可更包括位於主動區105的上表面上的通道層。
源極/汲極區150可在通道結構140的兩側處位於主動區105上。源極/汲極區150可用作電晶體的源極區或汲極區。在實施方案中，可藉由使主動區105的上部部分部分地凹陷來形成源極/汲極區150，或者凹部存在還是不存在以及凹部的深度可具有各種改變。源極/汲極區150可包括沿著通道結構140的第一通道層141、第二通道層142及第三通道層143的側表面的磊晶層。在實施方案中，源極/汲極區150可包括多個磊晶層。源極/汲極區150可以是包含例如矽（Si）或鍺（SiGe）的半導體層。源極/汲極區150可包含不同類型及/或濃度的雜質。在實施方案中，源極/汲極區150可包含例如經過N型摻雜的矽（Si）或經過P型摻雜的矽鍺（SiGe）。在實施方案中，源極/汲極區150可包括包含不同濃度的元素及/或摻雜元素的多個區。在實施方案中，在Y方向上的橫截面中，源極/汲極區150可具有圓形、橢圓形、五邊形、六邊形或類似形狀。在實施方案中，源極/汲極區150可具有各種形狀，例如多邊形形狀、圓形形狀或矩形形狀。
內間隔件層130可與通道結構140之間的閘極電極層163平行。在第三通道層143下方，閘極電極層163可藉由內間隔件層130與源極/汲極區150間隔開，例如使得閘極電極層163可與源極/汲極區150電性隔離。在實施方案中，內間隔件層130可具有其中面向閘極電極層163的側表面朝向閘極電極層163是內凸修圓的形狀。在實施方案中，內間隔件層130可由氧化物、氮化物或氮氧化物（例如低介電常數（low-κ）膜）形成，或包含氧化物、氮化物或氮氧化物。
在實施方案中，內間隔件層130可由與間隔件層161相同的材料形成。在實施方案中，內間隔件層130可包含例如SiN、SiCN、SiOCN、SiBCN或SiBN。內間隔件層130亦可適用於其他實施例。
導電保護層151可接觸主動區105、內間隔件層130以及所述多個通道層141、142及143。在形成源極/汲極區150之前，導電保護層151可環繞凹部區RC（參考圖9E）。可共形地形成導電保護層151。導電保護層151的厚度D1可以是例如約0.3奈米至約1.0奈米。導電保護層151可位於所述多個通道層141、142及143與內間隔件層130之間的邊界部分處、位於主動區105與源極/汲極區150之間的邊界部分處及位於所述多個通道層141、142及143與源極/汲極區150之間的邊界部分處。於在X方向上或沿著X方向的橫截面中，源極/汲極區150的最下部部分可位於較閘極結構160的最下部水平高度低的水平高度處，且因此，環繞源極/汲極區150的一部分的導電保護層151的最下部部分可位於較閘極結構160的最下部水平高度低的水平高度上。
導電保護層151可由例如二維（two-dimensional，2D）材料形成或包含二維材料。在實施方案中，2D材料可包括例如導電石墨烯、膦官能化石墨烯氧化物（GO-PPh 2）、MoS 2、WS 2、MoSe 2、WSe 2、MoTe 2、WTe 2、ZrS 2、ZrSe 2、TiS 3、TiSe 3、ZrS 3、ZrSe 3、MnPS 3、FePS 3、CoPS 3、NiPS 3、GaS、GaSe、RuO 2、黑磷或磷烯。在實施方案中，圖2A的導電保護層151可包含例如石墨烯。
在電子顯微照片上，導電保護層151可與主動區105、內間隔件層130、所述多個通道層141、142及143以及源極/汲極區150有區別。導電保護層151可具有或包含來自主動區105、內間隔件層130、所述多個通道層141、142及143及源極/汲極區150的材料及組分。
閘極結構160可位於主動區105的上部部分上且位於通道結構140上以與主動區105及通道結構140相交，例如可在Y方向上沿長度方向延伸。電晶體的通道區可位於與閘極結構160相交的主動區105及通道結構140中。閘極結構160可包括閘極電極層163、位於閘極電極層163與所述多個通道層141、142及143之間的閘極介電層162及位於閘極電極層163的側表面上的間隔件層161以及位於閘極電極層163的上表面上的閘極頂蓋層164。
閘極介電層162可位於主動區105與閘極電極層163之間以及通道結構140與閘極電極層163之間，且可覆蓋閘極電極層163的表面的至少一部分。在實施方案中，閘極介電層162可環繞所有表面，但閘極電極層163的最上部表面除外。在實施方案中，閘極介電層162可在閘極電極層163與間隔件層161之間延伸。閘極介電層162可包含例如氧化物、氮化物或高介電常數（high-κ）材料。高介電常數材料可指的是介電常數高於氧化矽（SiO 2）層的介電常數的介電材料。在實施方案中，所述高介電常數材料可包括例如氧化鋁（Al 2O 3）、氧化鉭（Ta 2O 3）、氧化鈦（TiO 2）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSi xO y）、氧化鉿（HfO 2）、氧化鉿矽（HfSi xO y）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAl xO y）、氧化鑭鉿（LaHf xO y）、氧化鉿鋁（HfAl xO y）或氧化鐠（Pr 2O 3）。
閘極電極層163可位於主動區105上，可填充所述多個通道層141、142及143之間的空間，且可延伸至通道結構140的上部部分或延伸於通道結構140的上部部分上。閘極電極層163可藉由閘極介電層162與所述多個通道層141、142及143間隔開。閘極電極層163可包含導電材料。在實施方案中，閘極電極層163可包含例如金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）或氮化鎢（WN）；及/或金屬材料，例如鋁（Al）、鎢（W）或鉬（Mo）；或半導體材料，例如經過摻雜的複晶矽。
在實施方案中，閘極電極層163可由兩個或更多個多層形成。間隔件層161可位於閘極電極層163的兩個側表面上。間隔件層161可將源極/汲極區150與閘極電極層163絕緣。在實施方案中，間隔件層161可具有多層結構。間隔件層161可包含例如氧化物、氮化物、氮氧化物或低介電常數介電質。
閘極頂蓋層164可位於閘極電極層163上。閘極頂蓋層164可沿著閘極電極層163的上表面在第二Y方向上延伸。閘極頂蓋層164的側表面可被間隔件層161環繞。在實施方案中，閘極頂蓋層164的上表面可與間隔件層161的上表面實質上共面。在實施方案中，閘極頂蓋層164可包含氧化物、氮化物或氮氧化物，例如SiO、SiN、SiCN、SiOC、SiON或SiOCN。
層間絕緣層190可覆蓋源極/汲極區150、閘極結構160及裝置隔離層110。層間絕緣層190可包含例如氧化物、氮化物、氮氧化物或低介電常數介電質。
接觸插塞180可穿透層間絕緣層190的至少一部分以接觸源極/汲極區150，且可將電性訊號施加至源極/汲極區150。在實施方案中，接觸插塞180可位於源極/汲極區150上，且可具有在Y方向上較源極/汲極區150長的長度。在實施方案中，接觸插塞180可具有斜側，使得根據縱橫比下部寬度窄於上部寬度。接觸插塞180可穿透至源極/汲極區150中達預定的深度。接觸插塞180可包括位於下端上的金屬半導體化合物層182、沿著側壁的障壁層184及插塞導電層186。金屬半導體化合物層182可包括例如金屬矽化物層。障壁層184可包含例如金屬氮化物，例如氮化鈦（TiN）層、氮化鉭（TaN）層或氮化鎢（WN）層。插塞導電層186可包含例如金屬材料，例如鋁（Al）、鎢（W）或鉬（Mo）。在實施方案中，接觸插塞180可穿過源極/汲極區150的至少一部分。
在實施方案中，導電保護層151可具有上述結構特性，且源極/汲極區150與所述多個通道層141、142及143之間的接觸面積可增大。在實施方案中，可提供藉由減小源極/汲極區150與所述多個通道層141、142及143之間的電阻而具有改良的電性特性的半導體裝置。
圖3A是說明根據示例性實施例的半導體裝置100a的剖視圖。
圖3B是說明根據示例性實施例的半導體裝置100a的一部分的部分放大視圖。圖3B說明圖3A的放大區域「B」。
在圖3A至圖7中，與圖2A的參考編號相同的參考編號指示對應的組件，且可省略與以上說明重複的說明。
參考圖3A及圖3B，導電保護層151可環繞源極/汲極區150的一個區的外側表面及下表面以及內間隔件層130。在製造半導體裝置100a時，在移除犧牲層120（參見圖9H）的製程中可不移除導電保護層151，且因此導電保護層151可具有此種形狀。在實施方案中，在形成源極/汲極區150之前，可不藉由清潔製程或熱處理移除位於主動區105與源極/汲極區150之間的邊界部分處及位於所述多個通道層141、142及143與源極/汲極區150之間的邊界部分處的導電保護層151。在實施方案中，可經由導電保護層151增大源極/汲極區150與所述多個通道層141、142及143之間的接觸表面。
圖4A是說明根據示例性實施例的半導體裝置100b的剖視圖。
圖4B是說明根據示例性實施例的半導體裝置100b的一部分的部分放大視圖。圖4B說明圖4A的放大區域「C」。
參考圖4A及圖4B，導電保護層151可環繞內間隔件層130的外側表面。當製造半導體裝置100b時，在移除犧牲層120（參考圖9H）的製程中可不移除導電保護層151。在形成源極/汲極區150之前可藉由清潔製程及熱處理移除位於主動區105與源極/汲極區150之間的邊界部分及所述多個通道層141、142及143與源極/汲極區150之間的邊界部分處的導電保護層151，因此導電保護層151具有此形狀。
圖5A是說明根據示例性實施例的半導體裝置100c的剖視圖。
圖5B是說明根據示例性實施例的半導體裝置100c的一部分的部分放大視圖。圖5B說明圖5A的放大區域「D」。
參考圖5A及圖5B，導電保護層151可位於所述多個通道層141、142及143與內間隔件層130之間的邊界部分處以及位於主動區105與內間隔件層130之間的邊界部分處。在實施方案中，導電保護層151可位於所述多個通道層141、142及143與內間隔件層130之間的邊界部分處、位於主動區105與源極/汲極區150的邊界部分處以及位於所述多個通道層141、142及143與源極/汲極區150之間的邊界部分處。當製造半導體裝置100c時，在移除犧牲層120（參考圖9H）的製程中可移除導電保護層151。另外，在形成源極/汲極區150之前，可藉由清潔製程及熱處理移除主動區105與源極/汲極區150之間的邊界部分以及所述多個通道層141、142及143與源極/汲極區150之間的邊界部分處的導電保護層151，藉此以此方式形成所述形狀。
圖6A是說明根據示例性實施例的半導體裝置100d的剖視圖。
圖6B是說明根據示例性實施例的半導體裝置100d的一部分的部分放大視圖。圖6B說明圖6A的放大區域「E」。
在實施方案中，參考圖6A及圖6B，與圖2A的示例性實施例不同，半導體裝置100d可包括位於主動區105與閘極結構160之間以及位於所述多個通道層141、142及143與閘極結構160之間的絕緣保護層152。可使用化學氣相沈積（chemical vapor deposition，CVD）製程來形成絕緣保護層152。絕緣保護層152可覆蓋所述多個通道層141、142及143各自的下表面且可覆蓋所述多個通道層141、142及143的一部分的上表面。可在於主動區105上交替地堆疊犧牲層120及所述多個通道層141、142及143的製程中一起形成絕緣保護層152。在實施方案中，絕緣保護層152可有助於防止鍺（Ge）自犧牲層120擴散至主動區105及所述多個通道層141、142及143。在實施方案中，絕緣保護層152可位於所述多個通道層141、142及143與閘極結構160之間的邊界部分處以及位於閘極結構160與主動區105之間的邊界部分處。在實施方案中，絕緣保護層152可位於所述多個通道層141、142及143與閘極結構160之間的邊界部分處、位於閘極結構160與主動區105之間的邊界部分處以及位於內間隔件層130與所述多個通道層141、142及143之間的邊界部分處。絕緣保護層152可在主動區105的上表面上在第一方向（X）上實質上水平地延伸。
在實施方案中，絕緣保護層152的厚度D1’（在Z方向上）可以是約0.3奈米至約1.0奈米。在實施方案中，絕緣保護層152可由具有絕緣性質的二維材料形成。在實施方案中，絕緣保護層152可包含例如石墨烯氧化物、六方氮化硼（hexagonal boron nitride，h-BN）、氟化石墨烯BCN、InSe、MoO 3、WO 3、TiO 2、MnO 2、V 2O 5或TaO 3。在實施方案中，絕緣保護層152可包含例如是二維材料的六方氮化硼（h-BN）。絕緣保護層152可有助於防止所述多個通道層141、142及143氧化，以有助於保護所述多個通道層141、142及143的端部在形成凹部區RC的製程中不被蝕刻。在實施方案中，所述多個通道層141、142及143可具有實質上均勻的厚度。在實施方案中，與圖2A的示例性實施例不同，在所述多個通道層141、142及143的寬度T1’在垂直Z方向上的情形中，厚度可不會沿著或朝向所述多個通道層141、142及143的端部減小。在實施方案中，源極/汲極區150與所述多個通道層141、142及143之間的接觸面積可增大，且源極/汲極區150與所述多個通道層141、142及143之間的電阻可因此減小，藉此提供具有改良的電性特性的半導體裝置。
圖7是說明根據示例性實施例的半導體裝置100e的剖視圖。
參考圖7，與圖6A的示例性實施例不同，半導體裝置100e可更包括內間隔件層130。內間隔件層130可位於閘極結構160在第一方向（X）上的兩側上，且位於所述多個通道層141、142及143各自的下表面上，並且可具有與所述多個通道層141、142及143的外側表面實質上共面的外側表面。內間隔件層130的上表面及下表面可接觸絕緣保護層152。在實施方案中，內間隔件層130的上表面的一部分及下表面的一部分可以是平坦的。對內間隔件層130的其他說明可與上文參考圖1至圖2B所述的說明相同。
圖8是說明根據示例性實施例的半導體裝置100f的剖視圖。
參考圖8，半導體裝置100f可包括導電保護層151及絕緣保護層152兩者。導電保護層151可接觸內間隔件層130的上表面及下表面。導電保護層151可環繞所述多個通道層141、142及143在第一方向（X）上的側表面。導電保護層151及絕緣保護層152可接觸內間隔件層130的上表面及下表面。導電保護層151及絕緣保護層152可接觸所述多個通道層141、142及143的側表面。在實施方案中，如圖8中所說明，導電保護層151的一部分可接觸內間隔件層130的上表面及下表面。在實施方案中，導電保護層151的一部分可位於絕緣保護層152與內間隔件層130之間。在實施方案中，導電保護層151的一部分可位於絕緣保護層152與所述多個通道層141、142及143之間。在實施方案中，導電保護層151的一部分可位於最下部絕緣保護層152與主動區105之間。在實施方案中，導電保護層151可位於所述多個通道層141、142及143的側表面與源極/汲極區150的側表面之間，且導電保護層151可不位於內間隔件層130、所述多個通道層141、142及143、或絕緣保護層152的上表面或下表面上。
可在執行將在下文闡述的圖10A所示製程之後藉由執行與圖9B至圖9J中相同的製程來製造包括導電保護層151及絕緣保護層152的半導體裝置100f。
圖9A至圖9J是說明製造根據示例性實施例的半導體裝置100的方法中的階段的剖視圖。圖9A至圖9J說明製造圖1至圖2A的半導體裝置100的方法的示例性實施例，且說明與圖2A對應的橫截面。
參考圖9A，可在主動區105上交替地堆疊犧牲層120及所述多個通道層141、142及143。
可經由後續製程將犧牲層120替換成圖2A中所說明的閘極介電層162及閘極電極層163。犧牲層120可由相對於所述多個通道層141、142及143具有蝕刻選擇性的材料形成。所述多個通道層141、142及143可包含與犧牲層120的材料不同的材料。在實施方案中，所述多個通道層141、142及143可包含矽（Si），且犧牲層120可包含矽鍺（SiGe）。
可藉由使用基板101作為晶種執行磊晶生長製程來形成犧牲層120及所述多個通道層141、142及143。犧牲層120及所述多個通道層141、142及143中的每一者可具有在約1埃至100奈米範圍內的長度。在實施方案中，與犧牲層120交替堆疊的所述多個通道層141、142及143的層數可具有各種改變。
參考圖9B，可移除基板101的一部分及犧牲層120與所述多個通道層141、142及143的堆疊結構的一部分以形成主動結構。
所述主動結構可包括彼此交替堆疊的犧牲層120與多個通道層141、142及143，且可更包括因移除基板101的一部分而自基板101的上表面突出的主動區105。所述主動結構可被形成為在一個方向（例如，X方向）上延伸的線形狀，且可在Y方向上彼此間隔開。
可藉由使用絕緣材料填充已從中移除基板101的一部分的區且然後使主動區105凹陷成突出來在所述區中形成裝置隔離層110。裝置隔離層110的上表面可被形成為低於主動區105的上表面。
參考圖9C，可在所述主動結構上形成犧牲閘極結構170及間隔件層161。
犧牲閘極結構170可以是經由後續製程在通道結構140上形成於設置有閘極介電層162及閘極電極層163的區中的犧牲結構，如圖2中所說明。犧牲閘極結構170可包括依序堆疊的第一犧牲閘極層172及第二犧牲閘極層175以及遮罩圖案層176。可使用遮罩圖案層176將第一犧牲閘極層172及第二犧牲閘極層175圖案化。第一犧牲閘極層172及第二犧牲閘極層175可分別是絕緣層及導電層。在實施方案中，第一犧牲閘極層172可包含氧化矽，且第二犧牲閘極層175可包含複晶矽。遮罩圖案層176可包含氮化矽。犧牲閘極結構170可具有與主動結構交叉且在一個方向上延伸的線形狀。犧牲閘極結構170可例如在Y方向上延伸且可在X方向上彼此間隔開。
可在犧牲閘極結構170的兩個側壁上形成間隔件層161。可藉由沿著犧牲閘極結構170的上表面及側表面以及主動結構形成具有均勻厚度的膜且然後執行非等向性蝕刻來形成間隔件層161。間隔件層161可由低介電常數材料（例如SiO、SiN、SiCN、SiOC、SiON或SiOCN）形成。
參考圖9D，藉由移除犧牲層120及所述多個通道層141、142及143的位於犧牲閘極結構170之間的暴露部分來形成凹部區RC，從而形成通道結構140。
可藉由使用犧牲閘極結構170及間隔件層161作為遮罩來移除犧牲層120的暴露部分及所述多個通道層141、142及143的暴露部分。可藉由例如濕式蝕刻製程相對於通道結構140選擇性地蝕刻其餘犧牲層120，且可在X方向上自側表面移除其餘犧牲層120達預定的深度以使其餘犧牲層120具有內凹側表面。在實施方案中，當在X方向上自側表面移除其餘犧牲層120時，亦可移除通道結構140的端部的一部分。所述多個其餘通道層141、142及143可具有在X方向上被蝕刻成具有外凸側的側表面。在實施方案中，犧牲層120的側表面的形狀及所述多個通道層141、142及143的側表面的形狀可各有不同。
參考圖9E，可形成導電保護層151以環繞凹部區RC。
導電保護層151可共形地形成於凹部區RC的內側表面之間。導電保護層151可被形成為覆蓋犧牲層120的被蝕刻的側表面、所述多個通道層141、142及143的側表面及主動區105的暴露的上表面。可藉由電漿輔助摻雜（plasma assisted doping，PLAD）製程形成導電保護層151。在實施方案中，在PLAD製程期間，可使用碳（C）、乙烯（C 2H 4）或甲烷（CH 4）在溫度是約650攝氏度至約1,000攝氏度的條件下形成含有石墨烯的導電保護層151。在實施方案中，導電保護層151可由具有導電性的二維材料形成。
參考圖9F，可形成內間隔件層130。
首先，可在已從中移除犧牲層120及所述多個通道層141、142及143的區中形成內間隔件層130。可藉由在從中移除犧牲層120及所述多個通道層141、142及143的區中填充絕緣材料且移除沈積於通道結構140的外側上的絕緣材料來形成內間隔件層130。內間隔件層130可在已從中移除犧牲層120及所述多個通道層141、142及143的區中接觸導電保護層151。在實施方案中，內間隔件層130可由與間隔件層161相同的材料形成。在實施方案中，內間隔件層130可包含例如SiN、SiCN、SiOCN、SiBCN或SiBN。
參考圖9G，可形成源極/汲極區150的磊晶層以填充凹部區RC。
可藉由磊晶生長製程形成源極/汲極區150。可藉由重複進行磊晶生長及蝕刻製程來形成源極/汲極區150，且源極/汲極區150可在凹部區RC中延伸成接觸導電保護層151及內間隔件層130。可形成接觸內間隔件層130的源極/汲極區150的表面以形成垂直於基板101的上表面的表面。在實施方案中，源極/汲極區150的面向所述多個通道層141、142及143及犧牲層120的表面可具有波浪形形狀（參見圖6A）。源極/汲極區150可因原位摻雜而包含雜質。在實施方案中，源極/汲極區150的上表面可位於與閘極結構160的下表面實質上相同或較閘極結構160的下表面高的高度處。
參考圖9H，可形成層間絕緣層190，且可移除犧牲層120及犧牲閘極結構170。
可藉由形成覆蓋犧牲閘極結構170及源極/汲極區150的絕緣層且執行平坦化製程來形成層間絕緣層190。
可相對於間隔件層161、層間絕緣層190及所述多個通道層141、142及143選擇性地移除犧牲層120及犧牲閘極結構170。首先，可藉由移除犧牲閘極結構170來形成上部間隙區UR，且然後可移除經由上部間隙區UR暴露出的犧牲層120以形成下部間隙區LR。在實施方案中，當犧牲層120包含矽鍺（SiGe）且所述多個通道層141、142及143包含矽（Si）時，可藉由使用過醋酸或標準清潔1（Standard clean-1，SC1）清潔製程中所使用的溶液（NH 4OH:H 2O 2:H 2O=1:1:5）作為蝕刻劑執行濕式蝕刻製程來選擇性地移除犧牲層120。在實施方案中，當導電保護層151包含石墨烯時，可在移除製程期間藉由使用SC1清潔製程中所使用的溶液進行的氧化來移除導電保護層151的接觸犧牲層120的一部分。可藉由具有選擇性蝕刻比率的最外側層間絕緣層190及內間隔件層130來保護源極/汲極區150。
參考圖9I，可在上部間隙區UR及下部間隙區LR中形成閘極結構160。
可形成閘極介電層162以共形地覆蓋上部間隙區UR的內表面及下部間隙區LR的內表面。可形成閘極電極層163以填充上部間隙區UR及下部間隙區LR。可自上部間隙區UR中的上部部分移除閘極電極層163及間隔件層161達預定的深度。可在其中已自上部間隙區UR移除閘極電極層163及間隔件層161的區中形成閘極頂蓋層164。因此，可形成包括閘極介電層162、閘極電極層163、間隔件層161及閘極頂蓋層164的閘極結構160。
參考圖9J，可形成暴露出源極/汲極區150的接觸孔CH。可使接觸孔CH的下表面凹陷至源極/汲極區150中。
此外，參考圖1、圖2A及圖2B，可在接觸孔CH中形成接觸插塞180。接觸插塞180可包括位於下端部分上的金屬半導體化合物層182、沿著側壁的障壁層184、及插塞導電層186。
在實施方案中，接觸插塞180可穿過層間絕緣層190的至少一部分且可接觸源極/汲極區150。在實施方案中，接觸插塞180的金屬半導體化合物層182可接觸源極/汲極區150的一部分，且金屬半導體化合物層182的下端可位於較所述多個通道層141、142及143的上端低的水平高度上。在實施方案中，接觸插塞180的形狀及佈置可具有各種改變。
圖10A至圖10C是說明製造根據示例性實施例的半導體裝置100e的方法中的階段的剖視圖。圖10A至圖10C說明製造圖7的半導體裝置100e的方法的示例性實施例，且說明與圖7對應的橫截面。
參考圖10A，絕緣保護層152可位於犧牲層120與所述多個通道層141、142及143之間以及基板101（例如，將形成的主動區105）與最下部犧牲層120之間。可使用化學氣相沈積（CVD）製程來形成絕緣保護層152。首先，可在基板101上形成絕緣保護層152。接下來，在可在絕緣保護層152上形成犧牲層120之後，可在犧牲層120上形成絕緣保護層152。接下來，在於形成於犧牲層120上的絕緣保護層152上形成第一通道層141之後，可在第三通道層143上形成絕緣保護層152。接下來，可再次在形成於第一通道層141上的絕緣保護層152上形成犧牲層120。藉由重複進行以上製程，可在形成於犧牲層120之中的最上部犧牲層120上的絕緣保護層152上形成第三通道層143。
接下來，可執行與上述的圖9B及圖9C所示製程相同的製程。
參考圖10B，可藉由移除犧牲層120及所述多個通道層141、142及143的在犧牲閘極結構170之間的暴露部分來形成凹部區RC，藉此形成通道結構140。
當執行與圖9D的製程相同的製程時，可在X方向上自側表面移除其餘犧牲層120。在此種情形中，與移除通道結構140的端部中的一些端部不同，絕緣保護層152可保護通道結構140，且因此可不移除通道結構140的端部的一部分。在實施方案中，所述多個通道層141、142及143可被形成為具有均勻的厚度（例如，在所述多個通道層141、142及143的整個寬度或長度範圍內）。
接下來，可執行與上述的圖9E及圖9F的製程相同的製程。
參考圖10C，可形成源極/汲極區150的磊晶層以填充凹部區RC。
可執行與上述的圖9G所示製程相同的製程。在圖10B的製程期間，可均勻地形成所述多個通道層141、142及143在垂直方向上的厚度，且可增大源極/汲極區150與所述多個通道層141、142及143之間的接觸表面。
接下來，可在執行與圖9H至圖9J中相同的製程之後執行形成接觸插塞180的製程，且因此可製造圖7中所說明的半導體裝置100e。
如上文所陳述，可在形成源極/汲極區之前藉由包括包含二維材料的保護層的結構來減小所述多個通道層與源極/汲極區之間的電阻。因此，可提供一種具有改良的電性特性的半導體裝置。
一或多個實施例可提供一種具有改良的電性特性的半導體裝置。
本文中已揭露示例性實施例，且儘管採用具體用語，但該些用語僅在一般意義及闡述意義上使用及解釋，並不用於限制目的。在一些實例中，截至對本申請案提出申請為止對於熟習此項技術者而言將顯而易見的是，結合特定實施例所述的特徵、特性及/或元件可單獨使用或與結合其他實施例所述的特徵、特性及/或元件組合使用，除非另有明確指示。因此，熟習此項技術者將理解，可做出形式及細節上的各種改變，而此並不背離以下申請專利範圍中陳述的本發明的精神及範疇。
100、100a、100b、100c、100d、100e、100f:半導體裝置 101:基板 105:主動區 110:裝置隔離層 120:犧牲層 130:內間隔件層 140:通道結構 141:通道層/第一通道層/其餘通道層 142:通道層/第二通道層/其餘通道層 143:通道層/第三通道層/其餘通道層 150:源極/汲極區 151:導電保護層 152:絕緣保護層 160:閘極結構 161:間隔件層 162:閘極介電層 163:閘極電極層 164:閘極頂蓋層 170:犧牲閘極結構 172:第一犧牲閘極層 175:第二犧牲閘極層 176:遮罩圖案層 180:接觸插塞 182:金屬半導體化合物層 184:障壁層 186:插塞導電層 190:層間絕緣層/最外側層間絕緣層 A、B、C、D、E:放大區域 CH:接觸孔 D1、D1':厚度 LR:下部間隙區 I-I'、II-II':線 UR:上部間隙區 RC:凹部區 T1、T1'、T2:寬度 X:方向/水平方向/第一方向 Y:方向/第二方向 Z:方向
藉由參考附圖詳細地闡述示例性實施例，各個特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是說明根據示例性實施例的半導體裝置的平面圖。 圖2A是說明根據示例性實施例的半導體裝置的剖視圖。 圖2B是說明根據示例性實施例的半導體裝置的一部分的部分放大視圖。 圖3A是說明根據示例性實施例的半導體裝置的剖視圖。 圖3B是說明根據示例性實施例的半導體裝置的一部分的部分放大視圖。 圖4A是說明根據示例性實施例的半導體裝置的剖視圖。 圖4B是說明根據示例性實施例的半導體裝置的一部分的部分放大視圖。 圖5A是說明根據示例性實施例的半導體裝置的剖視圖。 圖5B是說明根據示例性實施例的半導體裝置的一部分的部分放大視圖。 圖6A是說明根據示例性實施例的半導體裝置的剖視圖。 圖6B是說明根據示例性實施例的半導體裝置的一部分的部分放大視圖。 圖7是說明根據示例性實施例的半導體裝置的剖視圖。 圖8是說明根據示例性實施例的半導體裝置的剖視圖。 圖9A至圖9J是說明製造根據示例性實施例的半導體裝置的方法中的階段的剖視圖。 圖10A至圖10C是說明製造根據示例性實施例的半導體裝置的方法中的階段的剖視圖。
100:半導體裝置
101:基板
105:主動區
110:裝置隔離層
130:內間隔件層
140:通道結構
141:通道層/第一通道層/其餘通道層
142:通道層/第二通道層/其餘通道層
143:通道層/第三通道層/其餘通道層
150:源極/汲極區
151:導電保護層
160:閘極結構
161:間隔件層
162:閘極介電層
163:閘極電極層
164:閘極頂蓋層
180:接觸插塞
190:層間絕緣層/最外側層間絕緣層
A:放大區域
I-I'、II-II':線
X:方向/水平方向/第一方向
Y:方向/第二方向
Z:方向

Claims (10)

  1. 一種半導體裝置，包括： 基板； 主動區，在第一方向上在所述基板上延伸； 多個通道層，位於所述主動區上，所述多個通道層在垂直於所述第一方向的垂直方向上彼此間隔開； 閘極結構，位於所述基板上，所述閘極結構與所述主動區及所述多個通道層相交，所述閘極結構在與所述第一方向交叉的第二方向上延伸且分別環繞所述多個通道層； 內間隔件層，位於所述閘極結構的在所述第一方向上的兩側上且位於所述多個通道層各自的下表面上； 保護層，接觸所述內間隔件層、所述多個通道層及所述主動區；以及 源極/汲極區，位於所述主動區上，所述源極/汲極區位於所述閘極結構的至少一側上且接觸所述內間隔件層。
  2. 如請求項1所述的半導體裝置，其中所述保護層包含二維材料。
  3. 如請求項1所述的半導體裝置，其中所述保護層的厚度是約0.3奈米至約1.0奈米。
  4. 如請求項1所述的半導體裝置，其中所述保護層包含導電材料。
  5. 如請求項4所述的半導體裝置，其中所述保護層位於： 所述多個通道層與所述內間隔件層之間的邊界部分處； 所述主動區與所述源極/汲極區之間的邊界部分處；以及 所述多個通道層與所述源極/汲極區之間的邊界部分處。
  6. 如請求項4所述的半導體裝置，其中所述多個通道層在所述垂直方向上的厚度朝向所述源極/汲極區在所述第一方向上減小。
  7. 一種半導體裝置，包括： 基板； 主動區，在第一方向上在所述基板上延伸； 多個通道層，位於所述主動區上，所述多個通道層在垂直於所述第一方向的垂直方向上彼此間隔開； 閘極結構，位於所述基板上，所述閘極結構與所述主動區及所述多個通道層相交，所述閘極結構在與所述第一方向交叉的第二方向上延伸且分別環繞所述多個通道層； 內間隔件層，位於所述閘極結構的在所述第一方向上的兩側上且位於所述多個通道層各自的下表面上； 導電保護層，接觸所述內間隔件層及所述多個通道層；以及 源極/汲極區，位於所述主動區上，所述源極/汲極區位於所述閘極結構的至少一側上且接觸所述內間隔件層， 其中所述導電保護層位於所述多個通道層與所述源極/汲極區之間，且 其中所述導電保護層包含導電材料。
  8. 如請求項7所述的半導體裝置，其中所述導電保護層環繞由所述內間隔件層及所述源極/汲極區形成的區的外側表面及下表面。
  9. 如請求項7所述的半導體裝置，其中所述導電保護層位於： 所述內間隔件層與所述多個通道層之間的邊界部分處；以及 所述內間隔件層與所述主動區之間的邊界部分處。
  10. 一種半導體裝置，包括： 基板； 主動區，在第一方向上在所述基板上延伸； 多個通道層，位於所述主動區上，所述多個通道層在垂直於所述第一方向的垂直方向上彼此間隔開； 閘極結構，位於所述基板上，所述閘極結構在與所述第一方向交叉的第二方向上延伸，所述閘極結構與所述主動區及所述多個通道層相交且分別環繞所述多個通道層； 絕緣保護層，位於所述多個通道層與所述閘極結構之間以及所述主動區與所述多個通道層之間；以及 源極/汲極區，位於所述主動區上，所述源極/汲極位於所述閘極結構的至少一側上且接觸所述多個通道層， 其中所述絕緣保護層覆蓋所述多個通道層各自的下表面，且 其中所述絕緣保護層覆蓋所述多個通道層的一部分的上表面。
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