KR20150138139A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명의 일 양태에 따라서, 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체; 상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체; 및 상기 제1 및 제2 적층체를 관통하는 기둥 구조물들을 포함하며, 상기 기둥 구조물 각각은 그 외측으로부터 블록킹 절연막, 데이터 저장막, 터널 절연막 및 채널막의 순서로 이루어지며, 상기 제 1 적층체의 상단 내에 형성된 핀 홈(fin groove)은 상기 블록킹 절연막에 의해서 완전하게 채워지는, 반도체 장치가 제공된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로, 적층체를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
낸드 플래시 메모리 소자 등의 반도체 장치는 메모리 셀들의 집적도를 높일 수 있는 구조로 개발되고 있다. 메모리 셀들의 집적도를 높이기 위해 메모리 셀들을 3차원으로 배열한 3차원 메모리 소자가 제안된 바 있다.
3차원 메모리 소자는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함한다. 층간 절연막들 및 도전 패턴들의 적층체는 홀에 의해 관통되고, 홀 내부에 채널막을 포함하는 기둥 구조가 배치된다. 이로써, 채널막과 도전 패턴들의 교차부들에 메모리 셀들이 형성될 수 있다.
3차원 메모리 소자에 있어서, 메모리 셀들의 집적도는 적층체를 구성하는 층간 절연막들 및 도전 패턴들의 적층 수를 증가시킴으로써 높일 수 있다. 이 경우, 적층 수가 증가된 적층체를 한꺼번에 관통하는 홀을 형성하는데 어려움이 있다. 이를 해결하기 위해 홀을 하부홀과 상부홀로 나누어 형성하는 방안이 제안된 바 있다. 이 경우, 하부홀의 중심축과 상부홀의 중심축이 일치되게 정렬시키는데 어려움이 있다. 이로 인해, 다양한 공정 결함이 발생할 수 있다.
본 발명의 실시 예는 공정 결함을 줄여서 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 양태에 따라서, 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체; 상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체; 및 상기 제1 및 제2 적층체를 관통하는 기둥 구조물들을 포함하며, 상기 기둥 구조물 각각은 그 외측으로부터 블록킹 절연막, 데이터 저장막, 터널 절연막 및 채널막의 순서로 이루어지며, 상기 제 1 적층체의 상단 내에 형성된 핀 홈(fin groove)은 상기 블록킹 절연막에 의해서 완전하게 채워지는, 반도체 장치가 제공된다.
일 실시예에 따라서, 상기 제1 적층체의 하부에 배치되어 상기 기둥 구조들에 접촉된 소스막을 더 포함하는 반도체 장치가 제공된다.
일 실시예에 따라서, 상기 제1 적층체의 하부에 배치된 파이프 게이트; 상기 파이프 게이트 내에 매립되어 상기 기둥 구조들 중 적어도 2개에 연결된 파이프 관통 구조를 더 포함하는 반도체 장치가 제공된다.
일 실시예에 따라서, 상기 파이프 관통 구조는 상기 파이프 관통 구조에 연결된 상기 적어도 2개의 기둥 구조들과 일체화되고, 상기 기둥 구조들로부터 연장된 물질막들을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따라서, 교대로 적층된 제1 물질막들 및 제2 물질막들의 제 1 스택을 관통하는 제1 수직 홀을 관통 희생막으로 채우는 단계; 상기 제 1 스택 상에 제3 물질막들 및 제4 물질막들이 교대로 적층하는 제 2 스택을 형성하는 단계; 상기 제3 물질막들 및 상기 제4 물질막들을 관통하며 상기 제 1 홀과 동축(coaxial)이지 않는 제 2 수직 홀을 형성하는 단계로서, 상기 제 2 수직 홀을 형성할 시에 상기 제 1 스택의 상단에 핀 홈이 형성되는 단계; 상기 제1 홀이 개구되도록 상기 관통 희생막을 제거하는 단계; 및 상기 제2 홀들, 및 상기 제1 홀 내부에 기둥 구조를 형성하는 단계를 포함하며, 상기 기둥 구조를 형성하는 단계는, 상기 핀 홈이 블록킹 절연막으로 전부 채워지도록 블록킹 절연막을 상기 제 1 홀 및 상기 제 2 홀의 수직 내벽을 따라서 형성하는 단계를 포함하는, 반도체 장치의 제조 방법이 제공된다.
일 실시예에서, 상기 기둥 구조를 형성하는 단계는, 상기 블록킹 절연막의 내벽을 따라서 데이터 저장막을 형성하는 단계, 상기 데이터 저장막의 내벽을 따라서 터널 절연막을 형성하는 단계 및 상기 터널 절연막의 내벽을 따라서 채널막을 형성하는 단계를 더 포함한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들이 3차원 구조로 구현된 실시예를 설명하기 위한 사시도이다.
도 4는 도 2의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 5는 종래 기술의 비교예인 다층막의 불연속성을 예시한다.
도 6은 본 발명의 일 실시예에 따른 기둥 구조를 예시한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 저장 장치들(1110)을 포함할 수 있다. 저장 장치들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 저장 장치(1110)를 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 저장 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 이루어질 수 있다. 제1 내지 제K 메모리 블록들은 각각 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다.
주변 회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OPSIG)에 응답하여 다양한 레벨의 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 프로그램 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(121)는 프로그램 동작에 필요한 프로그램 전압, 프로그램 패스 전압 및 프로그램 검증 전압 등을 생성할 수 있다. 리드 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(121)는 리드 동작에 필요한 리드 전압 및 리드 패스 전압 등을 생성할 수 있다. 소거 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(121)는 소거 동작에 필요한 소거 전압 및 소거 검증 전압 등을 생성할 수 있다.
특히, 전압 생성 회로(121)는 다양한 동작 신호(OPSIG)에 응답하여 다양한 동작 전압들(Vop)을 생성하는데, 메인 전압을 트리밍 하여 동작 전압(Vop)으로 출력할 때, 동작 전압(Vop)이 과전압으로 출력되지 않도록 구성된다.
로우 디코더(122)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압(Vop)을 전달한다.
페이지 버퍼(123)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(123)와 데이터(DATA)를 주고받거나, 입출력 회로(125)와 데이터(DATA)를 주고받는다.
입출력 회로(125)는 외부 장치(예컨데, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에 전달하거나, 외부 장치로부터 전달받은 데이터(DATA)를 컬럼 디코더(124)에 전송하거나, 컬럼 디코더(124)로부터 전달받은 데이터(DATA)를 외부 장치로 출력하도록 구성된다.
제어 회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다.
상술한 장치들 중에서, 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있는데, 각 구조를 갖는 메모리 블록들을 설명하면 다음과 같다.
도 3은 도 2의 메모리 블록들이 3차원 구조로 구현된 실시예를 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 배열된 스트링(string)들을 포함한다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함한다. 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 공통 소오스 라인(CSL)에 접하는 수직 채널막들(CH)을 포함한다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)과 직교하는 제2 방향(X 방향)으로 배열된다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 4는 도 2의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 4를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 배열된 스트링(string)들과, 두 개의 스트링들을 서로 연결하는 파이프 구조물을 포함한다.
보다 구체적으로 설명하면, 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 공통 소오스 라인(CSL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들이 파이프 라인(PL) 영역 내에서 서로 연결된 구조로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, P-BiCS 구조를 갖는 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 비트라인들(BL) 사이에 배열된 제1 서브 스트링들과, 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 공통 소오스 라인들(CSL) 사이에 배열된 제2 서브 스트링들을 포함한다.
더욱 구체적으로 설명하면, 제1 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제1 수직 채널막들(D_CH)을 포함한다. 제2 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제2 수직 채널막들(S_CH)을 포함한다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 제1 방향과 직교하는 제2 방향으로 배열된다.
도 5를 참조하면, 제1 홀(H1')에 의해 관통되는 제1 적층체(ST1') 상에 제2 홀(H2')에 의해 관통되는 제2 적층체(ST2')가 배치되고, 제1 홀(H1')의 중심축과 제2 홀(H2')의 중심축이 어긋난 경우, 핀형 홈(FH)이 형성될 수 있다. 핀형 홈(FH)은 제2 홀(H2')을 형성하기 위한 식각 공정 동안, 제1 홀(H1')에 비중첩되게 배치된 제2 홀(H2')의 일부 영역을 통해 제1 적층체(ST1')가 식각되어 형성될 수 있다. 핀형 홈(FH)이 좁고 길게 형성된 경우, 제1 홀(H1') 및 제2 홀(H2')의 측벽을 따라 채널막(CH') 및 다층막(ML')을 형성하는 과정에서 핀형 홈(FH) 내부에 채널막(CH') 및 다층막(ML')이 뭉칠 수 있다. 이 경우, 도면부호 A에 도시된 바와 같이 채널막(CH') 및 다층막(ML')이 제1 홀(H1') 및 제2 홀(H2')의 측벽을 따라 연결되지 않고, 끊어질 수 있다. 채널막(CH') 및 다층막(ML')의 일부가 끊어지는 경우, 메모리 소자의 소거 페일(erase fail) 등의 동작 불량이 유발될 수 있다. 도 5는 종래 기술의 비교예인 다층막의 불연속성을 예시한다.
도 6은 본 발명의 일 실시예에 따른 다층막을 예시한다. 도 6을 설명하기 이전에 다층막에 대하여 설명하고 한다. 기둥구조(pillar)는 제2 홀(H2), 중심홀(HC), 및 제1 홀(H1)의 연결 형상을 따라 연장될 수 있다. 기둥구조(PS)는 채널막(CH), 및 다층막(ML)을 포함할 수 있다. 다층막(ML)은 채널막(CH)의 외벽을 감싸는 데이터 저장막(DS)을 포함할 수 있다. 다층막(ML)은 채널막(CH)과 데이터 저장막(DS) 사이에 배치된 터널 절연막(TI)을 더 포함할 수 있다. 다층막(ML)은 데이터 저장막(DS)의 외벽을 감싸는 블로킹 절연막(BI)을 더 포함할 수 있다. 터널 절연막(TI) 및 블로킹 절연막(BI)은 실리콘 산화물로 형성되고, 데이터 저장막(DS)은 전하 트랩이 가능한 실리콘 질화물로 형성될 수 있다. 블로킹 절연막(BI)은 실리콘 산화물에 비해 유전율이 높은 고유전 절연막으로 형성되거나, 실리콘 산화물 및 고유전 절연막을 포함하는 다중층 구조로 형성될 수 있다.
도 6a는 기둥 구조를 형성할 시에 하부 홀 및 상부 홀이 형성된 바를 예시하며, 상부 홀과 하부 홀은 동축이지 않게 되어서 핀 홈(fin groove)가 형성된다. 이전에, 제1 물질막들(101), 및 제2 물질막들(102)을 교대로 적층한다. 예를 들어, 제1 물질막들(101)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(102)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화물로 형성되고, 제2 물질막들(102)은 도프트 실리콘막, 금속 실리사이드막, 금속막 중 적어도 어느 하나를 포함할 수 있다.
또는, 제1 물질막들(101)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(102)은 제1 물질막들(101)에 대한 식각 선택비를 가진 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 실리콘 산화물로 형성되고, 제2 물질막들(102)은 질화물로 형성될 수 있다. 제1 물질막들(101) 및 제2 물질막들(102)이 절연물로 형성된 경우, 제1 홀들(H1)을 형성하기 위한 식각 공정의 난이도 및 슬릿을 형성하기 위한 후속 식각 공정의 난이도를 낮출 수 있다.
또는, 제2 물질막들(102)은 도전 패턴용 도전물로 형성되고, 제1 물질막들(101)은 제2 물질막들(102)에 대한 식각 선택비를 가진 희생용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(101)은 언도프트 실리콘으로 형성되고, 제2 물질막들(102)은 도프트 실리콘으로 형성될 수 있다. 제1 물질막들(101) 및 제2 물질막들(102)이 도전물로 형성된 경우, 제1 홀들(H1)을 형성하기 위한 식각 공정의 난이도 및 슬릿을 형성하기 위한 후속 식각 공정의 난이도를 낮출 수 있다.
이어서, 제1 물질막들(101) 및 제2 물질막들(102)을 관통하는 제1 홀들(H1)을 형성한다. 제1 홀들(H1)은 소스막(SL)을 노출시킨다. 이 후, 제1 홀들(H1) 내부에 각각 관통 희생막(105)을 채운다. 관통 희생막(105)은 제1 물질막들(101) 및 제2 물질막들(102)에 대한 식각 선택비를 가지며, 후속에서 형성될 링 패턴에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 관통 희생막(105)은 PSZ(polysilazane)로 형성될 수 있다.
도 6b에서는 이 핀 홈을 전부 채우도록 블록킹 절연막(103)을 형성한다. 블록킹 절연막(103)은 상부 홀 및 하부 홀의 수직 내벽을 따라서 형성된다. 도 6c에서는 이 블록킹 절연막(103)을 따라서 수직으로 데이터 저장막(104)가 형성된다. 이어서, 도 6d에서는 이 데이터 저장막(104)을 따라서 터널 절연막(105)이 형성된다. 이러한 다층막인 블록킹 절연막, 데이터 저장막 및 터널 절연막은 수직 홀들의 내벽에 컨포멀하게(conformally) 형성될 수 있다. 이어서, 나머지 홀들의 공간을 채널막(106)이 채우게 된다(도 6e). 채널막(CH)은 튜브형으로 형성될 수 있다. 이 경우, 기둥구조(PS)는 튜브형 채널막(CH)의 중심 영역을 채우는 코어 절연막(CI)을 더 포함할 수 있다. 채널막(CH)은 실리콘막 등의 반도체막으로 형성될 수 있다.
이렇게 본 발명에서와 같이, 상부 수직 홀 및 하부 수직 홀의 오정렬로 인해서 하부 스택 내에서 핀 홈이 형성되어도 이 핀 홈 전체가 블록킹 절연막으로 채워지므로 도 5의 비교예에서와 같이 다층막의 불연속성이 사라지므로, 소거 페일 등과 같은 반도체 메모리 장치의 동작 불량이 발생하지 않는다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 6a 내지 도 6e에서 상술한 바와 같이 생성된, 반동체 장치일 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

Claims (6)

  1. 제1 층간 절연막 및 제1 도전 패턴들이 교대로 적층된 제1 적층체;
    상기 제1 적층체 상에 배치되고, 제2 층간 절연막 및 제2 도전 패턴들이 교대로 적층된 제2 적층체; 및
    상기 제1 및 제2 적층체를 관통하는 기둥 구조물들을 포함하며,
    상기 기둥 구조물 각각은 그 외측으로부터 블록킹 절연막, 데이터 저장막, 터널 절연막 및 채널막의 순서로 이루어지며,
    상기 제 1 적층체의 상단 내에 형성된 핀 홈(fin groove)은 상기 블록킹 절연막에 의해서 완전하게 채워지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 적층체의 하부에 배치되어 상기 기둥 구조들에 접촉된 소스막을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 적층체의 하부에 배치된 파이프 게이트;
    상기 파이프 게이트 내에 매립되어 상기 기둥 구조들 중 적어도 2개에 연결된 파이프 관통 구조를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 파이프 관통 구조는 상기 파이프 관통 구조에 연결된 상기 적어도 2개의 기둥 구조들과 일체화되고, 상기 기둥 구조들로부터 연장된 물질막들을 포함하는 반도체 장치.
  5. 교대로 적층된 제1 물질막들 및 제2 물질막들의 제 1 스택을 관통하는 제1 수직 홀을 관통 희생막으로 채우는 단계;
    상기 제 1 스택 상에 제3 물질막들 및 제4 물질막들을 교대로 적층하는 제 2 스택을 형성하는 단계;
    상기 제3 물질막들 및 상기 제4 물질막들을 관통하며 상기 제 1 홀과 동축(coaxial)이지 않는 제 2 수직 홀을 형성하는 단계로서, 상기 제 2 수직 홀을 형성할 시에 상기 제 1 스택의 상단에 핀 홈이 형성되는 단계;
    상기 제1 홀이 개구되도록 상기 관통 희생막을 제거하는 단계; 및
    상기 제2 홀들, 및 상기 제1 홀 내부에 기둥 구조를 형성하는 단계를 포함하며,
    상기 기둥 구조를 형성하는 단계는,
    상기 핀 홈이 블록킹 절연막으로 전부 채워지도록 상기 블록킹 절연막을 상기 제 1 홀 및 상기 제 2 홀의 수직 내벽을 따라서 형성하는 단계를 포함하는,
    반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 기둥 구조를 형성하는 단계는,
    상기 블록킹 절연막의 내벽을 따라서 데이터 저장막을 형성하는 단계,
    상기 데이터 저장막의 내벽을 따라서 터널 절연막을 형성하는 단계 및
    상기 터널 절연막의 내벽을 따라서 채널막을 형성하는 단계를 더 포함하는,
    반도체 장치의 제조 방법.
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