CN114597191A - 包括绝缘图案的半导体装置 - Google Patents

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CN114597191A CN202110755874.8A CN202110755874A CN114597191A CN 114597191 A CN114597191 A CN 114597191A CN 202110755874 A CN202110755874 A CN 202110755874A CN 114597191 A CN114597191 A CN 114597191A
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裵熊辉
裵珍宇
尹彩璘
韩成熙
许先佑
黄德性
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Abstract

提供了一种半导体装置。所述半导体装置包括设置在基底上的第一位线。设置掩埋接触件，掩埋接触件设置在第一位线之间并且连接到基底。接合垫设置在掩埋接触件上。第二位线设置在基底的外围区域上。第二位线的上表面和接合垫的上表面彼此共面。第一绝缘图案设置在第二位线之间。第二绝缘图案设置在接合垫之间。设置连接到接合垫的单元电容器。第一绝缘图案包括与第二绝缘图案的至少一个绝缘层不同的绝缘层。

Description

包括绝缘图案的半导体装置
本专利申请要求于2020年12月7日在韩国知识产权局提交的第10-2020-0169242号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
公开的示例性实施例涉及一种包括不同的绝缘图案的半导体装置以及一种用于形成该半导体装置的方法。
背景技术
随着半导体装置的集成度提高，半导体装置的构成元件的设计规则减少。在高度缩小的半导体装置中，越来越难以在同一水平处形成多个接合垫和多条外围电路布线。期望在确保多个接合垫和多条外围电路布线的电流驱动能力的同时在高集成度方面的有利的新技术。
发明内容
公开的示例性实施例提供了一种具有优异的电特性同时在高集成度方面有利的半导体装置以及一种用于形成该半导体装置的方法。
根据公开的示例性实施例的半导体装置包括基底，基底包括单元区域和与单元区域相邻的外围区域。多条第一位线设置在基底的单元区域上。设置多个掩埋接触件，所述多个掩埋接触件设置在所述多条第一位线的第一位线之间的空间中并且连接到基底。多个接合垫设置在所述多个掩埋接触件上。设置多条第二位线，所述多条第二位线设置在基底的外围区域上并且连接到所述多条第一位线。所述多条第二位线的上表面与所述多个接合垫的上表面共面。多个第一绝缘图案设置在所述多条第二位线的第二位线之间。多个第二绝缘图案设置在所述多个接合垫的接合垫之间。蚀刻停止层设置在所述多个接合垫、所述多条第二位线、所述多个第一绝缘图案和所述多个第二绝缘图案上。设置连接到所述多个接合垫的多个单元电容器。所述多个第一绝缘图案包括与所述多个第二绝缘图案的至少一个绝缘层不同的绝缘层。
根据公开的示例性实施例的半导体装置包括基底，基底包括第一区域和与第一区域相邻的第二区域。设置多条第一水平布线，所述多条第一水平布线设置在基底的第一区域上。设置多条垂直布线，所述多条垂直布线设置在所述多条第一水平布线的第一水平布线之间的空间中并且连接到基底。多个接合垫设置在所述多条垂直布线上。设置多条第二水平布线，所述多条第二水平布线设置在基底的第二区域上并且连接到所述多条第一水平布线。所述多条第二水平布线的上表面与所述多个接合垫的上表面共面。多个第一绝缘图案设置在所述多条第二水平布线的第二水平布线之间的空间中。多个第二绝缘图案设置在所述多个接合垫的接合垫之间的空间中。多个下电极设置在所述多个接合垫上。所述多个第一绝缘图案包括与所述多个第二绝缘图案的至少一个绝缘层不同的绝缘层。
根据公开的示例性实施例的半导体装置包括基底，基底包括单元区域和与单元区域相邻的外围区域。多个开关元件设置在基底的单元区域上。设置多条第一位线，所述多条第一位线设置在基底的单元区域上并且连接到所述多个开关元件。设置多个掩埋接触件，所述多个掩埋接触件设置在所述多条第一位线的第一位线之间的空间中并且连接到所述多个开关元件。多个接合垫设置在所述多个掩埋接触件上。设置多条第二位线，所述多条第二位线设置在基底的外围区域上并且连接到所述多条第一位线。所述多条第二位线的上表面与所述多个接合垫的上表面共面。多个第一绝缘图案设置在所述多条第二位线的第二位线之间的空间中。多个第二绝缘图案设置在所述多个接合垫的接合垫之间的空间中。蚀刻停止层设置在所述多个接合垫、所述多条第二位线、所述多个第一绝缘图案和所述多个第二绝缘图案上。设置多个存储节点，所述多个存储节点连接到所述多个接合垫，同时延伸穿过蚀刻停止层。所述多个第一绝缘图案包括与多个第二绝缘图案的至少一个绝缘层不同的绝缘层。
附图说明
图1是说明根据公开的示例性实施例的半导体装置的剖视图。
图2是说明根据公开的示例性实施例的半导体装置的布局。
图3至图10是说明根据公开的示例性实施例的半导体装置的剖视图。
图11至图36是说明根据公开的示例性实施例的半导体装置形成方法的剖视图。
具体实施方式
图1、图3和图4是说明根据公开的示例性实施例的半导体装置的剖视图。图2是说明半导体装置的布局。图1可以是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图。图3可以是沿着图2中的线4-4'截取的剖视图。图4可以是沿着图2中的线5-5'截取的剖视图。根据公开的示例性实施例的半导体装置可以包括存储器器件，诸如动态随机存取存储器(DRAM)。
参照图1，根据公开的示例性实施例的半导体装置可以包括基底21、第一元件隔离层23、第二元件隔离层24、多个单元有源区AC、外围有源区27、多个单元源/漏区35、多个外围源/漏区36、第一绝缘层38、第二绝缘层39、外围栅极介电层41、外围栅电极47、多个第一覆盖图案49、多个栅极间隔件51、多个第二覆盖图案52、第三绝缘层53、多个第三覆盖图案55、多个直接接触件DC、多条第一位线BL、多个内间隔件57、多个掩埋间隔件58、多个空气间隙59、多个外间隔件61、多个掩埋接触件BC、多个上间隔件65、多个第一金属硅化物层67、多个第二金属硅化物层68、阻挡层69、多个接合垫71、位接触插塞72、多个外围接触插塞73，多条第二位线BLP、多个第一绝缘图案75、多个第二绝缘图案80、蚀刻停止层83、多个单元电容器95、支撑件97和第五绝缘层99。
多条第一位线BL中的每条可以包括第一位导电层43、第二位导电层44和第三位导电层45。外围栅电极47可以包括第一栅极导电层43A、第二栅极导电层44A和第三栅极导电层45A。多个第二绝缘图案80中的每个可以包括垫间隔件层77、间隔件覆盖层78和填充层79。多个单元电容器95中的每个可以包括下电极ST、电容器介电层92和上电极93。
参照图2，根据公开的示例性实施例的半导体装置可以包括单元区域CA和与单元区域CA相邻的外围区域PE。在实施例中，外围区域PE可以包括核心区域和/或外围电路区域。多个单元有源区AC、多条字线WL、多个直接接触件DC、多条第一位线BL、多个掩埋接触件BC和多个下电极ST可以设置在单元区域CA处。多个下电极ST中的每个可以对应于存储节点。外围有源区27、外围栅电极47、多个位接触插塞72(即，多个位线接触插塞)、多个外围接触插塞73和多条第二位线BLP可以设置在外围区域PE处。
参照图3，根据公开的示例性实施例的半导体装置可以包括基底21、第一元件隔离层23、多个单元有源区AC、单元栅极介电层31、多条字线WL、多个栅极覆盖图案33、多个单元源/漏区35、第一绝缘层38、第二绝缘层39、多个直接接触件DC、多条第一位线BL、第一覆盖图案49、多个第二覆盖图案52、多个第三覆盖图案55、阻挡层69、多个接合垫71、多个第二绝缘图案80、蚀刻停止层83、多个单元电容器95和支撑件97。
多条第一位线BL中的每条可以包括第一位导电层43、第二位导电层44和第三位导电层45。多个第二绝缘图案80中的每个可以包括垫间隔件层77、间隔件覆盖层78和填充层79。多个单元电容器95中的每个可以包括下电极ST、电容器介电层92和上电极93。
单元栅极介电层31可以包括氧化硅、氮化硅、氮氧化硅、高K电介质或其组合，或者可以由氧化硅、氮化硅、氮氧化硅、高K电介质或其组合形成。多条字线WL可以包括导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)，或者可以由导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)形成。多个栅极覆盖图案33可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。
参照图4，根据公开的示例性实施例的半导体装置可以包括基底21、第一元件隔离层23、多个单元有源区AC、单元栅极介电层31、字线WL、栅极覆盖图案33、第一绝缘层38、第二绝缘层39、多条第一位线BL、多个第一覆盖图案49、多个内间隔件57、多个空气间隙59、多个外间隔件61、第四绝缘层63、间隔件覆盖层78、填充层79、蚀刻停止层83、电容器介电层92、上电极93和支撑件97。多条第一位线BL中的每条可以包括第一位导电层43、第二位导电层44和第三位导电层45。
参照图1至图4，根据公开的示例性实施例的半导体装置可以包括基底21，基底21包括单元区域CA和外围区域PE。多条第一位线BL可以设置在基底21的单元区域CA上。多条第一位线BL可以彼此平行。多个掩埋接触件BC可以设置在多条第一位线BL之间的空间中，同时连接到基底21。例如，多个掩埋接触件BC中的每个可以连接到多个单元源/漏区35中对应的单元源/漏区35。多个接合垫71可以设置在多个掩埋接触件BC上。多条第二位线BLP可以设置在基底21的外围区域PE上，同时连接到多条第一位线BL。多条第二位线BLP和多个接合垫71的上表面可以彼此基本共面。当涉及取向、布局、位置、形状、尺寸、量或其他量度时，如这里使用的，诸如“相同”、“相等”、“平面”或“共面”的术语不必然表示完全相同的取向、布局、位置、形状、尺寸、量或其他量度，而是意图涵盖在例如由于制造工艺而可能发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、量或其他量度。除非上下文或其他陈述另外指出，否则这里可以使用术语“基本”来强调该含义。例如，被描述为“基本相同”、“基本相等”或“基本平面”的项可以完全相同、相等或平面，或者可以是在例如由于制造工艺而可能发生的可接受变化内的相同、相等或平面。
多个第一绝缘图案75可以设置在多条第二位线BLP之间。多个第二绝缘图案80可以设置在多个接合垫71之间。蚀刻停止层83可以设置在多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80上。多个单元电容器95可以连接到多个接合垫71。多个第一绝缘图案75可以包括通过与形成多个第二绝缘图案80的工艺不同的工艺形成的层，或者可以是通过与形成多个第二绝缘图案80的工艺不同的工艺形成的层，使得多个第一绝缘图案75的层与多个第二绝缘图案80的层不同。多个第一绝缘图案75可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。例如，多个第一绝缘图案75可以包括氮化硅或者可以由氮化硅形成。在实施例中，多条第二位线BLP可以包括使用与多个接合垫71的工艺相同的工艺与多个接合垫71的材料层同时形成的材料层，或者可以由使用与多个接合垫71的工艺相同的工艺与多个接合垫71的材料层同时形成的材料层形成，使得多条第二位线BLP的材料层与多个接合垫71的材料层相同。例如，多条第二位线BLP可以包括与多个接合垫71的材料层相同的材料层，或者可以由与多个接合垫71的材料层相同的材料层形成。在实施例中，多条第二位线BLP和多个接合垫71使用相同的工艺形成以具有相同的材料层。
在实施例中，多个第二绝缘图案80中的每个可以包括填充层79、围绕填充层79的侧表面和底部的间隔件覆盖层78以及间隔件覆盖层78外部的垫间隔件层77。多个第一绝缘图案75可以包括通过与形成填充层79、间隔件覆盖层78和垫间隔件层77的工艺不同的工艺形成的层，或者可以由通过与形成填充层79、间隔件覆盖层78和垫间隔件层77的工艺不同的工艺形成的层形成，使得多个第一绝缘图案75的层与填充层79、间隔件覆盖层78和垫间隔件层77的层不同。在实施例中，多个第一绝缘图案75的层不同于填充层79、间隔件覆盖层78和垫间隔件层77中的至少一个。多个第一绝缘图案75可以接触多条第二位线BLP的侧表面。将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或直接结合到所述另一元件或直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，不存在中间元件。用于描述元件之间的关系的其他词语(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)应该以类似的方式来解释。
在实施例中，填充层79、间隔件覆盖层78和垫间隔件层77不存在于多个第一绝缘图案75和多条第二位线BLP的侧表面之间。间隔件覆盖层78可以在蚀刻停止层83与多个第一绝缘图案75之间以及在蚀刻停止层83与多条第二位线BLP之间延伸。填充层79和垫间隔件层77可以包括氮化硅或者可以由氮化硅形成。间隔件覆盖层78可以包括SiCN。
在实施例中，多个内间隔件57可以设置在多条第一位线BL的侧表面上。每个内间隔件57可以沿着对应的第一位线BL的侧表面和第二绝缘层39的上表面延伸。在实施例中，成对的两个内间隔件57设置在第一位线BL的相对侧表面上，并且两个内间隔件57关于第一位线BL具有左右对称性。可以设置面对多个内间隔件57的多个外间隔件61。多个外间隔件61可以与多个内间隔件57间隔开。多个空气间隙59可以设置在多个内间隔件57与多个外间隔件61之间。多个空气间隙59可以设置在多条第一位线BL与多个掩埋接触件BC之间。间隔件覆盖层78可以在多个空气间隙59的上端处暴露。间隔件覆盖层78可以覆盖多个空气间隙59中的每个的顶部。如这里讨论的术语“空气”可以指大气空气或者在制造工艺期间可能存在的其他气体。
在实施例中，多条第一位线BL可以在基底21的外围区域PE上朝向多条第二位线BLP延伸。多个位接触插塞72可以设置在多条第一位线BL与多条第二位线BLP之间，同时与单元区域CA和外围区域PE之间的边界相邻。多条第二位线BLP的最上端可以比多条第一位线BL的最上端距基底21的表面相对远。多条第二位线BLP可以设置在比多条第一位线BL的水平高的水平处。多个位接触插塞72中的每个可以与多条第二位线BLP中对应的第二位线BLP连续。多个位接触插塞72可以包括与多条第二位线BLP的材料相同的材料，或者可以由与多条第二位线BLP的材料相同的材料形成。
在实施例中，下电极ST可以延伸穿过蚀刻停止层83，如此，可以接触多个接合垫71中对应的接合垫71。上电极93可以面对下电极ST或者与下电极ST竖直地叠置。电容器介电层92可以设置在下电极ST与上电极93之间。
在实施例中，单元区域CA可以对应于第一区域，并且外围区域PE可以对应于第二区域。多条第一位线BL可以对应于多条第一水平布线。多个掩埋接触件BC可以对应于多条垂直布线(或称为竖直布线)。多条第二位线BLP可以对应于多条第二水平布线。多条第二水平布线和多个接合垫71的上表面可以彼此基本共面。填充层79可以对应于第一绝缘层。间隔件覆盖层78可以对应于第二绝缘层。垫间隔件层77可以对应于第三绝缘层。第二绝缘层可以包括与第一绝缘层和第三绝缘层的材料不同的材料，或者可以由与第一绝缘层和第三绝缘层的材料不同的材料形成。多个第一绝缘图案75可以包括与第一绝缘层、第二绝缘层和第三绝缘层的绝缘层不同的绝缘层，或者可以由与第一绝缘层、第二绝缘层和第三绝缘层的绝缘层不同的绝缘层形成。例如，多个第一绝缘图案75的绝缘材料可以与第一绝缘层、第二绝缘层和第三绝缘层的绝缘材料或其中的至少一个的绝缘材料不同。
在实施例中，多个单元有源区AC、单元栅极介电层31、多条字线WL和多个单元源/漏区35可以对应于多个开关元件。多个开关元件可以包括鳍式场效应晶体管(finFET)、多桥沟道晶体管(诸如
Figure BDA0003147406470000071
)、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、3-D晶体管、平面晶体管或其组合。例如，多条第一位线BL可以连接到多个开关元件。例如，多条第一位线BL可以经由多个直接接触件DC连接到多个单元源/漏区35。多个掩埋接触件BC可以连接到多个开关元件。
图5至图10是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置。
参照图5，垫间隔件层77可以在蚀刻停止层83与多个第一绝缘图案75之间以及在蚀刻停止层83与多条第二位线BLP之间延伸。
参照图6，垫间隔件层77和间隔件覆盖层78可以在蚀刻停止层83与多个第一绝缘图案75之间以及在蚀刻停止层83与多条第二位线BLP之间延伸。
参照图7，多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面可以彼此基本共面。蚀刻停止层83可以设置在多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80上。蚀刻停止层83可以接触多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面。
参照图8，多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面可以彼此基本共面。间隔件覆盖层78可以在蚀刻停止层83与多个第一绝缘图案75之间以及在蚀刻停止层83与多条第二位线BLP之间延伸。
参照图9，多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面可以彼此基本共面。垫间隔件层77可以在蚀刻停止层83与多个第一绝缘图案75之间以及在蚀刻停止层83与多条第二位线BLP之间延伸。
参照图10，多个第一绝缘图案75A中的每个可以包括使用与多个第二绝缘图案80的工艺相同的工艺与多个第二绝缘图案80的材料层同时形成的材料层，或者可以由使用与多个第二绝缘图案80的工艺相同的工艺与多个第二绝缘图案80的材料层同时形成的材料层形成，使得多个第一绝缘图案75A和多个第二绝缘图案80包括相同的材料层。例如，多个第一绝缘图案75A中的一些第一绝缘图案75A可以包括垫间隔件层77、间隔件覆盖层78和填充层79中的全部，或者可以由垫间隔件层77、间隔件覆盖层78和填充层79中的全部形成。多个第一绝缘图案75A中的其他第一绝缘图案75A可以包括垫间隔件层77和间隔件覆盖层78，或者可以由垫间隔件层77和间隔件覆盖层78形成。
图11至图21是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图11，可以在包括单元区域CA和外围区域PE的基底21上形成第一元件隔离层23、第二元件隔离层24、多个单元有源区AC、外围有源区27、多个单元源/漏区35、多个外围源/漏区36、第一绝缘层38、第二绝缘层39、外围栅极介电层41、外围栅电极47、多个第一覆盖图案49、多个栅极间隔件51、多个第二覆盖图案52、第三绝缘层53、多个第三覆盖图案55、多个直接接触件DC和多条第一位线BL。多条第一位线BL中的每条可以包括第一位导电层43、第二位导电层44和第三位导电层45。外围栅电极47可以包括第一栅极导电层43A、第二栅极导电层44A和第三栅极导电层45A。尽管单元栅极介电层31、多条字线WL和多个栅极覆盖图案33可以如图3和图4中所示形成在基底21上，但为了简要描述，将不给出其说明。
基底21可以包括半导体基底(诸如硅晶圆或绝缘体上硅(SOI)晶圆)，或者可以由半导体基底(诸如硅晶圆或绝缘体上硅(SOI)晶圆)形成。例如，基底21可以是包括(即，掺杂有)p型杂质的单晶硅晶圆。可以在基底21的单元区域CA处形成第一元件隔离层23，以限定多个单元有源区AC。可以在基底21的外围区域PE处形成第二元件隔离层24，以限定外围有源区27。可以使用沟槽隔离技术来形成第一元件隔离层23和第二元件隔离层24中的每个。第二元件隔离层24的水平宽度可以大于第一元件隔离层23的水平宽度。第二元件隔离层24的最下端可以形成在比第一元件隔离层23的最下端低的水平处。
第一元件隔离层23、第二元件隔离层24、第一绝缘层38、第二绝缘层39、多个第一覆盖图案49、多个第二覆盖图案52、第三绝缘层53和多个第三覆盖图案55中的每个可以是单层或多层。第一元件隔离层23、第二元件隔离层24、第一绝缘层38、第二绝缘层39、多个第一覆盖图案49、多个第二覆盖图案52、第三绝缘层53和多个第三覆盖图案55中的每个可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。
可以在多个单元有源区AC中形成多个单元源/漏区35。可以在包括多个单元源/漏区35的基底21上顺序地堆叠第一绝缘层38和第二绝缘层39。第二绝缘层39可以包括与第一绝缘层38的材料不同的材料，或者可以由与第一绝缘层38的材料不同的材料形成。在实施例中，第二绝缘层39可以比第一绝缘层38厚。
可以部分地去除第一绝缘层38和第二绝缘层39，如此，可以使外围有源区27的上表面暴露。可以在外围有源区27上形成外围栅极介电层41。外围栅极介电层41可以包括氧化硅、氮化硅、氮氧化硅、高K电介质或其组合，或者可以由氧化硅、氮化硅、氮氧化硅、高K电介质或其组合形成。
可以在基底21的单元区域CA处形成多个直接接触件DC和多条第一位线BL。多个直接接触件DC中的每个可以延伸穿过第一位导电层43、第二绝缘层39和第一绝缘层38，如此，可以接触多个单元源/漏区35中对应的单元源/漏区35。可以在第二绝缘层39上形成第一位导电层43。可以在第一位导电层43和多个直接接触件DC上形成第二位导电层44。可以在第二位导电层44上形成第三位导电层45。
可以将外围栅电极47形成为延伸跨越外围有源区27。可以在外围栅极介电层41上形成第一栅极导电层43A。可以在第一栅极导电层43A上形成第二栅极导电层44A。可以在第二栅极导电层44A上形成第三栅极导电层45A。
多个直接接触件DC、第一位导电层43、第二位导电层44、第三位导电层45、第一栅极导电层43A、第二栅极导电层44A和第三栅极导电层45A中的每个可以包括导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)，或者可以由导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)形成。
在实施例中，第一栅极导电层43A可以包括与第一位导电层43的材料层同时形成的材料层，或者可以由与第一位导电层43的材料层同时形成的材料层形成，使得第一栅极导电层43A和第一位导电层43可以包括相同的材料层或者可以由相同的材料层形成。例如，第一位导电层43和第一栅极导电层43A可以包括多晶硅层或者可以由多晶硅层形成。在实施例中，多个直接接触件DC可以包括与第一位导电层43的材料基本相同的材料，或者可以由与第一位导电层43的材料基本相同的材料形成。例如，多个直接接触件DC可以包括多晶硅层。在实施例中，第二栅极导电层44A可以包括与第二位导电层44的材料层同时形成的材料层，或者可以由与第二位导电层44的材料层同时形成的材料层形成，使得第二栅极导电层44A和第二位导电层44可以包括相同的材料层或者可以由相同的材料层形成。例如，第二位导电层44和第二栅极导电层44A可以包括金属硅化物层或者可以由金属硅化物层形成。在实施例中，第三栅极导电层45A可以包括与第三位导电层45的材料层同时形成的材料层，或者可以由与第三位导电层45的材料层同时形成的材料层形成，使得第三栅极导电层45A和第三位导电层45可以包括相同的材料层或者可以由相同的材料层形成。例如，第三位导电层45和第三栅极导电层45A可以包括W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其组合，或者可以由W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其组合形成。
可以在多条第一位线BL和外围栅电极47上形成多个第一覆盖图案49。可以在外围栅电极47的侧表面上形成多个栅极间隔件51。多个栅极间隔件51的部分可以在多个第一覆盖图案49的侧表面上延伸。可以在与外围栅电极47的相对侧相邻的外围有源区27中形成多个外围源/漏区36。多个栅极间隔件51可以是单层或多层。多个栅极间隔件51可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。
多条第一位线BL可以延伸到外围区域PE中。例如，多条第一位线BL可以在与单元区域CA和外围区域PE之间的边界相邻的第二元件隔离层24上延伸。第一绝缘层38和第二绝缘层39可以设置在多条第一位线BL与第二元件隔离层24之间。可以在第一绝缘层38、第二绝缘层39、多条第一位线BL和多个第一覆盖图案49的一侧表面上形成多个栅极间隔件51。例如，成对的两个栅极间隔件51可以位于第一绝缘层38、第二绝缘层39、多条第一位线BL和多个第一覆盖图案49的堆叠结构的相对的侧表面上。
可以在多个第一覆盖图案49、多个栅极间隔件51、多个外围源/漏区36和第二元件隔离层24上形成多个第二覆盖图案52。可以在多个第二覆盖图案52上形成第三绝缘层53。可以使用平坦化工艺部分地去除第三绝缘层53，如此，可以使多个第二覆盖图案52的上表面的部分从被平坦化的第三绝缘层53暴露。可以在多个第二覆盖图案52和第三绝缘层53上形成多个第三覆盖图案55。
多个直接接触件DC和多条第一位线BL的形成可以包括多个薄膜形成工艺和多个图案化工艺。可以使多个第一覆盖图案49、多个第二覆盖图案52和多个第三覆盖图案55顺序地堆叠在多条第一位线BL上。可以使多个第一覆盖图案49、多个第二覆盖图案52和多个第三覆盖图案55在多条第一位线BL上竖直地对准。可以使多个直接接触件DC、多条第一位线BL、多个第一覆盖图案49、多个第二覆盖图案52和多个第三覆盖图案55的侧表面竖直地对准。在实施例中，多个直接接触件DC、多条第一位线BL、多个第一覆盖图案49、多个第二覆盖图案52和多个第三覆盖图案55的侧表面可以彼此基本共面。
参照图2和图12，可以在多个直接接触件DC、多条第一位线BL、多个第一覆盖图案49、多个第二覆盖图案52和多个第三覆盖图案55的侧表面上形成多个内间隔件57。可以在多个内间隔件57上形成多个掩埋间隔件58。可以使多个掩埋间隔件58在多个直接接触件DC的侧表面上对准。多个掩埋间隔件58可以填充多个直接接触件DC与第一绝缘层38之间以及多个直接接触件DC与第二绝缘层39之间的空间。
可以在多个内间隔件57外部形成多个牺牲间隔件59S。可以在多个掩埋间隔件58之上形成多个牺牲间隔件59S。可以在多个牺牲间隔件59S外部形成多个外间隔件61。多个牺牲间隔件59S和多个外间隔件61可以覆盖多条第一位线BL的侧表面。
多个内间隔件57、多个掩埋间隔件58、多个牺牲间隔件59S和多个外间隔件61中的每个可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。多个内间隔件57、多个掩埋间隔件58、多个牺牲间隔件59S和多个外间隔件61可以包括彼此不同的材料或者可以由彼此不同的材料形成。
在实施例中，多个牺牲间隔件59S可以包括与多个内间隔件57和多个外间隔件61的材料不同的材料，或者可以由与多个内间隔件57和多个外间隔件61的材料不同的材料形成。例如，多个牺牲间隔件59S可以包括诸如氧化硅的氧化物，或者可以由诸如氧化硅的氧化物形成。多个内间隔件57和多个外间隔件61中的每个可以包括诸如氮化硅的氮化物，或者可以由诸如氮化硅的氮化物形成。
参照图2和图13，可以在多条第一位线BL之间的空间中形成第四绝缘层63。第四绝缘层63的形成可以包括薄膜形成工艺和平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。在实施例中，第四绝缘层63和多个第三覆盖图案55的上表面可以彼此基本共面。第四绝缘层63可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。例如，第四绝缘层63可以包括氧化硅或者可以由氧化硅形成。
参照图2和图14，可以形成多个掩埋接触件BC、多个上间隔件65、多个掩埋接触孔BCH、多个位接触孔72H和多个外围接触孔73H。
掩埋接触件BC中的每个可以延伸穿过第四绝缘层63、第二绝缘层39和第一绝缘层38，如此，可以接触多个单元源/漏区35中对应的单元源/漏区35。多个掩埋接触件BC的上表面可以形成在比多个第三覆盖图案55的上表面低的水平处。多个掩埋接触件BC可以包括导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)，或者可以由导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)形成。在实施例中，多个掩埋接触件BC可以包括多晶硅层或者可以由多晶硅层形成。
可以在多个掩埋接触件BC上形成多个掩埋接触孔BCH。可以在多个内间隔件57、多个牺牲间隔件59S和多个外间隔件61外部形成多个上间隔件65。多个上间隔件65的下表面可以接触多个掩埋接触件BC。多个上间隔件65和多个掩埋接触件BC可以暴露在多个掩埋接触孔BCH中。多个上间隔件65可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。例如，多个上间隔件65可以包括氮化硅或者可以由氮化硅形成。
可以将多个位接触孔72H形成为在与单元区域CA和外围区域PE之间的边界相邻的区域中延伸穿过多个第三覆盖图案55、多个第二覆盖图案52和多个第一覆盖图案49，从而使多条第一位线BL暴露。第三位导电层45可以暴露在多个位接触孔72H的底部处。可以将多个外围接触孔73H形成为延伸穿过多个第三覆盖图案55、第三绝缘层53和多个第二覆盖图案52，从而使多个外围源/漏区36暴露。
参照图2和图15，可以在暴露于多个掩埋接触孔BCH中的多个掩埋接触件BC上形成多个第一金属硅化物层67，并且可以在暴露于多个外围接触孔73H中的多个外围源/漏区36上形成多个第二金属硅化物层68。在实施例中，多个第一金属硅化物层67和多个第二金属硅化物层68可以包括CoSi、NiSi、TiSi、TaSi或其组合，或者可以由CoSi、NiSi、TiSi、TaSi或其组合形成。
可以顺序地堆叠阻挡层69和导电层71L，以在覆盖基底21的同时填充多个掩埋接触孔BCH、多个位接触孔72H和多个外围接触孔73H。阻挡层69可以包括Ti、TiN、Ta、TaN或其组合，或者可以由Ti、TiN、Ta、TaN或其组合形成。导电层71L可以包括W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其组合。
多个位接触孔72H中的导电层71L可以构成多个位接触插塞72。阻挡层69可以围绕多个位接触插塞72的侧壁和底部。阻挡层69可以接触第三位导电层45。
多个外围接触孔73H中的导电层71L可以构成多个接触插塞73。阻挡层69可以围绕多个外围接触插塞73的侧壁和底部。阻挡层69可以接触多个第二金属硅化物层68。
参照图2和图16，可以使外围区域PE处的导电层71L图案化以形成多条第二位线BLP。在形成多条第二位线BLP之后，可以在多条第二位线BLP的下表面上保存(即，保留)阻挡层69。可以在多条第二位线BLP之间的空间中形成多个第一绝缘图案75。可以使用平坦化工艺使多条第二位线BLP和多个第一绝缘图案75的上表面形成为彼此基本共面。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。多个位接触插塞72和多个外围接触插塞73中的每个可以与多条第二位线BLP中对应的第二位线BLP的下部连续。
多个第一绝缘图案75可以是单层或多层。多个第一绝缘图案75可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。例如，多个第一绝缘图案75可以包括氮化硅或者可以由氮化硅形成。
参照图2和图17，可以将单元区域CA处的导电层71L图案化，以形成限定多个接合垫71的垫分离沟槽80T。在形成垫分离沟槽80T之后，可以在多个接合垫71的下表面上保存(即，保留)阻挡层69。阻挡层69可以接触多个第一金属硅化物层67。多个牺牲间隔件59S可以在垫分离沟槽80T的底部处暴露。
在实施例中，垫分离沟槽80T可以延伸穿过导电层71L、阻挡层69、多个第三覆盖图案55、多个内间隔件57、多个牺牲间隔件59S、多个外间隔件61和多个上间隔件65的部分。多个第三覆盖图案55的侧表面可以在垫分离沟槽80T的侧壁处暴露。多个内间隔件57、多个牺牲间隔件59S、多个外间隔件61和多个上间隔件65可以在垫分离沟槽80T的底部处暴露。
参照图2和图18，可以在垫分离沟槽80T的每个侧壁上形成垫间隔件层77。垫间隔件层77可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。例如，垫间隔件层77可以包括氮化硅或者可以由氮化硅形成。多个牺牲间隔件59S可以在垫分离沟槽80T的底部处暴露。
参照图2和图19，可以去除多个牺牲间隔件59S以形成多个空气间隙59。多个空气间隙59可以形成在多个内间隔件57与多个外间隔件61之间。多个空气间隙59可以设置在多条第一位线BL之间的空间中。多个空气间隙59可以设置在多条第一位线BL与多个掩埋接触件BC之间的空间中。
参照图2和图20，可以顺序地堆叠间隔件覆盖层78和填充层79以填充垫分离沟槽80T。间隔件覆盖层78和填充层79的形成可以包括多个薄膜形成工艺和平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。填充垫分离沟槽80T的垫间隔件层77、间隔件覆盖层78和填充层79可以构成多个第二绝缘图案80。
在形成多个第二绝缘图案80期间，可以在多条第二位线BLP和多个第一绝缘图案75上保存(即，保留)间隔件覆盖层78。在实施例中，在形成多个第二绝缘图案80期间，可以完全去除位于多条第二位线BLP和多个第一绝缘图案75上的间隔件覆盖层78。
间隔件覆盖层78和填充层79可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。在实施例中，间隔件覆盖层78可以包括与填充层79的材料不同的材料，或者由与填充层79的材料不同的材料形成。例如，间隔件覆盖层78可以包括SiCN或可以由SiCN形成，而填充层79可以包括氮化硅或可以由氮化硅形成，或者填充层79和垫间隔件层77可以包括氮化硅或可以由氮化硅形成。
参照图2和图21，可以在多个接合垫71、多个第二绝缘图案80和间隔件覆盖层78上形成蚀刻停止层83。在实施例中，蚀刻停止层83可以包括氮化硅。
参照图1和图2，可以在多个接合垫71上形成多个单元电容器95。多个单元电容器95可以包括多个下电极ST、电容器介电层92和上电极93。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
多个下电极ST中的每个可以延伸穿过蚀刻停止层83，如此，可以接触多个接合垫71中对应的接合垫71。可以在多个下电极ST之间的空间中形成支撑件97。例如，支撑件97可以在彼此相邻的成对的两个下电极ST之间平行于基底21的底表面延伸。支撑件97可以将该对下电极ST的两个面对的侧壁彼此连接，以在制造工艺中将该对下电极ST保持在适当位置。可以在多个下电极ST上形成电容器介电层92。可以在电容器介电层92上形成上电极93。电容器介电层92可以在支撑件97与上电极93之间延伸。多个下电极ST中的每个可以包括柱形状、圆柱形状、螺丝形状、盒形状、平板形状、阿米巴(ameba)形状或其组合。
多个下电极ST和上电极93中的每个可以包括导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)，或者可以由导电材料(诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合)形成。多个下电极ST和上电极93中的每个可以包括W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其组合，或者可以由W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其组合形成。
电容器介电层92、支撑件97和第五绝缘层99中的每个可以包括绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)，或者可以由绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、低K电介质、高K电介质或其组合)形成。电容器介电层92、支撑件97和第五绝缘层99中的每个可以是单层或多层。在实施例中，电容器介电层92可以包括高K介电层(诸如金属氧化物层或金属硅酸盐层)，或者可以由高K介电层(诸如金属氧化物层或金属硅酸盐层)形成，支撑件97可以包括氮化硅层或者可以由氮化硅层形成，第五绝缘层99可以包括氧化硅层或者可以由氧化硅层形成。
图22和图23是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图22，可以在垫分离沟槽80T的侧壁上形成垫间隔件层77。垫间隔件层77的形成可以包括薄膜形成工艺和各向异性蚀刻工艺。在实施例中，在形成垫分离沟槽80T之后，可以在多条第二位线BLP和多个第一绝缘图案75上保存(即，保留)垫间隔件层77。
参照图2和图23，可以顺序地堆叠间隔件覆盖层78和填充层79以填充垫分离沟槽80T。填充垫分离沟槽80T的垫间隔件层77、间隔件覆盖层78和填充层79可以构成多个第二绝缘图案80。可以在多个接合垫71、多个第二绝缘图案80和垫间隔件层77上形成蚀刻停止层83。
参照图2和图5，可以在多个接合垫71上形成多个单元电容器95。多个单元电容器95可以包括多个下电极ST、电容器介电层92和上电极93。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
图24和图25是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图24，多个第二绝缘图案80中的每个可以包括垫间隔件层77、间隔件覆盖层78和填充层79。在实施例中，可以在多条第二位线BLP和多个第一绝缘图案75上顺序地堆叠垫间隔件层77和间隔件覆盖层78。
参照图2和图25，可以在多个接合垫71、多个第二绝缘图案80和间隔件覆盖层78上形成蚀刻停止层83。
参照图2和图6，可以在多个接合垫71上形成多个单元电容器95。多个单元电容器95可以包括多个下电极ST、电容器介电层92和上电极93。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
图26和图27是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图26，多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面可以彼此基本共面。
参照图2和图27，可以在多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80上形成蚀刻停止层83。蚀刻停止层83可以接触多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面。
参照图2和图7，可以在多个接合垫71上形成多个单元电容器95。多个单元电容器95可以包括多个下电极ST、电容器介电层92和上电极93。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
图28和图29是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图28，多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面可以彼此基本共面。在实施例中，可以在多条第二位线BLP和多个第一绝缘图案75上保存(即，保留)间隔件覆盖层78。
参照图2和图29，可以在多个接合垫71、多个第二绝缘图案80和间隔件覆盖层78上形成蚀刻停止层83。
参照图2和图8，可以在多个接合垫71上形成多个单元电容器95。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
图30和图31是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图30，多个接合垫71、多条第二位线BLP、多个第一绝缘图案75和多个第二绝缘图案80的上表面可以彼此基本共面。在实施例中，在形成多个第二绝缘图案80之后，可以在多条第二位线BLP和多个第一绝缘图案75上保存(即，保留)垫间隔件层77。
参照图2和图31，可以在多个接合垫71、多个第二绝缘图案80和垫间隔件层77上形成蚀刻停止层83。
参照图2和图9，可以在多个接合垫71上形成多个单元电容器95。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
图32至图36是沿着图2中的线1-1'、线2-2'和线3-3'截取的剖视图，以说明根据公开的示例性实施例的半导体装置形成方法。
参照图2和图32，可以形成限定多个接合垫71的垫分离沟槽80T以及限定多条第二位线BLP的多个位分离沟槽75T。
参照图2和图33，可以在垫分离沟槽80T和多个位分离沟槽75T的侧壁上形成垫间隔件层77。
参照图2和图34，可以去除多个牺牲间隔件59S以形成多个空气间隙59。
参照图2和图35，可以顺序地堆叠间隔件覆盖层78和填充层79，以填充垫分离沟槽80T和多个位分离沟槽75T。填充垫分离沟槽80T的垫间隔件层77、间隔件覆盖层78和填充层79可以构成多个第二绝缘图案80。
填充多个位分离沟槽75T的垫间隔件层77、间隔件覆盖层78和填充层79可以构成多个第一绝缘图案75A。多个第一绝缘图案75A中的一些第一绝缘图案75A可以包括垫间隔件层77、间隔件覆盖层78和填充层79中的全部，或者可以由垫间隔件层77、间隔件覆盖层78和填充层79中的全部形成。多个第一绝缘图案75A中的其他第一绝缘图案75A可以包括垫间隔件层77和间隔件覆盖层78，或者可以由垫间隔件层77和间隔件覆盖层78形成。
参照图36，可以在多个接合垫71、多个第一绝缘图案75A、多个第二绝缘图案80和多条第二位线BLP上形成蚀刻停止层83。
参照图2和图10，可以在多个接合垫71上形成多个单元电容器95。可以在外围区域PE处的蚀刻停止层83上形成第五绝缘层99。
根据公开的示例性实施例，多个第一绝缘图案可以设置在多条第二位线之间，并且多个第二绝缘图案可以设置在多个接合垫之间。多条第二位线和多个接合垫的上表面可以基本共面。多个第一绝缘图案包括与多个第二绝缘图案的层不同的层。可以实现具有优异的电特性同时在高集成度方面有利的半导体装置。
虽然已经参照附图描述了公开的实施例，但是本领域技术人员应该理解的是，在不脱离公开的范围并且不改变其基本特征的情况下，可以进行各种修改。因此，应该仅以描述性的含义而不是出于限制的目的来考虑以上描述的实施例。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括单元区域和与单元区域相邻的外围区域；
多条第一位线，设置在基底的单元区域上；
多个掩埋接触件，设置在所述多条第一位线中的第一位线之间的多个空间中，并且连接到基底；
多个接合垫，位于所述多个掩埋接触件上；
多条第二位线，设置在基底的外围区域上，并且连接到所述多条第一位线，所述多条第二位线的上表面与所述多个接合垫的上表面基本共面；
多个第一绝缘图案，设置在所述多条第二位线中的第二位线之间的多个空间中；
多个第二绝缘图案，设置在所述多个接合垫中的接合垫之间的多个空间中；
蚀刻停止层，位于所述多个接合垫、所述多条第二位线、所述多个第一绝缘图案和所述多个第二绝缘图案上；以及
多个单元电容器，连接到所述多个接合垫，
其中，所述多个第一绝缘图案包括与所述多个第二绝缘图案的至少一个绝缘层不同的绝缘层。
2.根据权利要求1所述的半导体装置，
其中，所述多条第二位线包括与所述多个接合垫的材料层相同的材料层。
3.根据权利要求1所述的半导体装置，其中：
所述多个第二绝缘图案中的每个第二绝缘图案包括：填充层；间隔件覆盖层，围绕填充层的侧表面和底部；以及垫间隔件层，位于间隔件覆盖层外部，并且
所述多个第一绝缘图案包括与填充层、间隔件覆盖层和垫间隔件层的绝缘层不同的绝缘层。
4.根据权利要求3所述的半导体装置，
其中，所述多个第一绝缘图案接触所述多条第二位线的侧表面。
5.根据权利要求3所述的半导体装置，
其中，填充层、间隔件覆盖层和垫间隔件层不存在于所述多个第一绝缘图案的侧表面和所述多条第二位线的侧表面之间。
6.根据权利要求3所述的半导体装置，
其中，间隔件覆盖层在蚀刻停止层与所述多个第一绝缘图案中的至少一个第一绝缘图案之间以及在蚀刻停止层与所述多条第二位线中的至少一条第二位线之间延伸。
7.根据权利要求3所述的半导体装置，
其中，垫间隔件层在蚀刻停止层与所述多个第一绝缘图案中的至少一个第一绝缘图案之间以及在蚀刻停止层与所述多条第二位线中的至少一条第二位线之间延伸。
8.根据权利要求3所述的半导体装置，所述半导体装置还包括：
多个内间隔件，位于所述多条第一位线上；
多个外间隔件，面对所述多个内间隔件；以及
多个空气间隙，位于所述多个内间隔件与所述多个外间隔件之间。
9.根据权利要求8所述的半导体装置，其中，所述多个空气间隙设置在所述多条第一位线与所述多个掩埋接触件之间。
10.根据权利要求8所述的半导体装置，其中，间隔件覆盖层覆盖所述多个空气间隙的顶部。
11.根据权利要求3所述的半导体装置，其中：
填充层和垫间隔件层包括氮化硅；并且
间隔件覆盖层包括SiCN。
12.根据权利要求1所述的半导体装置，
其中，所述多个接合垫的上表面、所述多条第二位线的上表面、所述多个第一绝缘图案的上表面和所述多个第二绝缘图案的上表面彼此共面。
13.根据权利要求1所述的半导体装置，所述半导体装置还包括：
多个位线接触插塞，设置在所述多条第一位线与所述多条第二位线之间，同时与单元区域和外围区域之间的边界相邻，
其中，所述多条第一位线从单元区域延伸到外围区域中，并且
其中，所述多条第二位线的最上端比所述多条第一位线的最上端高。
14.根据权利要求13所述的半导体装置，
其中，所述多个位线接触插塞中的每个位线接触插塞与所述多条第二位线中对应的第二位线连续。
15.根据权利要求13所述的半导体装置，
其中，所述多个位线接触插塞包括与所述多条第二位线的材料相同的材料。
16.根据权利要求1所述的半导体装置，
其中，所述多个单元电容器中的每个单元电容器包括：
下电极，延伸穿过蚀刻停止层，以接触所述多个接合垫中对应的接合垫；
上电极，面对下电极；以及
电容器介电层，位于下电极与上电极之间。
17.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和与第一区域相邻的第二区域；
多条第一水平布线，设置在基底的第一区域上；
多条垂直布线，设置在所述多条第一水平布线中的第一水平布线之间的多个空间中，并且连接到基底；
多个接合垫，位于所述多条垂直布线上；
多条第二水平布线，设置在基底的第二区域上，并且连接到所述多条第一水平布线，所述多条第二水平布线的上表面与所述多个接合垫的上表面基本共面；
多个第一绝缘图案，设置在所述多条第二水平布线中的第二水平布线之间的多个空间中；
多个第二绝缘图案，设置在所述多个接合垫中的接合垫之间的多个空间中；以及
多个下电极，位于所述多个接合垫上，
其中，所述多个第一绝缘图案包括与所述多个第二绝缘图案的至少一个绝缘层不同的绝缘层。
18.根据权利要求17所述的半导体装置，其中：
所述多个第二绝缘图案中的每个第二绝缘图案包括：第一绝缘层；第二绝缘层，围绕第一绝缘层的侧表面和底部；以及第三绝缘层，位于第二绝缘层外部，
第二绝缘层包括与第一绝缘层和第三绝缘层的材料不同的材料，并且
所述多个第一绝缘图案包括与第一绝缘层、第二绝缘层和第三绝缘层不同的绝缘层。
19.根据权利要求18所述的半导体装置，
其中，第三绝缘层和第二绝缘层中的至少一个设置在所述多个第一绝缘图案和所述多条第二水平布线上。
20.一种半导体装置，所述半导体装置包括：
基底，包括单元区域和与单元区域相邻的外围区域；
多个开关元件，设置在基底的单元区域处；
多条第一位线，设置在基底的单元区域上，并且连接到所述多个开关元件；
多个掩埋接触件，设置在所述多条第一位线中的第一位线之间的多个空间中，并且连接到所述多个开关元件；
多个接合垫，位于所述多个掩埋接触件上；
多条第二位线，设置在基底的外围区域上，并且连接到所述多条第一位线，所述多条第二位线的上表面与所述多个接合垫的上表面基本共面；
多个第一绝缘图案，设置在所述多条第二位线中的第二位线之间的多个空间中；
多个第二绝缘图案，设置在所述多个接合垫中的接合垫之间的多个空间中；
蚀刻停止层，位于所述多个接合垫、所述多条第二位线、所述多个第一绝缘图案和所述多个第二绝缘图案上；以及
多个存储节点，连接到所述多个接合垫，同时延伸穿过蚀刻停止层，
其中，所述多个第一绝缘图案包括与所述多个第二绝缘图案的至少一个绝缘层不同的绝缘层。
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