TWI793668B - 半導體裝置 - Google Patents

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TWI793668B
TWI793668B TW110125126A TW110125126A TWI793668B TW I793668 B TWI793668 B TW I793668B TW 110125126 A TW110125126 A TW 110125126A TW 110125126 A TW110125126 A TW 110125126A TW I793668 B TWI793668 B TW I793668B
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裵熊輝
裵珍宇
尹彩璘
韓成熙
許先佑
黃德性
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含安置於基底上的第一位 元線。提供安置於第一位元線之中且連接至基底的內埋觸點。著陸墊安置於內埋觸點上。第二位元線安置於基底的周邊區域上。第二位元線及著陸墊的上部表面彼此共面。第一絕緣圖案安置於第二位元線之中。第二絕緣圖案安置於著陸墊之中。安置連接至著陸墊的胞元電容器。第一絕緣圖案包含不同於第二絕緣圖案的至少一個絕緣層的絕緣層。

Description

半導體裝置 相關申請案的交叉參考
此專利申請案主張2020年12月7日向韓國智慧財產局申請的韓國專利申請案第10-2020-0169242號的優先權，其揭露內容以全文引用的方式併入本文中。
本揭露的例示性實施例是關於一種包含不同絕緣圖案的半導體裝置及形成其的方法。
根據半導體裝置的整合程度的提高，半導體裝置的組成元件的設計規則得以減少。在高度按比例縮小的半導體裝置中，愈來愈難以在同一層級處形成多個著陸墊及多個周邊電路佈線。需要在確保多個著陸墊及多個周邊電路佈線的電流驅動能力的同時在高度整合方面有利的新技術。
本揭露的例示性實施例提供一種在高度整合方面有利的同時具有極佳電特性的半導體裝置及形成其的方法。
根據本揭露的例示性實施例的半導體裝置包含含有胞元 區域及鄰近於胞元區域的周邊區域的基底。多個第一位元線安置於基底的胞元區域上。安置安置於多個第一位元線的第一位元線之間的空間中且連接至基底的多個內埋觸點。多個著陸墊安置於多個內埋觸點上。提供安置於基底的周邊區域上且連接至多個第一位元線的多個第二位元線。多個第二位元線的上部表面與多個著陸墊的上部表面共面。多個第一絕緣圖案安置於多個第二位元線的第二位元線之間。多個第二絕緣圖案安置於多個著陸墊的著陸墊之間。蝕刻終止層設置於多個著陸墊、多個第二位元線、多個第一絕緣圖案以及多個第二絕緣圖案上。安置連接至多個著陸墊的多個胞元電容器。多個第一絕緣圖案包含不同於多個第二絕緣圖案的至少一個絕緣層的絕緣層。
根據本揭露的例示性實施例的半導體裝置包含含有第一區域及鄰近於第一區域的第二區域的基底。安置安置於基底的第一區域上的多個第一水平佈線。提供安置於多個第一水平佈線的第一水平佈線之間的空間中且連接至基底的多個豎直佈線。多個著陸墊安置於多個豎直佈線上。提供安置於基底的第二區域上且連接至多個第一水平佈線的多個第二水平佈線。多個第二水平佈線的上部表面與多個著陸墊的上部表面共面。多個第一絕緣圖案安置於多個第二水平佈線的第二水平佈線之間的空間中。多個第二絕緣圖案安置於多個著陸墊的著陸墊之間的空間中。多個下部電極安置於多個著陸墊上。多個第一絕緣圖案包含不同於多個第二絕緣圖案的至少一個絕緣層的絕緣層。
根據本揭露的例示性實施例的半導體裝置包含含有胞元區域及鄰近於胞元區域的周邊區域的基底。多個開關元件安置於 基底的胞元區域上。提供安置於基底的胞元區域上且連接至多個開關元件的多個第一位元線。提供安置於多個第一位元線的第一位元線之間的空間中且連接至多個開關元件的多個內埋觸點。多個著陸墊安置於多個內埋觸點上。提供安置於基底的周邊區域上且連接至多個第一位元線的多個第二位元線。第二位元線的上部表面與多個著陸墊的上部表面共面。多個第一絕緣圖案安置於多個第二位元線的第二位元線之間的空間中。多個第二絕緣圖案安置於多個著陸墊的著陸墊之間的空間中。蝕刻終止層安置於多個著陸墊、多個第二位元線、多個第一絕緣圖案以及多個第二絕緣圖案上。安置在延伸穿過蝕刻終止層的同時連接至多個著陸墊的多個儲存節點。多個第一絕緣圖案包含不同於多個第二絕緣圖案的至少一個絕緣層的絕緣層。
1-1'、2-2'、3-3'、4-4'、5-5':線
21:基底
23:第一元件隔離層
24:第二元件隔離層
27:周邊主動區
31:胞元閘極介電層
33:閘極封蓋圖案
35:胞元源極/汲極區
36:周邊源極/汲極區
38:第一絕緣層
39:第二絕緣層
41:周邊閘極介電層
43:第一位元導電層
43A:第一閘極導電層
44:第二位元導電層
44A:第二閘極導電層
45:第三位元導電層
45A:第三閘極導電層
47:周邊閘電極
49:第一封蓋圖案
51:閘極間隔物
52:第二封蓋圖案
53:第三絕緣層
55:第三封蓋圖案
57:內部間隔物
58:內埋間隔物
59:氣隙
59S:犧牲間隔物
61:外部間隔物
63:第四絕緣層
65:上間隔物
67:第一金屬矽化物層
68:第二金屬矽化物層
69:障壁層
71:著陸墊
71L:導電層
72:位元接觸插塞
72H:位元接觸孔
73:周邊接觸插塞
73H:周邊接觸孔
75、75A:第一絕緣圖案
75T:位元分離槽
77:襯墊間隔物層
78:間隔物封蓋層
79:填充層
80:第二絕緣圖案
80T:襯墊分離槽
83:蝕刻終止層
92:電容器介電層
93:上部電極
95:胞元電容器
97:支撐件
99:第五絕緣層
AC:胞元主動區
BC:內埋觸點
BCH:內埋接觸孔
BL:第一位元線
BLP:第二位元線
CA:胞元區域
DC:直接觸點
PE:周邊區域
ST:下部電極
WL:字元線
圖1為解釋根據本揭露的例示性實施例的半導體裝置的橫截面圖。
圖2為解釋根據本揭露的例示性實施例的半導體裝置的佈局。
圖3至圖10為解釋根據本揭露的例示性實施例的半導體裝置的橫截面圖。
圖11至圖36為解釋根據本揭露的例示性實施例的半導體裝置形成方法的橫截面圖。
圖1、圖3以及圖4為解釋根據本揭露的例示性實施例的半導體裝置的橫截面圖。圖2為解釋半導體裝置的佈局。圖1可為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖。圖3可為沿著圖2中的線4-4'截取的橫截面圖。圖4可為沿著圖2中的線5-5'截取的橫截面圖。根據本揭露的例示性實施例的半導體裝置可包含諸如動態隨機存取記憶體(dynamic random access memory；DRAM)的記憶體裝置。
參考圖1，根據本揭露的例示性實施例的半導體裝置可包含基底21、第一元件隔離層23、第二元件隔離層24、多個胞元主動區AC、周邊主動區27、多個胞元源極/汲極區35、多個周邊源極/汲極區36、第一絕緣層38、第二絕緣層39、周邊閘極介電層41、周邊閘電極47、多個第一封蓋圖案49、多個閘極間隔物51、多個第二封蓋圖案52、第三絕緣層53、多個第三封蓋圖案55、多個直接觸點DC、多個第一位元線BL、多個內部間隔物57、多個內埋間隔物58、多個氣隙59、多個外部間隔物61、多個內埋觸點BC、多個上間隔物65、多個第一金屬矽化物層67、多個第二金屬矽化物層68、障壁層69、多個著陸墊71、位元接觸插塞72、多個周邊接觸插塞73、多個第二位元線BLP、多個第一絕緣圖案75、多個第二絕緣圖案80、蝕刻終止層83、多個胞元電容器95、支撐件97以及第五絕緣層99。
多個第一位元線BL中的每一者可包含第一位元導電層43、第二位元導電層44以及第三位元導電層45。周邊閘電極47可包含第一閘極導電層43A、第二閘極導電層44A以及第三閘極 導電層45A。多個第二絕緣圖案80中的每一者可包含襯墊間隔物層77、間隔物封蓋層78以及填充層79。多個胞元電容器95中的每一者可包含下部電極ST、電容器介電層92以及上部電極93。
參考圖2，根據本揭露的例示性實施例的半導體裝置可包含胞元區域CA及鄰近於胞元區域CA的周邊區域PE。在一實施例中，周邊區域PE可包含核心區域及/或周邊電路區域。多個胞元主動區AC、多個字元線WL、多個直接觸點DC、多個第一位元線BL、多個內埋觸點BC以及多個下部電極ST可安置在胞元區域CA處。多個下部電極ST中的每一者可對應於儲存節點。周邊主動區27、周邊閘電極47、多個位元接觸插塞72(亦即，多個位元線接觸插塞)、多個周邊接觸插塞73以及多個第二位元線BLP可安置於周邊區域PE處。
參考圖3，根據本揭露的例示性實施例的半導體裝置可包含基底21、第一元件隔離層23、多個胞元主動區AC、胞元閘極介電層31、多個字元線WL、多個閘極封蓋圖案33、多個胞元源極/汲極區35、第一絕緣層38、第二絕緣層39、多個直接觸點DC、多個第一位元線BL、第一封蓋圖案49、多個第二封蓋圖案52、多個第三封蓋圖案55、障壁層69、多個著陸墊71、多個第二絕緣圖案80、蝕刻終止層83、多個胞元電容器95以及支撐件97。
多個第一位元線BL中的每一者可包含第一位元導電層43、第二位元導電層44以及第三位元導電層45。多個第二絕緣圖案80中的每一者可包含襯墊間隔物層77、間隔物封蓋層78以及填充層79。多個胞元電容器95中的每一者可包含下部電極ST、電容器介電層92以及上部電極93。
胞元閘極介電層31可包含氧化矽、氮化矽、氮氧化矽、高K介電質或其組合或可由氧化矽、氮化矽、氮氧化矽、高K介電質或其組合形成。多個字元線WL可包含導電材料或可由導電材料形成，所述導電材料諸如金屬、金屬矽化物、金屬氮化物、金屬氧化物、多晶矽導電碳或其組合。多個閘極封蓋圖案33可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。
參考圖4，根據本揭露的例示性實施例的半導體裝置可包含基底21、第一元件隔離層23、多個胞元主動區AC、胞元閘極介電層31、字元線WL、閘極封蓋圖案33、第一絕緣層38、第二絕緣層39、多個第一位元線BL、多個第一封蓋圖案49、多個內部間隔物57、多個氣隙59、多個外部間隔物61、第四絕緣層63、間隔物封蓋層78、填充層79、蝕刻終止層83、電容器介電層92、上部電極93以及支撐件97。多個第一位元線BL中的每一者可包含第一位元導電層43、第二位元導電層44以及第三位元導電層45。
參考圖1至圖4，根據本揭露的例示性實施例的半導體裝置可包含含有胞元區CA及周邊區域PE的基底21。多個第一位元線BL可安置於基底21的胞元區域CA上。多個第一位元線BL可彼此平行。多個內埋觸點BC可在連接至基底21的同時安置於多個第一位元線BL之中的空間中。舉例而言，多個內埋觸點BC中的每一者可連接至多個胞元源極/汲極區35中的對應一者。多個著陸墊71可安置於多個內埋觸點BC上。多個第二位元線BLP可在連接至多個第一位元線BL的同時安置於基底21的周邊區域PE 上。多個第二位元線BLP及多個著陸墊71的上部表面可彼此實質上共面。當提及定向、佈局、位置、形狀、大小、數量或其他量測時，本文中所使用的諸如「相同」、「相等」、「平面」或「共面」的術語未必意謂完全相同的定向、佈局、位置、形狀、大小、數量或其他量測，但意欲涵蓋可例如歸因於製造製程而出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、數量或其他量測。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。舉例而言，描述為「實質上相同」、「實質上相等」或「實質上平面」的術語可為完全相同、相等或平面或可為在可例如歸因於製造製程而出現的可接受變化內的相同、相等或平面。
多個第一絕緣圖案75可安置於多個第二位元線BLP之中。多個第二絕緣圖案80可安置於多個著陸墊71之中。蝕刻終止層83可安置於多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80上。多個胞元電容器95可連接至多個著陸墊71。多個第一絕緣圖案75可包含或可為經由不同於形成多個第二絕緣圖案80的製程的製程形成的層，以使得多個第一絕緣圖案75的層不同於多個第二絕緣圖案80的層。多個第一絕緣圖案75可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。舉例而言，多個第一絕緣圖案75可包含氮化矽或可由氮化矽形成。在一實施例中，多個第二位元線BLP可包含使用與多個著陸墊71的製程相同的製程與多個著陸墊71的材料層同時形成的材料層或可由所述材料層形成，以使得所述材料層與多個 著陸墊71的材料層相同。舉例而言，多個第二位元線BLP可包含與多個著陸墊71的材料層相同的材料層或可由所述材料層形成。在一實施例中，多個第二位元線BLP及多個著陸墊71使用相同製程形成以具有相同材料層。
在一實施例中，多個第二絕緣圖案80中的每一者可包含填充層79、包圍填充層79的側表面及底部的間隔物封蓋層78以及間隔物封蓋層78外部的襯墊間隔物層77。多個第一絕緣圖案75可包含經由不同於形成填充層79、間隔物封蓋層78以及襯墊間隔物層77的製程的製程形成的層或可由所述層形成，以使得多個第一絕緣圖案75的層不同於填充層79、間隔物封蓋層78以及襯墊間隔物層77的層。在一實施例中，多個第一絕緣圖案75的層不同於填充層79、間隔物封蓋層78以及襯墊間隔物層77中的至少一者。多個第一絕緣圖案75可接觸多個第二位元線BLP的側表面。應理解，當元件被稱為「連接」或「耦接」至另一元件時或「在」另一元件「上」時，所述元件可直接連接或耦接至另一元件或在另一元件上，或可存在介入元件。相反，當元件被稱作「直接連接」或「直接耦接」至另一元件，或被稱作「接觸」另一元件或「與另一元件接觸」時，不存在介入元件。應以類似方式解譯用於描述元件之間的關係的其他詞(例如，「在......之間」與「直接在......之間」、「鄰近」與「直接鄰近」等)。
在一實施例中，填充層79、間隔物封蓋層78以及襯墊間隔物層77不存在於多個第一絕緣圖案75及多個第二位元線BLP的側表面之中。間隔物封蓋層78可在蝕刻終止層83與多個第一絕緣圖案75之間及蝕刻終止層83與多個第二位元線BLP之間延 伸。填充層79及襯墊間隔物層77可包含氮化矽或可由氮化矽形成。間隔物封蓋層78可包含SiCN。
在一實施例中，多個內部間隔物57可安置於多個第一位元線BL的側表面上。每一內部間隔物57可沿著對應第一位元線BL的側表面及第二絕緣層39的上部表面延伸。在一實施例中，一對兩個內部間隔物57安置於第一位元線BL的相對側表面上，且兩個內部間隔物57具有關於第一位元線BL的左右對稱性。可安置面向多個內部間隔物57的多個外部間隔物61。多個外部間隔物61可與多個內部間隔物57間隔開。多個氣隙59可安置於多個內部間隔物57與多個外部間隔物61之間。多個氣隙59可安置於多個第一位元線BL與多個內埋觸點BC之間。間隔物封蓋層78可在多個氣隙59的上部末端處暴露。間隔物封蓋層78可覆蓋多個氣隙59中的每一者的頂部。如本文所論述的術語「空氣」可指大氣或在製造製程期間可存在的其他氣體。
在一實施例中，多個第一位元線BL可朝向基底21的周邊區域PE上的多個第二位元線BLP延伸。多個位元接觸插塞72可安置於多個第一位元線BL與多個第二位元線BLP之間，同時鄰近於胞元區CA與周邊區PE之間的邊界。多個第二位元線BLP的最上部末端可比多個第一位元線BL的最上部末端相對更遠離基底21的表面。多個第二位元線BLP可安置於高於多個第一位元線BL的層級處。多個位元接觸插塞72中的每一者可與多個第二位元線BLP中的對應一者連續。多個位元接觸插塞72可包含與多個第二位元線BLP相同的材料或可由所述材料形成。
在一實施例中，下部電極ST可延伸穿過蝕刻終止層83 且因此可接觸多個著陸墊71中的對應一者。上部電極93可面向下部電極ST或與下部電極ST豎直地重疊。電容器介電層92可安置於下部電極ST與上部電極93之間。
在一實施例中，胞元區域CA可對應於第一區域，且周邊區域PE可對應於第二區域。多個第一位元線BL可對應於多個第一水平佈線。多個內埋觸點BC可對應於多個豎直佈線。多個第二位元線BLP可對應於多個第二水平佈線。多個第二水平佈線及多個著陸墊71的上部表面可彼此實質上共面。填充層79可對應於第一絕緣層。間隔物封蓋層78可對應於第二絕緣層。襯墊間隔物層77可對應於第三絕緣層。第二絕緣層可包含不同於第一絕緣層及第三絕緣層的材料的材料或可由所述材料形成。多個第一絕緣圖案75可包含不同於第一絕緣層、第二絕緣層以及第三絕緣層的絕緣層的絕緣層或可由所述絕緣層形成。舉例而言，多個第一絕緣圖案75的絕緣材料可不同於第一絕緣層、第二絕緣層以及第三絕緣層或其至少一者的絕緣材料。
在一實施例中，多個胞元主動區AC、胞元閘極介電層31、多個字元線WL以及多個胞元源極/汲極區35可對應於多個開關元件。多個開關元件可包含鰭式場效電晶體(fin field effect transistor；finFET)、諸如MBCFET®的多橋接通道電晶體、奈米線電晶體、垂直電晶體、凹陷通道電晶體、3-D電晶體、平面電晶體或其組合。舉例而言，多個第一位元線BL可連接至多個開關元件。舉例而言，多個第一位元線BL可經由多個直接觸點DC連接至多個胞元源極/汲極區35。多個內埋觸點BC可連接至多個開關元件。
圖5至圖10為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋本揭露的根據例示性實施例的半導體裝置。
參考圖5，襯墊間隔物層77可在蝕刻終止層83與多個第一絕緣圖案75之間及蝕刻終止層83與多個第二位元線BLP之間延伸。
參考圖6，襯墊間隔物層77及間隔物封蓋層78可在蝕刻終止層83與多個第一絕緣圖案75之間及蝕刻終止層83與多個第二位元線BLP之間延伸。
參考圖7，多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面可彼此實質上共面。蝕刻終止層83可安置於多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80上。蝕刻終止層83可接觸多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面。
參考圖8，多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面可彼此實質上共面。間隔物封蓋層78可在蝕刻終止層83與多個第一絕緣圖案75之間及蝕刻終止層83與多個第二位元線BLP之間延伸。
參考圖9，多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面可彼此實質上共面。襯墊間隔物層77可在蝕刻終止層83與多個第一絕緣圖案75之間及蝕刻終止層83與多個第二位元線BLP之間延伸。
參考圖10，多個第一絕緣圖案75A中的每一者可包含使 用與多個第二絕緣圖案80的製程相同的製程與多個第二絕緣圖案80的材料層同時形成的材料層或可由所述材料層形成，以使得多個第一絕緣圖案75A及多個第二絕緣圖案80包含相同的材料層。舉例而言，多個第一絕緣圖案75A中的一些可包含以下各者的全部或可由以下各者的全部形成：襯墊間隔物層77、間隔物封蓋層78以及填充層79。多個第一絕緣圖案75A的其他者可包含襯墊間隔物層77及間隔物封蓋層78或可由襯墊間隔物層77及間隔物封蓋層78形成。
圖11至圖21為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖11，第一元件隔離層23、第二元件隔離層24、多個胞元主動區AC、周邊主動區27、多個胞元源極/汲極區35、多個周邊源極/汲極區36、第一絕緣層38、第二絕緣層39、周邊閘極介電層41、周邊閘電極47、多個第一封蓋圖案49、多個閘極間隔物51、多個第二封蓋圖案52、第三絕緣層53、多個第三封蓋圖案55、多個直接觸點DC以及多個第一位元線BL可形成於包含胞元區域CA及周邊區域PE的基底21上。多個第一位元線BL中的每一者可包含第一位元導電層43、第二位元導電層44以及第三位元導電層45。周邊閘電極47可包含第一閘極導電層43A、第二閘極導電層44A以及第三閘極導電層45A。儘管胞元閘極介電層31、多個字元線WL以及多個閘極封蓋圖案33可形成於基底21上，但如圖3及圖4中所繪示，將不給出其說明以用於簡要描述。
基底21可包含諸如矽晶圓或絕緣體上矽(silicon-on-insulator；SOI)晶圓的半導體基底或可由所述半導體基底形成。舉例而言，基底21可為包含(亦即，摻雜有)p型雜質的單晶晶圓。第一元件隔離層23可形成於基底21的胞元區域CA處，以限定多個胞元主動區AC。第二元件隔離層24可形成於基底21的周邊區域PE處以限定周邊主動區27。可使用溝槽隔離技術形成第一元件隔離層23及第二元件隔離層24中的每一者。第二元件隔離層24的水平寬度可大於第一元件隔離層23的水平寬度。第二元件隔離層24的最下部末端可形成於比第一元件隔離層23的最下部末端低的層級處。
第一元件隔離層23、第二元件隔離層24、第一絕緣層38、第二絕緣層39、多個第一封蓋圖案49、多個第二封蓋圖案52、第三絕緣層53及多個第三封蓋圖案55中的每一者可為單層或多層。第一元件隔離層23、第二元件隔離層24、第一絕緣層38、第二絕緣層39、多個第一封蓋圖案49、多個第二封蓋圖案52、第三絕緣層53以及多個第三封蓋圖案55中的每一者可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。
多個胞元源極/汲極區35可形成於多個胞元主動區AC中。第一絕緣層38及第二絕緣層39可依序堆疊於包含多個胞元源極/汲極區35的基底21上。第二絕緣層39可包含不同於第一絕緣層38的材料的材料或可由所述材料形成。在一實施例中，第二絕緣層39可比第一絕緣層38厚。
可部分地移除第一絕緣層38及第二絕緣層39，且因此可 暴露周邊主動區27的上部表面。周邊閘極介電層41可形成於周邊主動區27上。周邊閘極介電層41可包含氧化矽、氮化矽、氮氧化矽、高K介電質或其組合或可由氧化矽、氮化矽、氮氧化矽、高K介電質或其組合形成。
多個直接觸點DC及多個第一位元線BL可形成於基底21的胞元區域CA處。多個直接觸點DC中的每一者可延伸穿過第一位元導電層43、第二絕緣層39以及第一絕緣層38，且因此可接觸多個胞元源極/汲極區35中的對應一者。第一位元導電層43可形成於第二絕緣層39上。第二位元導電層44可形成於第一位元導電層43及多個直接觸點DC上。第三位元導電層45可形成於第二位元導電層44上。
周邊閘電極47可形成為橫跨周邊主動區27。第一閘極導電層43A可形成於周邊閘極介電層41上。第二閘極導電層44A可形成於第一閘極導電層43A上。第三閘極導電層45A可形成於第二閘極導電層44A上。
多個直接觸點DC、第一位元導電層43、第二位元導電層44、第三位元導電層45、第一閘極導電層43A、第二閘極導電層44A以及第三閘極導電層45A中的每一者可包含導電材料或可由導電材料形成，所述導電材料諸如金屬、金屬矽化物、金屬氮化物、金屬氧化物、多晶矽、導電碳或其組合。
在一實施例中，第一閘極導電層43A可包含與第一位元導電層43的材料層同時形成的材料層或可由所述材料層形成，以使得第一閘極導電層43A及第一位元導電層43可包含相同的材料層或可由相同的材料層形成。舉例而言，第一位元導電層43及 第一閘極導電層43A可包含多晶矽層或可由多晶矽層形成。在一實施例中，多個直接觸點DC可包含與第一位元導電層43實質上相同的材料或可由所述材料形成。舉例而言，多個直接觸點DC可包含多晶矽層。在一實施例中，第二閘極導電層44A可包含與第二位元導電層44的材料層同時形成的材料層或可由所述材料層形成，以使得第二閘極導電層44A及第二位元導電層44可包含相同的材料層或可由相同的材料層形成。舉例而言，第二位元導電層44及第二閘極導電層44A可包含金屬矽化物層或可由金屬矽化物層形成。在一實施例中，第三閘極導電層45A可包含與第三位元導電層45的材料層同時形成的材料層或可由所述材料層形成，以使得第三閘極導電層45A及第三位元導電層45可包含相同的材料層或可由相同的材料層形成。舉例而言，第三位元導電層45及第三閘極導電層45A可包含下述材料或可由下述材料形成：W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其組合。
多個第一封蓋圖案49可形成於多個第一位元線BL及周邊閘電極47上。多個閘極間隔物51可形成於周邊閘電極47的側表面上。多個閘極間隔物51的部分可在多個第一封蓋圖案49的側表面上延伸。多個周邊源極/汲極區36可形成於鄰近周邊閘電極47的相對側的周邊主動區27中。多個閘極間隔物51可為單層或多層。多個閘極間隔物51可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。
多個第一位元線BL可延伸至周邊區域PE中。舉例而言， 多個第一位元線BL可在第二元件隔離層24上延伸，所述第二元件隔離層24鄰近於胞元區域CA與周邊區域PE之間的邊界。第一絕緣層38及第二絕緣層39可安置於多個第一位元線BL與第二元件隔離層24之間。多個閘極間隔物51可形成於第一絕緣層38、第二絕緣層39、多個第一位元線BL以及多個第一封蓋圖案49的一側表面上。舉例而言，一對兩個閘極間隔物51可位於第一絕緣層38、第二絕緣層39、多個第一位元線BL以及多個第一封蓋圖案49的堆疊結構的相對側表面上。
多個第二封蓋圖案52可形成於多個第一封蓋圖案49、多個閘極間隔物51、多個周邊源極/汲極區36以及第二元件隔離層24上。第三絕緣層53可形成於多個第二封蓋圖案52上。可使用平坦化製程部分地移除第三絕緣層53，且因此可自經平坦化的第三絕緣層53暴露多個第二封蓋圖案52的上部表面的部分。多個第三封蓋圖案55可形成於多個第二封蓋圖案52及第三絕緣層53上。
多個直接觸點DC及多個第一位元線BL的形成可包含多個薄膜形成製程及多個圖案化製程。多個第一封蓋圖案49、多個第二封蓋圖案52以及多個第三封蓋圖案55可依序堆疊於多個第一位元線BL上。多個第一封蓋圖案49、多個第二封蓋圖案52以及多個第三封蓋圖案55可在多個第一位元線BL上豎直對準。多個直接觸點DC、多個第一位元線BL、多個第一封蓋圖案49、多個第二封蓋圖案52以及多個第三封蓋圖案55的側表面可豎直對準。在一實施例中，多個直接觸點DC、多個第一位元線BL、多個第一封蓋圖案49、多個第二封蓋圖案52以及多個第三封蓋圖案 55的側表面可彼此實質上共面。
參考圖2及圖12，多個內部間隔物57可形成於多個直接觸點DC、多個第一位元線BL、多個第一封蓋圖案49、多個第二封蓋圖案52以及多個第三封蓋圖案55的側表面上。多個內埋間隔物58可形成於多個內部間隔物57上。多個內埋間隔物58可在多個直接觸點DC的側表面上對準。多個內埋間隔物58可填充多個直接觸點DC與第一絕緣層38之間及多個直接觸點DC與第二絕緣層39之間的空間。
多個犧牲間隔物59S可形成於多個內部間隔物57外部。多個犧牲間隔物59S可形成於多個內埋間隔物58上方。多個外部間隔物61可形成於多個犧牲間隔物59S外部。多個犧牲間隔物59S及多個外部間隔物61可覆蓋多個第一位元線BL的側表面。
多個內部間隔物57、多個內埋間隔物58、多個犧牲間隔物59S以及多個外部間隔物61中的每一者可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。多個內部間隔物57、多個內埋間隔物58、多個犧牲間隔物59S以及多個外部間隔物61可包含彼此不同的材料或可由彼此不同的材料形成。
在一實施例中，多個犧牲間隔物59S可包含不同於多個內部間隔物57及多個外部間隔物61的材料的材料或可由所述材料形成。舉例而言，多個犧牲間隔物59S可包含諸如氧化矽的氧化物或可由諸如氧化矽的氧化物形成。多個內部間隔物57及多個外部間隔物61中的每一者可包含諸如氮化矽的氮化物或可由諸如氮化矽的氮化物形成。
參考圖2及圖13，第四絕緣層63可形成於多個第一位元線BL之中的空間中。第四絕緣層63的形成可包含薄膜形成製程及平坦化製程。平坦化製程可包含化學機械研磨(chemical mechanical polishing；CMP)製程、回蝕製程或其組合。在一實施例中，第四絕緣層63及多個第三封蓋圖案55的上部表面可彼此實質上共面。第四絕緣層63可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。舉例而言，第四絕緣層63可包含氧化矽或可由氧化矽形成。
參考圖2及圖14，可形成多個內埋觸點BC、多個上間隔物65、多個內埋接觸孔BCH、多個位元接觸孔72H以及多個周邊接觸孔73H。
內埋觸點BC中的每一者可延伸穿過第四絕緣層63、第二絕緣層39以及第一絕緣層38，且因此可接觸多個胞元源極/汲極區35中的對應一者。多個內埋觸點BC的上部表面可形成於比多個第三封蓋圖案55的上部表面低的層級處。多個內埋觸點BC可包含導電材料或可由導電材料形成，所述導電材料諸如金屬、金屬矽化物、金屬氮化物、金屬氧化物、多晶矽、導電碳或其組合。在一實施例中，多個內埋觸點BC可包含多晶矽層或可由多晶矽層形成。
多個內埋接觸孔BCH可形成於多個內埋觸點BC上。多個上間隔物65可形成於多個內部間隔物57、多個犧牲間隔物59S以及多個外部間隔物61外部。多個上間隔物65的下部表面可接觸多個內埋觸點BC。多個上間隔物65及多個內埋觸點BC可暴 露於多個內埋接觸孔BCH中。多個上間隔物65可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。舉例而言，多個上間隔物65可包含氮化矽或可由氮化矽形成。
多個位元接觸孔72H可形成為延伸穿過在鄰近於胞元區域CA與周邊區域PE之間的邊界的區域中的多個第三封蓋圖案55、多個第二封蓋圖案52以及多個第一封蓋圖案49，由此暴露多個第一位元線BL。第三位元導電層45可在多個位元接觸孔72H的底部處暴露。多個周邊接觸孔73H可形成為延伸穿過多個第三封蓋圖案55、第三絕緣層53以及多個第二封蓋圖案52，由此暴露多個周邊源極/汲極區36。
參考圖2及圖15，多個第一金屬矽化物層67可形成於暴露於多個內埋接觸孔BCH中的多個內埋觸點BC上，且多個第二金屬矽化物層68可形成於暴露於多個周邊接觸孔73H中的多個周邊源極/汲極區36上。在一實施例中，多個第一金屬矽化物層67及多個第二金屬矽化物層68可包含CoSi、NiSi、TiSi、TaSi或其組合或可由CoSi、NiSi、TiSi、TaSi或其組合形成。
障壁層69及導電層71L可依序堆疊以在覆蓋基底21的同時填充多個內埋接觸孔BCH、多個位元接觸孔72H以及多個周邊接觸孔73H。障壁層69可包含Ti、TiN、Ta、TaN或其組合或可由Ti、TiN、Ta、TaN或其組合形成。導電層71L可包含W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其組合。
多個位元接觸孔72H中的導電層71L可構成多個位元接 觸插塞72。障壁層69可包圍多個位元接觸插塞72的側壁及底部。障壁層69可接觸第三位元導電層45。
多個周邊接觸孔73H中的導電層71L可構成多個接觸插塞73。障壁層69可包圍多個周邊接觸插塞73的側壁及底部。障壁層69可接觸多個第二金屬矽化物層68。
參考圖2及圖16，周邊區域PE處的導電層71L可經圖案化以形成多個第二位元線BLP。在形成多個第二位元線BLP之後，障壁層69可保留(亦即，保持)於多個第二位元線BLP的下部表面上。多個第一絕緣圖案75可形成於多個第二位元線BLP之中的空間中。可使用平坦化製程使多個第二位元線BLP及多個第一絕緣圖案75的上部表面形成為彼此實質上共面。平坦化製程可包含化學機械研磨(CMP)製程、回蝕製程或其組合。多個位元接觸插塞72及多個周邊接觸插塞73中的每一者可與多個第二位元線BLP中的對應一者的下部部分連續。
多個第一絕緣圖案75可為單層或多層。多個第一絕緣圖案75可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。舉例而言，多個第一絕緣圖案75可包含氮化矽或可由氮化矽形成。
參考圖2及圖17，胞元區域CA處的導電層71L可經圖案化以形成限定多個著陸墊71的襯墊分離槽80T。在形成襯墊分離槽80T之後，障壁層69可保留(亦即，保持)於多個著陸墊71的下部表面上。障壁層69可接觸多個第一金屬矽化物層67。多個犧牲間隔物59S可在襯墊分離槽80T的底部處暴露。
在一實施例中，襯墊分離槽80T可延伸穿過導電層71L、 障壁層69、多個第三封蓋圖案55、多個內部間隔物57、多個犧牲間隔物59S、多個外部間隔物61以及多個上間隔物65的部分。多個第三封蓋圖案55的側表面可在襯墊分離槽80T的側壁處暴露。多個內部間隔物57、多個犧牲間隔物59S、多個外部間隔物61以及多個上間隔物65可在襯墊分離槽80T的底部處暴露。
參考圖2及圖18，襯墊間隔物層77可形成於襯墊分離槽80T的每一側壁上。襯墊間隔物層77可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。舉例而言，襯墊間隔物層77可包含氮化矽或可由氮化矽形成。多個犧牲間隔物59S可在襯墊分離槽80T的底部處暴露。
參考圖2及圖19，可移除多個犧牲間隔物59S以形成多個氣隙59。多個氣隙59可形成於多個內部間隔物57與多個外部間隔物61之間。多個氣隙59可安置於多個第一位元線BL之中的空間中。多個氣隙59可安置於多個第一位元線BL與多個內埋觸點BC之間的空間中。
參考圖2及圖20，間隔物封蓋層78及填充層79可依序堆疊以填充襯墊分離槽80T。間隔物封蓋層78及填充層79的形成可包含多個薄膜形成製程及平坦化製程。平坦化製程可包含化學機械研磨(CMP)製程、回蝕製程或其組合。填充襯墊分離槽80T的襯墊間隔物層77、間隔物封蓋層78以及填充層79可構成多個第二絕緣圖案80。
在多個第二絕緣圖案80的形成期間，間隔物封蓋層78可保留(亦即，保持)於多個第二位元線BLP及多個第一絕緣圖 案75上。在一實施例中，在多個第二絕緣圖案80的形成期間，可完全移除多個第二位元線BLP及多個第一絕緣圖案75上的間隔物封蓋層78。
間隔物封蓋層78及填充層79可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。在一實施例中，間隔物封蓋層78可包含不同於填充層79的材料的材料或由所述材料形成。舉例而言，間隔物封蓋層78可包含SiCN或可由SiCN形成，而填充層79可包含氮化矽或可由氮化矽形成，或填充層79及襯墊間隔物層77可包含氮化矽或可由氮化矽形成。
參考圖2及圖21，蝕刻終止層83可形成於多個著陸墊71、多個第二絕緣圖案80以及間隔物封蓋層78上。在一實施例中，蝕刻終止層83可包含氮化矽。
參考圖1及圖2，多個胞元電容器95可形成於多個著陸墊71上。多個胞元電容器95可包含多個下部電極ST、電容器介電層92以及上部電極93。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
多個下部電極ST中的每一者可延伸穿過蝕刻終止層83，且因此可接觸多個著陸墊71中的對應一者。支撐件97可形成於多個下部電極ST之中的空間中。舉例而言，支撐件97可在彼此鄰近的一對兩個下部電極ST之間平行於基底21的底部表面延伸。支撐件97可將所述對的兩個面向側壁彼此連接以在製造製程中將所述對固持在適當的位置。電容器介電層92可形成於多個下部電極ST上。上部電極93可形成於電容器介電層92上。電容器介電 層92可在支撐件97與上部電極93之間延伸。多個下部電極ST中的每一者可包含柱形狀、圓柱形形狀、螺釘形狀、盒形狀、平板形狀、阿米巴形狀(ameba shape)或其組合。
多個下部電極ST及上部電極93中的每一者可包含導電材料或可由導電材料形成，所述導電材料諸如金屬、金屬矽化物、金屬氮化物、金屬氧化物、多晶矽、導電碳或其組合。多個下部電極ST及上部電極93中的每一者可包含下述材料或可由下述材料形成：W、WN、Ti、TiN、Ta、TaN、Ni、Co、Al、Ag、Pt、Au、Ru、Cr、Sn或其組合。
電容器介電層92、支撐件97以及第五絕緣層99中的每一者可包含絕緣材料或可由絕緣材料形成，所述絕緣材料諸如氧化矽、氮化矽、氮氧化矽、低K介電質、高K介電質或其組合。電容器介電層92、支撐件97以及第五絕緣層99中的每一者可為單層或多層。在一實施例中，電容器介電層92可包含諸如金屬氧化物層或金屬矽酸鹽層的高K介電層或可由所述高K介電層形成，支撐件97可包含氮化矽層或可由氮化矽層形成，且第五絕緣層99可包含氧化矽層或可由氧化矽層形成。
圖22及圖23為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖22，襯墊間隔物層77可形成於襯墊分離槽80T的側壁上。襯墊間隔物層77的形成可包含薄膜形成製程及各向異性蝕刻製程。在一實施例中，在形成襯墊分離槽80T之後，襯墊間隔物層77可保留(亦即，保持)於多個第二位元線BLP及 多個第一絕緣圖案75上。
參考圖2及圖23，間隔物封蓋層78及填充層79可依序堆疊以填充襯墊分離槽80T。填充襯墊分離槽80T的襯墊間隔物層77、間隔物封蓋層78以及填充層79可構成多個第二絕緣圖案80。蝕刻終止層83可形成於多個著陸墊71、多個第二絕緣圖案80以及襯墊間隔物層77上。
參考圖2及圖5，多個胞元電容器95可形成於多個著陸墊71上。多個胞元電容器95可包含多個下部電極ST、電容器介電層92以及上部電極93。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
圖24及圖25為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖24，多個第二絕緣圖案80中的每一者可包含襯墊間隔物層77、間隔物封蓋層78以及填充層79。在一實施例中，襯墊間隔物層77及間隔物封蓋層78可依序堆疊於多個第二位元線BLP及多個第一絕緣圖案75上。
參考圖2及圖25，蝕刻終止層83可形成於多個著陸墊71、多個第二絕緣圖案80以及間隔物封蓋層78上。
參考圖2及圖6，多個胞元電容器95可形成於多個著陸墊71上。多個胞元電容器95可包含多個下部電極ST、電容器介電層92以及上部電極93。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
圖26及圖27為沿著圖2中的線1-1'、線2-2'以及線3-3' 截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖26，多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面可彼此實質上共面。
參考圖2及圖27，蝕刻終止層83可形成於多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80上。蝕刻終止層83可接觸多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面。
參考圖2及圖7，多個胞元電容器95可形成於多個著陸墊71上。多個胞元電容器95可包含多個下部電極ST、電容器介電層92以及上部電極93。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
圖28及圖29為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖28，多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面可彼此實質上共面。在一實施例中，間隔物封蓋層78可保留(亦即，保持)於多個第二位元線BLP及多個第一絕緣圖案75上。
參考圖2及圖29，蝕刻終止層83可形成於多個著陸墊71、多個第二絕緣圖案80以及間隔物封蓋層78上。
參考圖2及圖8，多個胞元電容器95可形成於多個著陸 墊71上。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
圖30及圖31為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖30，多個著陸墊71、多個第二位元線BLP、多個第一絕緣圖案75以及多個第二絕緣圖案80的上部表面可彼此實質上共面。在一實施例中，在形成多個第二絕緣圖案80之後，襯墊間隔物層77可保留(亦即，保持)於多個第二位元線BLP及多個第一絕緣圖案75上。
參考圖2及圖31，蝕刻終止層83可形成於多個著陸墊71、多個第二絕緣圖案80以及襯墊間隔物層77上。
參考圖2及圖9，多個胞元電容器95可形成於多個著陸墊71上。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
圖32至圖36為沿著圖2中的線1-1'、線2-2'以及線3-3'截取的橫截面圖，以便解釋根據本揭露的例示性實施例的半導體裝置形成方法。
參考圖2及圖32，可形成限定多個著陸墊71的襯墊分離槽80T及限定多個第二位元線BLP的多個位元分離槽75T。
參考圖2及圖33，襯墊間隔物層77可形成於襯墊分離槽80T及多個位元分離槽75T的側壁上。
參考圖2及圖34，可移除多個犧牲間隔物59S以形成多個氣隙59。
參考圖2及圖35，間隔物封蓋層78及填充層79可依序堆疊以填充襯墊分離槽80T及多個位元分離槽75T。填充襯墊分離槽80T的襯墊間隔物層77、間隔物封蓋層78以及填充層79可構成多個第二絕緣圖案80。
填充多個位元分離槽75T的襯墊間隔物層77、間隔物封蓋層78以及填充層79可構成多個第一絕緣圖案75A。多個第一絕緣圖案75A中的一些可包含以下各者的全部或可由以下各者的全部形成：襯墊間隔物層77、間隔物封蓋層78以及填充層79。多個第一絕緣圖案75A的其他者可包含襯墊間隔物層77及間隔物封蓋層78或可由襯墊間隔物層77及間隔物封蓋層78形成。
參考圖36，蝕刻終止層83可形成於多個著陸墊71、多個第一絕緣圖案75A、多個第二絕緣圖案80以及多個第二位元線BLP上。
參考圖2及圖10，多個胞元電容器95可形成於多個著陸墊71上。第五絕緣層99可形成於周邊區域PE處的蝕刻終止層83上。
根據本揭露的例示性實施例，多個第一絕緣圖案可安置於多個第二位元線之中，且多個第二絕緣圖案可安置於多個著陸墊之中。多個第二位元線及多個著陸墊的上部表面可實質上共面。多個第一絕緣圖案包含不同於多個第二絕緣圖案的層的層。可實現一種在高度整合方面有利的同時具有極佳電特性的半導體裝置。
雖然已參考附圖描述了本揭露的實施例，但所屬領域中具通常知識者應理解，可在不脫離本揭露的範疇且不改變其本質 特徵的情況下進行各種修改。因此，上文所描述的實施例應僅以描述性意義考慮且並不出於限制目的。
1-1'、2-2'、3-3':線
21:基底
23:第一元件隔離層
24:第二元件隔離層
27:周邊主動區
35:胞元源極/汲極區
36:周邊源極/汲極區
38:第一絕緣層
39:第二絕緣層
41:周邊閘極介電層
43:第一位元導電層
43A:第一閘極導電層
44:第二位元導電層
44A:第二閘極導電層
45:第三位元導電層
45A:第三閘極導電層
47:周邊閘電極
49:第一封蓋圖案
51:閘極間隔物
52:第二封蓋圖案
53:第三絕緣層
55:第三封蓋圖案
57:內部間隔物
58:內埋間隔物
59:氣隙
61:外部間隔物
65:上間隔物
67:第一金屬矽化物層
68:第二金屬矽化物層
69:障壁層
71:著陸墊
72:位元接觸插塞
73:周邊接觸插塞
75:第一絕緣圖案
77:襯墊間隔物層
78:間隔物封蓋層
79:填充層
80:第二絕緣圖案
83:蝕刻終止層
92:電容器介電層
93:上部電極
95:胞元電容器
97:支撐件
99:第五絕緣層
AC:胞元主動區
BC:內埋觸點
BL:第一位元線
BLP:第二位元線
DC:直接觸點
ST:下部電極

Claims (10)

  1. 一種半導體裝置，包括： 基底，包括胞元區域及鄰近於所述胞元區域的周邊區域； 多個第一位元線，安置於所述基底的所述胞元區域上； 多個內埋觸點，安置於所述多個第一位元線的第一位元線之間的多個空間中且連接至所述基底； 多個著陸墊，位於所述多個內埋觸點上； 多個第二位元線，安置於所述基底的所述周邊區域上且連接至所述多個第一位元線，所述多個第二位元線的上部表面與所述多個著陸墊的上部表面實質上共面； 多個第一絕緣圖案，安置於所述多個第二位元線的第二位元線之間的多個空間中； 多個第二絕緣圖案，安置於所述多個著陸墊的著陸墊之間的多個空間中； 蝕刻終止層，位於所述多個著陸墊、所述多個第二位元線、所述多個第一絕緣圖案以及所述多個第二絕緣圖案上；以及 多個胞元電容器，連接至所述多個著陸墊， 其中所述多個第一絕緣圖案包括不同於所述多個第二絕緣圖案的至少一個絕緣層的絕緣層。
  2. 如請求項1所述的半導體裝置， 其中所述多個第二位元線包括與所述多個著陸墊相同的材料層。
  3. 如請求項1所述的半導體裝置，其中： 所述多個第二絕緣圖案中的每一者包括： 填充層， 間隔物封蓋層，包圍所述填充層的側表面及底部，以及 襯墊間隔物層，位於所述間隔物封蓋層外部；且 所述多個第一絕緣圖案包括不同於所述填充層、所述間隔物封蓋層以及所述襯墊間隔物層的絕緣層的絕緣層。
  4. 如請求項3所述的半導體裝置， 其中所述多個第一絕緣圖案接觸所述多個第二位元線的側表面。
  5. 如請求項3所述的半導體裝置， 其中所述填充層、所述間隔物封蓋層以及所述襯墊間隔物層不存在於所述多個第一絕緣圖案及所述多個第二位元線的側表面之中。
  6. 如請求項3所述的半導體裝置， 其中所述間隔物封蓋層在所述蝕刻終止層與所述多個第一絕緣圖案中的至少一者之間及所述蝕刻終止層與所述多個第二位元線中的至少一者之間延伸。
  7. 如請求項3所述的半導體裝置， 其中所述襯墊間隔物層在所述蝕刻終止層與所述多個第一絕緣圖案中的至少一者之間及所述蝕刻終止層與所述多個第二位元線中的至少一者之間延伸。
  8. 如請求項3所述的半導體裝置，更包括： 多個內部間隔物，位於所述多個第一位元線上； 多個外部間隔物，面向所述多個內部間隔物；以及 多個氣隙，位於所述多個內部間隔物與所述多個外部間隔物之間。
  9. 一種半導體裝置，包括： 基底，包括第一區域及鄰近於所述第一區域的第二區域； 多個第一水平佈線，安置於所述基底的所述第一區域上； 多個豎直佈線，安置於所述多個第一水平佈線的第一水平佈線之間的多個空間中且連接至所述基底； 多個著陸墊，位於所述多個豎直佈線上； 多個第二水平佈線，安置於所述基底的所述第二區域上且連接至所述多個第一水平佈線，所述多個第二水平佈線的上部表面與所述多個著陸墊的上部表面實質上共面； 多個第一絕緣圖案，安置於所述多個第二水平佈線的第二水平佈線之間的多個空間中； 多個第二絕緣圖案，安置於所述多個著陸墊的著陸墊之間的多個空間中；以及 多個下部電極，位於所述多個著陸墊上， 其中所述多個第一絕緣圖案包括不同於所述多個第二絕緣圖案的至少一個絕緣層的絕緣層。
  10. 一種半導體裝置，包括： 基底，包括胞元區域及鄰近於所述胞元區域的周邊區域； 多個開關元件，安置在所述基底的所述胞元區域處； 多個第一位元線，安置於所述基底的所述胞元區域上且連接至所述多個開關元件； 多個內埋觸點，安置於所述多個第一位元線的第一位元線之間的多個空間中且連接至所述多個開關元件； 多個著陸墊，位於所述多個內埋觸點上； 多個第二位元線，安置於所述基底的所述周邊區域上且連接至所述多個第一位元線，所述第二位元線的上部表面與所述多個著陸墊的上部表面實質上共面； 多個第一絕緣圖案，安置於所述多個第二位元線的第二位元線之間的多個空間中； 多個第二絕緣圖案，安置於所述多個著陸墊的著陸墊之間的多個空間中； 蝕刻終止層，位於所述多個著陸墊、所述多個第二位元線、所述多個第一絕緣圖案以及所述多個第二絕緣圖案上；以及 多個儲存節點，在延伸穿過所述蝕刻終止層的同時連接至所述多個著陸墊， 其中所述多個第一絕緣圖案包括不同於所述多個第二絕緣圖案的至少一個絕緣層的絕緣層。
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