TWI701726B - 具有自對準著陸墊的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體記憶體元件及其製備方法。該半導體記憶體元件具有一基底、一閘極結構、一第一介電質、一第二介電質、一插塞、一儲存節點著陸墊、一位元線、一地三介電質以及一儲存節點。該基底具有一汲極以及一源極。該閘極結構配置在該基底上，並位在該汲極與該源極之間。該第一介電質配置在該基底上，並覆蓋該閘極結構。該第二介電質配置在該第一介電質上。該插塞具有一第一部位以及一第二部位，該第一部位位在該第一介電質中，該第二部位位在該第二介電質中，其中該第一部位接觸該基底的該源極。該儲存節點著陸墊覆蓋該插塞的該第二部位，且該第二介電質覆蓋該儲存節點著陸墊。該位元線配置在該第二介電質與該第三介電質之間，且連接基底的該汲極。該第三介電質配置在該位元線上。該儲存節點配置在該第三介電質上，並穿經該第二介電質與該第三介電質接觸該儲存節點著陸墊。

Description

具有自對準著陸墊的半導體元件及其製備方法
本申請案主張2019/05/23申請之美國正式申請案第16/421,024號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體記憶體元件及其製備方法。特別是關於一種具有自對準著陸墊的半導體記憶體元件及其製備方法。
動態隨機存取記憶體(dynamic random access memory，DRAM)之儲存節點的電容(capacitance)對其效能是至關重要的。在讀取資料時，不足的電容導致較短的再新時間(refresh times)以及不足得電壓差。也因此提出電容位於位元線上(capacitor over bit line，COB)的架構，以消除在儲存節點之尺寸與形狀上的限制。將儲存節點配置在位元線上以取代位在多層之間，其係指多個儲存節點並不會平坦，且設計在一三維架構(three-dimensional configuration)中。
然而，電容位於位元線上(COB)的架構增加在位元線上的儲存節點，因此由於基底的源極與儲存節點之間的距離增加，所以需要具有較加深寬比(aspect ratio)的一儲存節點接觸孔。當對於高度積體化之記 憶體裝置的設計規則規模(scale)從大約在1 Mbit-grade DRAM元件世代中的1mm level縮減到1 Gbit-grade DRAM元件世代中的0.15mm level時，空間效率(space efficiency)的問題變得更至關重要。係已提出使用著陸墊(landing pad)的技術取代儲存節點接觸孔的蝕刻製程當成補救方法。
儘管如此，因為結合著陸墊與層間連結(inter-layer connection)的複雜形狀，所以使用習知技術形成著陸墊的傳統方法需要複雜的步驟。再者，當設計規則規模縮減時，傳統方法需要具有非常高的精確度之微影(photolithography)。甚至在製程中非常微小的缺陷可造成在該等著陸墊之間多餘的連接(unwanted connection)以及破壞記憶體元件。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體記憶體元件。該半導體記憶體元件包括一基底，具有一汲極以及一源極；一閘極結構，配置在該基底上，並位在該汲極與該源極之間；一第一介電質，配置在該基底上，並覆蓋該閘極結構；一第二介電質，配置在該第一介電質上；一插塞，具有一第一部位以及一第二部位，該第一部位位在該第一介電質中，該第二部位位在該第二介電質中，其中該第一部位接觸該基底的該源極；一儲存節點著陸墊，覆蓋該插塞的該第二部位，且該第二介電質覆蓋儲存節點著陸墊；一位元線，連接該基底的該汲極；一第三介電質，配置在該位元線上，且該位元線配置在該第二介電質與該第三介電質之間；以及一儲存節 點，配置在該第三介電質上，並穿經該第二介電質與該第三介電質接觸該儲存節點著陸墊。
在本揭露之一些實施例中，該插塞包含銅、鎢或鋁。
在本揭露之一些實施例中，該插塞包含銅，且該儲存節點著陸墊包含鍺化銅(Cu3Ge)。
在本揭露之一些實施例中，該儲存節點著陸墊包含銅、金、銀或鋁。
在本揭露之一些實施例中，所述之半導體記憶體元件還包括一位元線著陸墊，位在該基底的該汲極上，其中該位元線藉由該位元線著陸墊連接基底的該汲極。
在本揭露之一些實施例中，該位元線包含鋁。
在本揭露之一些實施例中，該第一介電質、該第二介電質以及該第三介電質包含二氧化矽(silicon dioxide)。
本揭露之一些實施例中，該第一介電質、該第二介電質以及該第三介電質包含硼磷矽玻璃(borophosphorous silicate glass)。
本揭露之一些實施例中，該閘極結構還包括一矽化物(silicide)、一多晶矽(polycrystalline silicon)、一閘極氧化物(gate oxide)以及一間隙子(spacer)。
本揭露之另一實施例提供一種半導體記憶體元件之製備方法。該半導體記憶體元件之製備方法的步驟包括：提供一基底，該基底具有一汲極、一源極以及一閘極結構，該閘極結構配置在該基底上，並位在該汲極與源極之間；形成一第一介電質，以覆蓋該基底與該閘極結構；在該第一介電質中形成一插塞，該插塞具有一第一部位，該第一部位接觸該 基底的該源極；透過該第一介電質以暴露該插塞的一第二部位；在該插塞之暴露的該第二部位上形成一儲存節點著陸墊；在該第一介電質上形成一第二介電質，並覆蓋該儲存節點著陸墊；穿經該第二介電質與該第一介電質形成連接該基底的一位元線；在該位元線上形成一第三介電質；以及在該第三介電質上形成一儲存節點，其中該儲存節點穿經該第三介電質與該第二介電質接觸該儲存節點著陸墊。
在本揭露之一些實施例中，在該插塞之暴露的該第二部位上形成該儲存節點著陸墊的該步驟包括一化學反應(chemical reaction)。
在本揭露之一些實施例中，該插塞包含銅，且形成該儲存節點著陸墊的該步驟包括使該插塞的該第二部位與鍺烷(germane)發生化學反應。
在本揭露之一些實施例中，形成該儲存節點著陸墊的該步驟包括電鍍(electroplating)該插塞的該第二部位。
在本揭露之一些實施例中，以銅、銀、金或鋁電鍍該插塞的該第二部位，以形成該儲存節點著陸墊。
在本揭露之一些實施例中，暴露該插塞之該第二部位的該步驟包括以氧化物拋光(oxide buffing)該第一介電質，以暴露該插塞。
在本揭露之一些實施例中，該氧化物拋光包括化學機械研磨(chemical mechanical polishing)。
在本揭露之一些實施例中，形成該儲存節點的該步驟包括：形成穿經該第三介電質與該第二介電質的一儲存節點接觸孔，以便暴露該儲存節點著陸墊；在該第三介電質上與該儲存節點接觸孔中形成一導電層，以使該導電層接觸該儲存節點著陸墊；以及圖案化該導電層，以形 成該儲存節點。
在本揭露之一些實施例中，形成該插塞的該步驟包括：在該第一介電質中形成一插塞接觸孔，以暴露該基底的該源極；在該插塞接觸孔中形成一導電層，且該導電層覆蓋該第一介電質，以使該導電層接觸該基底的該源極；以及移除在該第一介電質上的該導電層之該部分，以形成該插塞。
在本揭露之一些實施例中，形成該位元線的該步驟包括：在該第二介電質中形成一位元線接觸孔，以暴露該基底的該汲極；在該第二介電質上與該位元線接觸孔中形成一導電層，以使該導電層接觸位在該基底之該汲極上的一位元線著陸墊；以及圖案化該導電層，以形成該位元線。
在本揭露之一些實施例中，形成該第一介電質、該第二介電質以及該第三介電質的該等步驟包括硼磷矽玻璃的化學氣相沉積(chemical vapor deposition)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體記憶體元件
110:基底
120:閘極結構
121:矽化物
122:多晶矽
123:閘極氧化物
124:間隙子
131:第一層間介電質
131a:插塞接觸孔
132:第二層間介電質
132a:位元線接觸孔
133:第三層間介電質
133a:儲存節點接觸孔
140:插塞
141:第一部位
142:第二部位
150:儲存節點著陸墊
160:位元線
170:儲存節點
180:位元線著陸墊
200:製備方法
210:步驟
220:步驟
230:步驟
240:步驟
250:步驟
260:步驟
270:步驟
280:步驟
290:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例的一種半導體記憶體元件構的剖視示意圖。
圖2為依據本揭露一些實施例的一種半導體記憶體元件之製備方法的流程圖。
圖3至圖10為依據本揭露一些實施例之一種半導體記憶體元件之製備方法中的各步驟結果之剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例的一種半導體記憶體元件構的剖視示意圖。請參考圖1，在本揭露所提供的半導體記憶體元件100具有一基底110，基底110則具有一汲極(drain)(圖未示)以及一源極(source)(圖未示)。一閘極結構120配置在基底110上，且位在汲極與源極之間。半導體記憶體元件100還包括一第一層間介電質(first inter-layer dielectric)131、一第二層間介電質132、一插塞(plug)140、一儲存節點著 陸墊(storage node landing pad)150、一位元線(bit line)160、一第三層間介電質133以及一儲存節點170。在一實施例中，閘極結構120還具有一矽化物(silicide)121、一多晶矽(polycrystalline silicon)122、一閘極氧化物(gate oxide)123以及一間隙子(spacer)124。
第一層間介電質131配置在基底110上，且第二層間介電質132配置在第一層間介電質131上。插塞140具有一第一部位(first part)141以及一第二部位142，第一部位141位在第一層間介電質131中，且接觸基底110的源極(圖未示)，第二部位142位在第二層間介電質132中。儲存節點著陸墊150覆蓋插塞140位在第二層間介電質132中的第二部位142。在一實施例中，插塞140的材料包含銅，且儲存節點著陸墊150包含鍺化銅(Cu3Ge)。插塞140與儲存節點著陸墊150亦可由其他材料所製。在其他實施例中，插塞140可包含鎢(tungsten)或鋁，且儲存節點著陸墊150可包含金、銀或鋁，其係取決於製造流程，將於後詳述。
位元線160配置在第二層間介電質132與第三層間介電質133之間，並連接基底110的汲極(圖未示)。在一實施例中，基底110還可包括一位元線著陸墊(bit line landing pad)180，且位元線160可藉由接觸位元線著陸墊180而連接基底110的汲極。
儲存節點170配置在第三層間介電質133上，並穿經第二層間介電質132與第三層間介電質133接觸儲存節點著陸墊150，也因此電性連接基底110的源極(圖未示)。
圖2為依據本揭露一些實施例的一種半導體記憶體元件之製備方法的流程圖。圖3至圖10為依據本揭露一些實施例之一種半導體記憶體元件之製備方法中的各步驟結果之剖視示意圖。請參考圖2與圖3，其 係本揭露一實施例中一種但導體記憶體元件之製備方法200。首先，在步驟210中，提供一基底110，基底110具有一汲極(圖未示)、一源極(圖未示)以及一閘極結構120，閘極結構120配置在基底110上，並位在汲極與源極之間。在一些實施例中，基底110還可具有一位元線著陸墊180，以幫助接下來的製程步驟。
請參考圖2與圖4，在步驟220中，一第一層間介電質131形成在基底110上，其中第一層間介電質131覆蓋基底110與閘極結構120。在本揭露的一些實施例中，硼磷矽玻璃(borophosphorous silica glass，BPSG)可以化學氣相沉積(chemical vapor deposition，CVD)而沉積在基底110上，以形成第一層間介電質131。
請參考圖2與圖5，在步驟230中，一插塞140形成在第一層間介電質131中。插塞140具有一第一部位141，第一部位141接觸基底110的源極(圖未示)。形成插塞還可分成多個步驟。舉例來說，在本揭露的一些實施例中，形成插塞可包括用緩衝氧化蝕刻溶液(buffered oxide etchant，BOE)蝕刻第一層間介電質131的步驟，以形成一插塞接觸孔(plug contact hole)131a。再者，一導電層(圖未示)形成在第一層間介電質131上與插塞接觸孔131a中，以使導電層接觸基底110的源極。在本揭露的一實施例中，銅以CVD沉積在第一層間介電質131上，且之後蝕刻第一層間介電質131，以從第一層間介電質131移除銅，以使僅餘留在插塞接觸孔131a中的銅，也因此形成接觸基底110之源極的插塞140。其他材料可被使用在導電層。在本揭露的另一實施例中，導電層包括鎢，其係可藉由類似於上述製程的一製程以形成插塞140。
如圖2與圖6所示，在步驟240中，透過第一層間介電質131 暴露插塞140。在本揭露的一實施例中，為了暴露插塞140以及形成插塞140之暴露的一第二部位142，係可使用如化學機械研磨(chemical mechanical polishing，CMP)之氧化物拋光(oxide buffing)的一傳統技術，移除第一層間介電質131的該部分。在本揭露的另一實施例中，可使用氧化物蝕刻劑(oxide etchant)蝕刻第一層間介電質131，並暴露插塞140的第二部位142。
接下來，如圖2與圖7所示，在步驟250中，一儲存節點著陸墊150形成在插塞140的第二部位142上。在一實施例中，插塞140包含銅，且形成儲存節點著陸墊150的步驟還包括將鍺烷(germane)使用在完成的結構(resultant structure)。鍺烷(germane)與插塞140的第二部位142產生化學反應，並產生覆蓋插塞140之第二部位142的一鍺化銅(Cu3Ge)層，其係可當成儲存節點著陸墊150使用。由於鍺烷(germane)不會與第一層間介電質131(例如BPSG)產生化學反應，所以鍺化銅(Cu3Ge)層可選擇地形成在插塞140的第二部位142上。因此，因為不需要圖案化，所以可以簡化製流程。再者，因為上述化學反應的高選擇性(high selectivity)，所以儲存節點著陸墊150為自對準(self-aligning)，且可避免由於在圖案化製程中的缺陷造成在儲存節點著陸墊150之間例如階梯殘留(stringer)或橋接現象(bridge phenomenon)之多餘的連接(unwanted connections)。亦可使用其他選擇的製程以形成儲存節點著陸墊150。在本揭露的一實施例中，可使用電鍍(electroplating)產生儲存節點著陸墊150。相較於第一層間介電質131，由於插塞140為高導電性(highly conductive)，所以可使用電鍍製程在插塞140的第二部位142形成一高選擇層(highly selective layer)。
請參考圖2與圖8所示，在步驟260中，一第二層間介電質 132形成在第一層間介電質131上，其係覆蓋在前述步驟中所形成的儲存節點著陸墊150。在本揭露的一實施例中，BPSG可以CVD沉積在第一層間介電質131上，以形成第二層間介電質132。
請參考圖2與圖9所示，在步驟270中，形成位元線160以穿經第一層間介電質131與第二層間介電質32連接基底110上的汲極(圖未示)。在本揭露的一些實施例中，形成位元線160的步驟還可包括下列步驟：形成位元線接觸孔(bit line contact hole)132a，其係穿經第一層間介電質131與第二層間介電質132暴露在基底110上的位元線著陸墊180；在第二層間介電質132上形成一導電層(圖未示)，並填滿位元線接觸孔132a；以及圖案化導電層，以形成位元線160。在本揭露的一實施例中，可使用BOE蝕刻第二層間介電層132，並形成位元線接觸孔132a。
請參考圖2與圖10所示，在步驟280中，一第三層間介電質133形成在位元線160上。在本揭露的一些實施例中，可用CVD沉積BPSG以形成第三層間介電質133。
請參考圖2與圖1所示，在步驟290中，一儲存節點170形成在第三層間介電質133上。儲存節點170穿經第三層間介電質133與第二層間介電質132接觸儲存節點著陸墊150。在本揭露的一些實施例中，形成儲存節點170還包括形成穿經第一層間介電質131與第二層間介電質132的儲存節點接觸孔133a。之後，一導電層(圖未示)沉積在第三層間介電質133上，並填滿儲存節點接觸孔133a。接下來，可以微影製程(photolithography process)圖案化導電層，以形成儲存節點170。
在本揭露中所提供之一種半導體記憶體元件200之製備方法中，使用如使用鍺烷(germane)或金屬電鍍之化學反應的高選擇性製 程，以在插塞140上形成儲存節點著陸墊150。相較於使用在習知技術中的傳統圖案化以形成著陸墊，當需要非常高精確度時，在本揭露中所提供之製備方法可避免在各著陸墊之間的多餘連接(unwanted connection)，也因此相較於傳統圖案化方法而言，提供較高的可靠度，也因此改善良率。
再者，相較於使用在習知技術中的傳統圖案化方法，其係為了形成複雜形狀之接觸孔而需要許多步驟而言，在本揭露中所提供之製備方法包含較少步驟，也因此簡化製程。
本揭露之一實施例提供一種半導體記憶體元件。該半導體記憶體元件包括一基底，具有一汲極以及一源極；一閘極結構，配置在該基底上，並位在該汲極與該源極之間；一第一介電質，配置在該基底上，並覆蓋該閘極結構；一第二介電質，配置在該第一介電質上；一插塞，具有一第一部位以及一第二部位，該第一部位位在該第一介電質中，該第二部位位在該第二介電質中，其中該第一部位接觸該基底的該源極；一儲存節點著陸墊，覆蓋該插塞的該第二部位，且該第二介電質覆蓋儲存節點著陸墊；一位元線，連接該基底的該汲極；一第三介電質，配置在該位元線上，且該位元線配置在該第二介電質與該第三介電質之間；以及一儲存節點，配置在該第三介電質上，並穿經該第二介電質與該第三介電質接觸該儲存節點著陸墊。
本揭露之另一實施例提供一種半導體記憶體元件之製備方法。該半導體記憶體元件之製備方法的步驟包括：提供一基底，該基底具有一汲極、一源極以及一閘極結構，該閘極結構配置在該基底上，並位在該汲極與源極之間；形成一第一介電質，以覆蓋該基底與該閘極結構；在該第一介電質中形成一插塞，該插塞具有一第一部位，該第一部位接觸該 基底的該源極；穿經該第一介電質以暴露該插塞的一第二部位；在該插塞之暴露的該第二部位上形成一儲存節點著陸墊；在該第一介電質上形成一第二介電質，並覆蓋該儲存節點著陸墊；穿經該第二介電質與該第一介電質形成連接該基底的一位元線；在該位元線上形成一第三介電質；以及在該第三介電質上形成一儲存節點，其中該儲存節點穿經該第三介電質與該第二介電質接觸該儲存節點著陸墊。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體記憶體元件
110:基底
120:閘極結構
121:矽化物
122:多晶矽
123:閘極氧化物
124:間隙子
131:第一層間介電質
132:第二層間介電質
133:第三層間介電質
133a:儲存節點接觸孔
140:插塞
141:第一部位
142:第二部位
150:儲存節點著陸墊
160:位元線
170:儲存節點
180:位元線著陸墊

Claims (9)

  1. 一種半導體記憶體元件之製備方法，其步驟包括：提供一基底，該基底具有一汲極、一源極以及一閘極結構，該閘極結構配置在該基底上，並位在該汲極與源極之間；形成一第一介電質，以覆蓋該基底與該閘極結構；在該第一介電質中形成一插塞，該插塞具有一第一部位，該第一部位接觸該基底的該源極；透過該第一介電質以暴露該插塞的一第二部位；在該插塞之暴露的該第二部位上形成一儲存節點著陸墊；在該第一介電質上形成一第二介電質，並覆蓋該儲存節點著陸墊；穿經該第二介電質與該第一介電質形成連接該基底的一位元線；在該位元線上形成一第三介電質；以及在該第三介電質上形成一儲存節點，其中該儲存節點穿經該第三介電質與該第二介電質接觸該儲存節點著陸墊；其中在該插塞之暴露的該第二部位上形成該儲存節點著陸墊的該步驟包括一化學反應；其中該插塞包含銅，且形成該儲存節點著陸墊的該步驟包括使該插塞的該第二部位與鍺烷(germane)發生化學反應。
  2. 一種半導體記憶體元件之製備方法，其步驟包括：提供一基底，該基底具有一汲極、一源極以及一閘極結構，該閘 極結構配置在該基底上，並位在該汲極與源極之間；形成一第一介電質，以覆蓋該基底與該閘極結構；在該第一介電質中形成一插塞，該插塞具有一第一部位，該第一部位接觸該基底的該源極；透過該第一介電質以暴露該插塞的一第二部位；在該插塞之暴露的該第二部位上形成一儲存節點著陸墊；在該第一介電質上形成一第二介電質，並覆蓋該儲存節點著陸墊；穿經該第二介電質與該第一介電質形成連接該基底的一位元線；在該位元線上形成一第三介電質；以及在該第三介電質上形成一儲存節點，其中該儲存節點穿經該第三介電質與該第二介電質接觸該儲存節點著陸墊；其中形成該儲存節點著陸墊的該步驟包括電鍍該插塞的該第二部位。
  3. 如請求項2所述之製備方法，其中以銅、銀、金或鋁電鍍該插塞的該第二部位，以形成該儲存節點著陸墊。
  4. 一種半導體記憶體元件之製備方法，其步驟包括：提供一基底，該基底具有一汲極、一源極以及一閘極結構，該閘極結構配置在該基底上，並位在該汲極與源極之間；形成一第一介電質，以覆蓋該基底與該閘極結構；在該第一介電質中形成一插塞，該插塞具有一第一部位，該第一 部位接觸該基底的該源極；透過該第一介電質以暴露該插塞的一第二部位；在該插塞之暴露的該第二部位上形成一儲存節點著陸墊；在該第一介電質上形成一第二介電質，並覆蓋該儲存節點著陸墊；穿經該第二介電質與該第一介電質形成連接該基底的一位元線；在該位元線上形成一第三介電質；以及在該第三介電質上形成一儲存節點，其中該儲存節點穿經該第三介電質與該第二介電質接觸該儲存節點著陸墊；其中暴露該插塞之該第二部位的該步驟包括以氧化物拋光(oxide buffing)該第一介電質，以暴露該插塞。
  5. 如請求項4所述之製備方法，其中該氧化物拋光包括化學機械研磨。
  6. 如請求項4所述之製備方法，其中形成該儲存節點的該步驟包括：形成穿經該第三介電質與該第二介電質的一儲存節點接觸孔，以便暴露該儲存節點著陸墊；在該第三介電質上與該儲存節點接觸孔中形成一導電層，以使該導電層接觸該儲存節點著陸墊；以及圖案化該導電層，以形成該儲存節點。
  7. 如請求項4所述之製備方法，其中形成該插塞的該步驟包括：在該第一介電質中形成一插塞接觸孔，以暴露該基底的該源極； 在該插塞接觸孔中形成一導電層，且該導電層覆蓋該第一介電質，以使該導電層接觸該基底的該源極；以及移除在該第一介電質上的該導電層之該部分，以形成該插塞。
  8. 如請求項4所述之製備方法，其中形成該位元線的該步驟包括：在該第二介電質中形成一位元線接觸孔，以暴露該基底的該汲極；在該第二介電質上與該位元線接觸孔中形成一導電層，以使該導電層接觸位在該基底之該汲極上的一位元線著陸墊；以及圖案化該導電層，以形成該位元線。
  9. 如請求項4所述之製備方法，其中形成該第一介電質、該第二介電質以及該第三介電質的該等步驟包括硼磷矽玻璃的化學氣相沉積。
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