CN111987097A - 半导体存储器元件及其制备方法 - Google Patents
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Abstract
一种半导体存储器元件及其制备方法。半导体存储器元件具有基底、栅极结构、第一介电质、第二介电质、插塞、储存节点着陆垫、位元线、第三介电质及储存节点。基底具有漏极以及源极。栅极结构配置在基底上，在漏极与源极之间。第一介电质配置在基底上，覆盖栅极结构。第二介电质配置在第一介电质上。插塞具有第一部位及第二部位，第一部位在第一介电质中，第二部位在第二介电质中，第一部位接触基底的源极。储存节点着陆垫覆盖插塞的第二部位，第二介电质覆盖储存节点着陆垫。位元线配置在第二介电质与第三介电质之间，且连接基底的漏极。第三介电质配置在位元线上。储存节点配置在第三介电质上，并穿经第二介电质与第三介电质接触储存节点着陆垫。
Description
技术领域
本申请案主张2019/05/23申请的美国正式申请案第16/421,024号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是涉及一种半导体存储器元件及其制备方法。特别是涉及一种具有自对准着陆垫的半导体存储器元件及其制备方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)的储存节点的电容(capacitance)对其效能是至关重要的。在读取资料时，不足的电容导致较短的再新时间(refresh times)以及不足的电压差。也因此提出电容位于位元线上(capacitor over bitline，COB)的架构，以消除在储存节点的尺寸与形状上的限制。将储存节点配置在位元线上以取代位在多层之间，其是指多个储存节点并不会平坦，且设计在一三维架构(three-dimensional configuration)中。
然而，电容位于位元线上(COB)的架构增加在位元线上的储存节点，因此由于基底的源极与储存节点之间的距离增加，所以需要具有较加深宽比 (aspect ratio)的一储存节点接触孔。当对于高度集成化的存储器装置的设计规则规模(scale)从大约在1Mbit-grade DRAM元件时代中的1mm level 缩减到1Gbit-grade DRAM元件时代中的0.15mmlevel时，空间效率(space efficiency)的问题变得更至关重要。是已提出使用着陆垫(landing pad)的技术取代储存节点接触孔的蚀刻制程当成补救方法。
尽管如此，因为结合着陆垫与层间连结(inter-layer connection)的复杂形状，所以使用现有技术形成着陆垫的传统方法需要复杂的步骤。再者，当设计规则规模缩减时，传统方法需要具有非常高的精确度的微影 (photolithography)。甚至在制程中非常微小的缺陷可造成在这些着陆垫之间多余的连接(unwanted connection)以及破坏存储器元件。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体存储器元件。该半导体存储器元件包括一基底，具有一漏极以及一源极；一栅极结构，配置在该基底上，并位在该漏极与该源极之间；一第一介电质，配置在该基底上，并覆盖该栅极结构；一第二介电质，配置在该第一介电质上；一插塞，具有一第一部位以及一第二部位，该第一部位位在该第一介电质中，该第二部位位在该第二介电质中，其中该第一部位接触该基底的该源极；一储存节点着陆垫，覆盖该插塞的该第二部位，且该第二介电质覆盖储存节点着陆垫；一位元线，连接该基底的该漏极；一第三介电质，配置在该位元线上，且该位元线配置在该第二介电质与该第三介电质之间；以及一储存节点，配置在该第三介电质上，并穿经该第二介电质与该第三介电质接触该储存节点着陆垫。
在本公开的一些实施例中，该插塞包含铜、钨或铝。
在本公开的一些实施例中，该插塞包含铜，且该储存节点着陆垫包含锗化铜(Cu3Ge)。
在本公开的一些实施例中，该储存节点着陆垫包含铜、金、银或铝。
在本公开的一些实施例中，所述的半导体存储器元件还包括一位元线着陆垫，位在该基底的该漏极上，其中该位元线通过该位元线着陆垫连接基底的该漏极。
在本公开的一些实施例中，该位元线包含铝。
在本公开的一些实施例中，该第一介电质、该第二介电质以及该第三介电质包含二氧化硅(silicon dioxide)。
本公开的一些实施例中，该第一介电质、该第二介电质以及该第三介电质包含硼磷硅玻璃(borophosphorous silicate glass)。
本公开的一些实施例中，该栅极结构还包括一硅化物(silicide)、一多晶硅(polycrystalline silicon)、一栅极氧化物(gate oxide)以及一间隙子 (spacer)。
本公开的另一实施例提供一种半导体存储器元件的制备方法。该半导体存储器元件的制备方法的步骤包括：提供一基底，该基底具有一漏极、一源极以及一栅极结构，该栅极结构配置在该基底上，并位在该漏极与源极之间；形成一第一介电质，以覆盖该基底与该栅极结构；在该第一介电质中形成一插塞，该插塞具有一第一部位，该第一部位接触该基底的该源极；通过该第一介电质以暴露该插塞的一第二部位；在该插塞的暴露的该第二部位上形成一储存节点着陆垫；在该第一介电质上形成一第二介电质，并覆盖该储存节点着陆垫；穿经该第二介电质与该第一介电质形成连接该基底的一位元线；在该位元线上形成一第三介电质；以及在该第三介电质上形成一储存节点，其中该储存节点穿经该第三介电质与该第二介电质接触该储存节点着陆垫。
在本公开的一些实施例中，在该插塞的暴露的该第二部位上形成该储存节点着陆垫的该步骤包括一化学反应(chemical reaction)。
在本公开的一些实施例中，该插塞包含铜，且形成该储存节点着陆垫的该步骤包括使该插塞的该第二部位与锗烷(germane)发生化学反应。
在本公开的一些实施例中，形成该储存节点着陆垫的该步骤包括电镀(electroplating)该插塞的该第二部位。
在本公开的一些实施例中，以铜、银、金或铝电镀该插塞的该第二部位，以形成该储存节点着陆垫。
在本公开的一些实施例中，暴露该插塞的该第二部位的该步骤包括以氧化物抛光(oxide buffing)该第一介电质，以暴露该插塞。
在本公开的一些实施例中，该氧化物抛光包括化学机械研磨(chemicalmechanical polishing)。
在本公开的一些实施例中，形成该储存节点的该步骤包括：形成穿经该第三介电质与该第二介电质的一储存节点接触孔，以便暴露该储存节点着陆垫；在该第三介电质上与该储存节点接触孔中形成一导电层，以使该导电层接触该储存节点着陆垫；以及图案化该导电层，以形成该储存节点。
在本公开的一些实施例中，形成该插塞的该步骤包括：在该第一介电质中形成一插塞接触孔，以暴露该基底的该源极；在该插塞接触孔中形成一导电层，且该导电层覆盖该第一介电质，以使该导电层接触该基底的该源极；以及移除在该第一介电质上的该导电层的该部分，以形成该插塞。
在本公开的一些实施例中，形成该位元线的该步骤包括：在该第二介电质中形成一位元线接触孔，以暴露该基底的该漏极；在该第二介电质上与该位元线接触孔中形成一导电层，以使该导电层接触位在该基底的该漏极上的一位元线着陆垫；以及图案化该导电层，以形成该位元线。
在本公开的一些实施例中，形成该第一介电质、该第二介电质以及该第三介电质的步骤包括硼磷硅玻璃的化学气相沉积(chemical vapor deposition)。
上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本公开详细描述得以获得较佳了解。构成本公开的申请专利范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的申请专利范围所界定的本公开的精神和范围。
附图说明
参阅实施方式与申请专利范围合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体存储器元件结构的剖视示意图。
图2为依据本公开一些实施例的一种半导体存储器元件的制备方法的流程图。
图3至图10为依据本公开一些实施例的一种半导体存储器元件的制备方法中的各步骤结果的剖视示意图。
其中，附图标记说明如下：
100 半导体存储器元件
110 基底
120 栅极结构
121 硅化物
122 多晶硅
123 栅极氧化物
124 间隙子
131 第一层间介电质
131a 插塞接触孔
132 第二层间介电质
132a 位元线接触孔
133 第三层间介电质
133a 储存节点接触孔
140 插塞
141 第一部位
142 第二部位
150 储存节点着陆垫
160 位元线
170 储存节点
180 位元线着陆垫
200 制备方法
210 步骤
220 步骤
230 步骤
240 步骤
250 步骤
260 步骤
270 步骤
280 步骤
290 步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于制程条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为依据本公开一些实施例的一种半导体存储器元件结构的剖视示意图。请参考图1，在本公开所提供的半导体存储器元件100具有一基底110，基底110则具有一漏极(drain)(图未示)以及一源极(source)(图未示)。一栅极结构120配置在基底110上，且位在漏极与源极之间。半导体存储器元件100还包括一第一层间介电质(first inter-layerdielectric)131、一第二层间介电质132、一插塞(plug)140、一储存节点着陆垫(storagenode landing pad)150、一位元线(bit line)160、一第三层间介电质133以及一储存节点170。在一实施例中，栅极结构120还具有一硅化物(silicide)121、一多晶硅(polycrystalline silicon)122、一栅极氧化物(gate oxide)123以及一间隙子(spacer)124。
第一层间介电质131配置在基底110上，且第二层间介电质132配置在第一层间介电质131上。插塞140具有一第一部位(first part)141以及一第二部位142，第一部位141位在第一层间介电质131中，且接触基底110的源极(图未示)，第二部位142位在第二层间介电质132中。储存节点着陆垫150覆盖插塞140位在第二层间介电质132中的第二部位142。在一实施例中，插塞140的材料包含铜，且储存节点着陆垫150包含锗化铜(Cu3Ge)。插塞140与储存节点着陆垫150亦可由其他材料所制。在其他实施例中，插塞140可包含钨(tungsten)或铝，且储存节点着陆垫150可包含金、银或铝，其是取决于制造流程，将于后详述。
位元线160配置在第二层间介电质132与第三层间介电质133之间，并连接基底110的漏极(图未示)。在一实施例中，基底110还可包括一位元线着陆垫(bit line landingpad)180，且位元线160可通过接触位元线着陆垫 180而连接基底110的漏极。
储存节点170配置在第三层间介电质133上，并穿经第二层间介电质 132与第三层间介电质133接触储存节点着陆垫150，也因此电性连接基底 110的源极(图未示)。
图2为依据本公开一些实施例的一种半导体存储器元件的制备方法的流程图。图3至图10为依据本公开一些实施例的一种半导体存储器元件的制备方法中的各步骤结果的剖视示意图。请参考图2与图3，其是本公开一实施例中一种半导体存储器元件的制备方法200。首先，在步骤210中，提供一基底110，基底110具有一漏极(图未示)、一源极(图未示)以及一栅极结构120，栅极结构120配置在基底110上，并位在漏极与源极之间。在一些实施例中，基底110还可具有一位元线着陆垫180，以帮助接下来的制程步骤。
请参考图2与图4，在步骤220中，一第一层间介电质131形成在基底 110上，其中第一层间介电质131覆盖基底110与栅极结构120。在本公开的一些实施例中，硼磷硅玻璃(borophosphorous silica glass，BPSG)可以化学气相沉积(chemical vapordeposition，CVD)而沉积在基底110上，以形成第一层间介电质131。
请参考图2与图5，在步骤230中，一插塞140形成在第一层间介电质 131中。插塞140具有一第一部位140，第一部位141接触基底110的源极 (图未示)。形成插塞还可分成多个步骤。举例来说，在本公开的一些实施例中，形成插塞可包括用缓冲氧化蚀刻溶液(buffered oxide etchant，BOE) 蚀刻第一层间介电质131的步骤，以形成一插塞接触孔(plug contact hole) 131a。再者，一导电层(图未示)形成在第一层间介电质131上与插塞接触孔131a中，以使导电层接触基底110的源极。在本公开的一实施例中，铜以CVD沉积在第一层间介电质131上，且之后蚀刻第一层间介电质131，以从第一层间介电质131移除铜，以使仅余留在插塞接触孔131a中的铜，也因此形成接触基底110的源极的插塞140。其他材料可被使用在导电层。在本公开的另一实施例中，导电层包括钨，其是可通过类似于上述制程的一制程以形成插塞140。
如图2与图6所示，在步骤240中，通过第一层间介电质131暴露插塞 140。在本公开的一实施例中，为了暴露插塞140以及形成插塞140的暴露的一第二部位142，是可使用如化学机械研磨(chemical mechanical polishing， CMP)的氧化物抛光(oxide buffing)的一传统技术，移除第一层间介电质 131的该部分。在本公开的另一实施例中，可使用氧化物蚀刻剂(oxide etchant)蚀刻第一层间介电质131，并暴露插塞140的第二部位142。
接下来，如图2与图7所示，在步骤250中，一储存节点着陆垫150 形成在插塞140的第二部位142上。在一实施例中，插塞140包含铜，且形成储存节点着陆垫150的步骤还包括将锗烷(germane)使用在完成的结构 (resultant structure)。锗烷(germane)与插塞140的第二部位142产生化学反应，并产生覆盖插塞140的第二部位142的一锗化铜(Cu3Ge)层，其是可当成储存节点着陆垫150使用。由于锗烷(germane)不会与第一层间介电质131(例如BPSG)产生化学反应，所以锗化铜(Cu3Ge)层可选择地形成在插塞140的第二部位142上。因此，因为不需要图案化，所以可以简化制流程。再者，因为上述化学反应的高选择性(highselectivity)，所以储存节点着陆垫150为自对准(self-aligning)，且可避免由于在图案化制程中的缺陷造成在储存节点着陆垫150之间例如阶梯残留(stringer)或桥接现象(bridge phenomenon)的多余的连接(unwanted connections)。亦可使用其他选择的制程以形成储存节点着陆垫150。在本公开的一实施例中，可使用电镀(electroplating)产生储存节点着陆垫150。相较于第一层间介电质131，由于插塞140为高导电性(highlyconductive)，所以可使用电镀制程在插塞 140的第二部位142形成一高选择层(highlyselective layer)。
请参考图2与图8所示，在步骤260中，一第二层间介电质132形成在第一层间介电质131上，其是覆盖在前述步骤中所形成的储存节点着陆垫 150。在本公开的一实施例中，BPSG可以CVD沉积在第一层间介电质131 上，以形成第二层间介电质132。
请参考图2与图9所示，在步骤270中，形成位元线160以穿经第一层间介电质131与第二层间介电质32连接基底110上的漏极(图未示)。在本公开的一些实施例中，形成位元线160的步骤还可包括下列步骤：形成位元线接触孔(bit line contact hole)132a，其是穿经第一层间介电质131与第二层间介电质132暴露在基底110上的位元线着陆垫180；在第二层间介电质132上形成一导电层(图未示)，并填满位元线接触孔132a；以及图案化导电层，以形成位元线160。在本公开的一实施例中，可使用BOE蚀刻第二层间介电层132，并形成位元线接触孔132a。
请参考图2与图10所示，在步骤280中，一第三层间介电质133形成在位元线160上。在本公开的一些实施例中，可用CVD沉积BPSG以形成第三层间介电质133。
请参考图2与图1所示，在步骤290中，一储存节点170形成在第三层间介电质133上。储存节点170穿经第三层间介电质133与第二层间介电质 132接触储存节点着陆垫150。在本公开的一些实施例中，形成储存节点170 还包括形成穿经第一层间介电质131与第二层间介电质132的储存节点接触孔133a。之后，一导电层(图未示)沉积在第三层间介电质133上，并填满储存节点接触孔133a。接下来，可以微影制程(photolithography process)图案化导电层，以形成储存节点170。
在本公开中所提供的一种半导体存储器元件200的制备方法中，使用如使用锗烷(germane)或金属电镀的化学反应的高选择性制程，以在插塞140 上形成储存节点着陆垫150。相较于使用在现有技术中的传统图案化以形成着陆垫，当需要非常高精确度时，在本公开中所提供的制备方法可避免在各着陆垫之间的多余连接(unwanted connection)，也因此相较于传统图案化方法而言，提供较高的可靠度，也因此改善良率。
再者，相较于使用在现有技术中的传统图案化方法，其是为了形成复杂形状的接触孔而需要许多步骤而言，在本公开中所提供的制备方法包含较少步骤，也因此简化制程。
本公开的一实施例提供一种半导体存储器元件。该半导体存储器元件包括一基底，具有一漏极以及一源极；一栅极结构，配置在该基底上，并位在该漏极与该源极之间；一第一介电质，配置在该基底上，并覆盖该栅极结构；一第二介电质，配置在该第一介电质上；一插塞，具有一第一部位以及一第二部位，该第一部位位在该第一介电质中，该第二部位位在该第二介电质中，其中该第一部位接触该基底的该源极；一储存节点着陆垫，覆盖该插塞的该第二部位，且该第二介电质覆盖储存节点着陆垫；一位元线，连接该基底的该漏极；一第三介电质，配置在该位元线上，且该位元线配置在该第二介电质与该第三介电质之间；以及一储存节点，配置在该第三介电质上，并穿经该第二介电质与该第三介电质接触该储存节点着陆垫。
本公开的另一实施例提供一种半导体存储器元件的制备方法。该半导体存储器元件的制备方法的步骤包括：提供一基底，该基底具有一漏极、一源极以及一栅极结构，该栅极结构配置在该基底上，并位在该漏极与源极之间；形成一第一介电质，以覆盖该基底与该栅极结构；在该第一介电质中形成一插塞，该插塞具有一第一部位，该第一部位接触该基底的该源极；穿经该第一介电质以暴露该插塞的一第二部位；在该插塞的暴露的该第二部位上形成一储存节点着陆垫；在该第一介电质上形成一第二介电质，并覆盖该储存节点着陆垫；穿经该第二介电质与该第一介电质形成连接该基底的一位元线；在该位元线上形成一第三介电质；以及在该第三介电质上形成一储存节点，其中该储存节点穿经该第三介电质与该第二介电质接触该储存节点着陆垫。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离申请专利范围所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。
Claims (20)
1.一种半导体存储器元件，包括：
一基底，具有一漏极以及一源极；
一栅极结构，配置在该基底上，并位在该漏极与该源极之间；
一第一介电质，配置在该基底上，并覆盖该栅极结构；
一第二介电质，配置在该第一介电质上；
一插塞，具有一第一部位以及一第二部位，该第一部位位在该第一介电质中，该第二部位位在该第二介电质中，其中该第一部位接触该基底的该源极；
一储存节点着陆垫，覆盖该插塞的该第二部位，且该第二介电质覆盖储存节点着陆垫；
一位元线，连接该基底的该漏极；
一第三介电质，配置在该位元线上，且该位元线配置在该第二介电质与该第三介电质之间；以及
一储存节点，配置在该第三介电质上，并穿经该第二介电质与该第三介电质接触该储存节点着陆垫。
2.如权利要求1所述的半导体存储器元件，其中该插塞包含铜、钨或铝。
3.如权利要求2所述的半导体存储器元件，其中该插塞包含铜，且该储存节点着陆垫包含锗化铜。
4.如权利要求1所述的半导体存储器元件，其中该储存节点着陆垫包含铜、金、银或铝。
5.如权利要求1所述的半导体存储器元件，还包括一位元线着陆垫，位在该基底的该漏极上，其中该位元线通过该位元线着陆垫连接基底的该漏极。
6.如权利要求1所述的半导体存储器元件，其中该位元线包含铝。
7.如权利要求1所述的半导体存储器元件，其中该第一介电质、该第二介电质以及该第三介电质包含二氧化硅。
8.如权利要求7所述的半导体存储器元件，其中该第一介电质、该第二介电质以及该第三介电质包含硼磷硅玻璃。
9.如权利要求1所述的半导体存储器元件，其中该栅极结构还包括一硅化物、一多晶硅、一栅极氧化物以及一间隙子。
10.一种半导体存储器元件的制备方法，其步骤包括：
提供一基底，该基底具有一漏极、一源极以及一栅极结构，该栅极结构配置在该基底上，并位在该漏极与源极之间；
形成一第一介电质，以覆盖该基底与该栅极结构；
在该第一介电质中形成一插塞，该插塞具有一第一部位，该第一部位接触该基底的该源极；
通过该第一介电质以暴露该插塞的一第二部位；
在该插塞的暴露的该第二部位上形成一储存节点着陆垫；
在该第一介电质上形成一第二介电质，并覆盖该储存节点着陆垫；
穿经该第二介电质与该第一介电质形成连接该基底的一位元线；
在该位元线上形成一第三介电质；以及
在该第三介电质上形成一储存节点，其中该储存节点穿经该第三介电质与该第二介电质接触该储存节点着陆垫。
11.如权利要求10所述的制备方法，其中在该插塞的暴露的该第二部位上形成该储存节点着陆垫的该步骤包括一化学反应。
12.如权利要求11所述的制备方法，其中该插塞包含铜，且形成该储存节点着陆垫的该步骤包括使该插塞的该第二部位与锗烷发生化学反应。
13.如权利要求10所述的制备方法，其中形成该储存节点着陆垫的该步骤包括电镀该插塞的该第二部位。
14.如权利要求13所述的制备方法，其中以铜、银、金或铝电镀该插塞的该第二部位，以形成该储存节点着陆垫。
15.如权利要求10所述的制备方法，其中暴露该插塞的该第二部位的该步骤包括以氧化物抛光该第一介电质，以暴露该插塞。
16.如权利要求15所述的制备方法，其中该氧化物抛光包括化学机械研磨。
17.如权利要求10所述的制备方法，其中形成该储存节点的该步骤包括：
形成穿经该第三介电质与该第二介电质的一储存节点接触孔，以便暴露该储存节点着陆垫；
在该第三介电质上与该储存节点接触孔中形成一导电层，以使该导电层接触该储存节点着陆垫；以及
图案化该导电层，以形成该储存节点。
18.如权利要求10所述的制备方法，其中形成该插塞的该步骤包括：
在该第一介电质中形成一插塞接触孔，以暴露该基底的该源极；
在该插塞接触孔中形成一导电层，且该导电层覆盖该第一介电质，以使该导电层接触该基底的该源极；以及
移除在该第一介电质上的该导电层的部分，以形成该插塞。
19.如权利要求10所述的制备方法，其中形成该位元线的该步骤包括：
在该第二介电质中形成一位元线接触孔，以暴露该基底的该漏极；
在该第二介电质上与该位元线接触孔中形成一导电层，以使该导电层接触位在该基底的该漏极上的一位元线着陆垫；以及
图案化该导电层，以形成该位元线。
20.如权利要求10所述的制备方法，其中形成该第一介电质、该第二介电质以及该第三介电质的步骤包括硼磷硅玻璃的化学气相沉积。
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| WO2023216788A1 (zh) * | 2022-05-10 | 2023-11-16 | 华为技术有限公司 | 存储器及其制备方法、电子设备 |
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