CN113345898A - 半导体器件及其制造方法 - Google Patents

Abstract

半导体器件包括：元件隔离区；第一有源区，由元件隔离区界定并且沿第一方向延伸，第一有源区包括设置在第一高度处的第一部分和第二部分以及设置在位于第一高度上方的第二高度处的第三部分；以及栅电极，设置在元件隔离区和第一有源区中的每一个内并且沿不同于第一方向的第二方向延伸。第二部分沿第一方向与第一部分间隔开，并且第三部分与第一部分和第二部分中的每一个接触。第一部分沿第二方向的第一宽度小于第三部分沿第二方向的第二宽度。

Description

半导体器件及其制造方法

本申请要求于2020年2月18日在韩国知识产权局提交的第10-2020-0019561号韩国专利申请的权益，其内容通过全文引用并入本文。

技术领域

本公开的实施例涉及半导体器件及其制造方法。

背景技术

掩埋沟道阵列晶体管(BCAT)包括掩埋在沟槽中以克服DRAM结构的短沟道效应的栅电极。

另一方面，随着半导体元件变得越来越高度集成，各个电路图案被进一步小型化以在相同区域中实现更多的半导体元件。也就是说，半导体元件的构成元件的设计规则减少。随着DRAM器件也变得集成，电容器中可以充电的电荷量稳步下降。因此，正在进行研究以增加电容器中存储的电荷量并且减少泄漏。

发明内容

本公开的实施例提供了一种半导体器件及其制造方法，其中通过增加设置有栅电极的元件隔离区的水平宽度来提高可靠性，从而减少栅电极之间的负面影响。

根据本公开的示例性实施例，提供了一种半导体器件，包括：元件隔离区；第一有源区，由元件隔离区界定并且沿第一方向延伸，其中第一有源区包括设置在第一高度处的第一部分和第二部分以及设置在位于第一高度上方的第二高度处的第三部分；以及栅电极，设置在元件隔离区和第一有源区中的每一个内并且沿不同于第一方向的第二方向延伸。第一有源区的第二部分沿第一方向与第一有源区的第一部分间隔开，并且第一有源区的第三部分与第一有源区的第一部分和第二部分中的每一个接触。第一有源区的第一部分沿第二方向的第一宽度小于第一有源区的第三部分沿第二方向的第二宽度。

根据本公开的示例性实施例，提供了一种半导体器件，包括：元件隔离区；第一有源区，由元件隔离区界定并且沿第一方向延伸，其中第一有源区包括设置在第一高度处的第一部分和第二部分以及设置在位于第一高度上方的第二高度处的第三部分；以及第二有源区，由元件隔离区界定并且沿第一方向延伸，其中第二有源区沿第二方向与第一有源区间隔开，其中第二方向不同于第一方向，并且第二有源区包括设置在第一高度处的第一部分和第二部分以及设置在第二高度处的第三部分。第一有源区的第二部分沿第一方向与第一有源区的第一部分间隔开，并且第一有源区的第三部分与第一有源区的第一部分和第二部分中的每一个接触。第二有源区的第二部分沿第一方向与第二有源区的第一部分间隔开，并且第二有源区的第三部分与第二有源区的第一部分和第二部分中的每一个接触。第一有源区的第一部分与第二有源区的第二部分之间的元件隔离区沿第二方向的第一宽度大于第一有源区的第三部分与第二有源区的第三部分之间的元件隔离区沿第二方向的第二宽度。

根据本公开的示例性实施例，提供了一种用于制造半导体器件的方法，包括：在衬底上形成限定有源区的第一沟槽；沿第一沟槽的侧壁和底表面形成第一绝缘膜；在第一绝缘膜上形成部分地填充第一沟槽的牺牲膜；在牺牲膜上并且沿第一绝缘膜的侧壁形成第二绝缘膜；去除第二绝缘膜、牺牲膜和第一绝缘膜的形成在牺牲膜的侧壁和底表面上的部分，以暴露第一沟槽的下部；蚀刻第一沟槽的被暴露的侧壁和底表面以形成第二沟槽；形成填充第一沟槽和第二沟槽中的每一个的内部的元件隔离区；以及在有源区和元件隔离区中的每一个内形成沿第一方向延伸的栅电极。

根据本公开的示例性实施例，提供了一种半导体器件，包括：元件隔离区；以及第一有源区，由元件隔离区界定并且沿第一方向延伸，其中第一有源区包括均设置在第一高度处的第一部分和第二部分以及设置在位于第一高度上方的第二高度处的第三部分。第一有源区的第二部分沿第一方向与第一有源区的第一部分间隔开，并且第一有源区的第三部分与第一有源区的第一部分和第二部分中的每一个接触。第一有源区的第一部分沿第二方向的第一宽度小于第一有源区的第三部分沿第二方向的第二宽度，其中第二方向不同于第一方向。第一有源区的第一部分沿第二方向与第一有源区的第三部分的第一侧壁间隔开，并且第一有源区的第二部分沿第二方向与第一有源区的第三部分的第二侧壁间隔开，其中第一有源区的第三部分的第二侧壁与第一有源区的第三部分的第一侧壁相对。

附图说明

图1是根据本公开的一些实施例的半导体器件的布局图。

图2是根据本公开的一些实施例的半导体器件的第一高度的布局图。

图3是根据本公开的一些实施例的半导体器件的第二高度的布局图。

图4是沿图1至图3的线A-A’截取的截面视图。

图5是沿图1至图3的线B-B’截取的截面视图。

图6是第一高度处的布局图，其示出了根据本公开的其他实施例的半导体器件。

图7和图8是示出了根据本公开的其他实施例的半导体器件的截面视图。

图9是第三高度处的布局图，其示出了根据本公开的其他实施例的半导体器件。

图10和图11是分别沿图9的线A-A’和线B-B’截取的截面视图。

图12和图13是示出了根据本公开的其他一些实施例的半导体器件的截面视图。

图14和图15是示出了根据本公开的其他一些实施例的半导体器件的截面视图。

图16是示出了根据本公开的其他一些实施例的半导体器件的截面视图。

图17是示出了根据本公开的其他一些实施例的半导体器件的截面视图。

图18是示出了根据本公开的其他一些实施例的半导体器件的截面视图。

图19是示出了根据本公开的其他实施例的半导体器件的截面视图。

图20是示出了根据本公开的其他实施例的半导体器件的截面视图。

图21、图23、图25、图27、图30和图32是第一高度处的中间阶段布局图，其示出了根据本公开的一些实施例的用于制造半导体器件的方法。

图22、图24、图26、图28、图29、图31和图33至图35示出了根据本公开的一些实施例的用于制造半导体器件的方法的中间阶段。

具体实施方式

在下文中，将参照图1至图5描述根据本公开的一些实施例的半导体器件。在附图中，相同或相似的附图标记可以贯穿本说明书指示相同的组件。

图1是根据本公开的一些实施例的半导体器件的布局图。图2是根据本公开的一些实施例的半导体器件的第一高度的布局图。图3是根据本公开的一些实施例的半导体器件的第二高度的布局图。图4是沿图1至图3的线A-A’截取的截面视图。图5是沿图1至图3的线B-B’截取的截面视图。

参照图1，根据本公开的一些实施例的半导体器件包括多个有源区ARi，其中i是正整数。如图4所示，多个有源区中的每个有源区设置在衬底100上。多个有源区中的每个有源区由第一元件隔离区110(如图4所示)和第二元件隔离区120(如图4所示)界定。多个有源区中的每个有源区沿第一方向DR1延伸。

根据一些实施例，随着半导体器件的设计规则减少，如图1所示，多个有源区中的每个有源区沿对角线或斜线具有条形。

根据一些实施例，多个有源区例如包括第一有源区AR1至第五有源区AR5。第三有源区AR3、第一有源区AR1、第二有源区AR2和第四有源区AR4沿不同于第一方向DR1的第二方向DR2顺序地彼此间隔开。第五有源区AR5沿垂直于第二方向DR2的第三方向DR3与第三有源区AR3间隔开。

根据一些实施例，第三有源区AR3和第二有源区AR2沿第二方向DR2间隔开。第一有源区AR1和第四有源区AR4沿第二方向DR2间隔开。第三有源区AR3和第五有源区AR5沿第三方向DR3间隔开。

根据一些实施例，多个栅电极130(如图4所示)设置在多个有源区上并且跨多个有源区中的每个有源区延伸。多个栅电极130沿第二方向DR2彼此平行地延伸。多个栅电极130可以例如是多条字线WL。

根据一些实施例，字线WL间隔开相同的间隔。字线WL的宽度或字线WL之间的间隔由设计规则确定。

根据一些实施例，沿与第二方向正交的第三方向DR3延伸的多条位线BL位于字线WL上。多条位线BL沿第三方向DR3彼此平行地延伸。

根据一些实施例，位线BL间隔开相同的间隔。位线BL的宽度或位线BL之间的间隔由设计规则确定。

根据本公开的一些实施例的半导体器件包括设置在多个有源区上的各种接触部布置。各种接触部布置可以例如包括直接接触部DC、掩埋接触部BC、着陆焊盘LP等。

根据一些实施例，直接接触部DC意指将多个有源区中的每个有源区电连接到位线BL的接触部。掩埋接触部BC意指将多个有源区连接到电容器的下电极171(如图5所示)的接触部。

鉴于该布置，掩埋接触部BC与多个有源区中的每个有源区之间的接触面积较小。因此，在一些实施例中，设置导电着陆焊盘LP以增大与多个有源区中的每个有源区的接触面积并且增大与电容器的下电极171的接触面积。

根据一些实施例，着陆焊盘LP设置在多个有源区中的每个有源区与掩埋接触部BC之间并且设置在掩埋接触部BC与电容器的下电极171之间。在根据本公开的一些实施例的半导体器件中，着陆焊盘LP设置在掩埋接触部BC与电容器的下电极171之间。通过经由引入着陆焊盘LP而增大接触面积，多个有源区中的每个有源区与电容器的下电极171之间的接触面积增大。

在根据本公开的一些实施例的半导体器件中，直接接触部DC设置在多个有源区中的每个有源区的中央部分处。掩埋接触部BC设置在多个有源区中的每个有源区的两个端部处。

根据一些实施例，随着掩埋接触部BC设置在多个有源区中的每个有源区的两个端部处，着陆焊盘LP被设置为与多个有源区中的每个有源区的两端相邻并且部分地与掩埋接触部BC重叠。

换句话说，根据一些实施例，掩埋接触部BC与多个有源区中的每个有源区以及位于相邻字线WL之间和相邻位线BL之间的第一元件隔离区110和第二元件隔离区120重叠。

根据一些实施例，字线WL是掩埋在衬底100中的结构。字线WL跨多个有源区中的每个有源区设置在直接接触部DC或掩埋接触部BC之间。

如图1所示，根据一些实施例，两条字线WL可以跨单个有源区。由于多个有源区中的每个有源区具有倾斜形式，因此字线WL与多个有源区中的每个有源区形成小于90度的角度。

根据一些实施例，直接接触部DC和掩埋接触部BC对称地设置。因此，直接接触部DC和掩埋接触部BC沿第二方向DR2和第三方向DR3呈直线地设置。着陆焊盘LP被设置为沿第三方向DR3延伸并且沿第二方向DR2震荡的Z字形图案。

参照图2至图5，根据本公开的一些实施例的半导体器件包括衬底100、第一有源区AR1至第五有源区AR5、第一元件隔离区110、氧化膜115、第二元件隔离区120、栅电极130、栅极覆盖图案131、栅极绝缘膜132、第一单元绝缘膜141、第二单元绝缘膜142、第一布线导电膜143、第二布线导电膜144、第三布线导电膜145、布线覆盖图案146、布线间隔物147、第一层间绝缘膜150、第二层间绝缘膜160、下电极171、电容器介电膜172和上电极173。

根据一些实施例，衬底100是体硅或绝缘体上硅(SOI)衬底。备选地，在其他实施例中，衬底100是硅衬底，或者包括但不限于其他材料，例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。在下文中，衬底100将被描述为硅衬底。

根据一些实施例，第一有源区AR1至第五有源区AR5由第一元件隔离区110和第二元件隔离区120界定。

根据一些实施例，第一有源区AR1沿第一方向DR1延伸。第一有源区AR1包括设置在第一高度LV1处的第一部分AR1_1和第二部分AR1_2以及设置在位于第一高度LV1上方的第二高度LV2处的第三部分AR1_3。第一高度LV1和第二高度LV2在图中由点虚线指示。

根据一些实施例，第一有源区AR1的第一部分AR1_1沿第一方向DR1与第一有源区AR1的第二部分AR1_2间隔开。第一有源区AR1的第三部分AR1_3与第一有源区AR1的第一部分AR1_1和第二部分AR1_2中的每一个接触。

根据一些实施例，第一有源区AR1的第一部分AR1_1沿第二方向DR2的第一宽度W1可以小于第一有源区AR1的第三部分AR1_3沿第二方向DR2的第二宽度W2。

根据一些实施例，第一有源区AR1的第三部分AR1_3包括第一侧壁AR1_s1和与第一侧壁AR1_s1相对的第二侧壁AR1_s2。第一部分AR1_1沿第二方向DR2与第三部分AR1_3的第一侧壁AR1_s1间隔开。第二部分AR1_2沿第二方向DR2与第三部分AR1_3的第二侧壁AR1_s2间隔开。换句话说，第一部分AR1_1和第二部分AR1_2沿垂直于第一方向DR1的方向彼此偏移。

根据一些实施例，第二有源区AR2至第五有源区AR5中的每个有源区具有与第一有源区AR1的结构类似的结构。

根据一些实施例，第二有源区AR2沿第一方向DR1延伸并且沿第二方向DR2与第一有源区AR1间隔开。第二有源区AR2包括设置在第一高度LV1处的第一部分AR2_1和第二部分AR2_2以及设置在第二高度LV2处的第三部分AR2_3。

根据一些实施例，第二有源区AR2的第一部分AR2_1沿第一方向DR1与第二有源区AR2的第二部分AR2_2间隔开。第二有源区AR2的第三部分AR2_3与第二有源区AR2的第一部分AR2_1和第二部分AR2_2中的每一个接触。

根据一些实施例，第三有源区AR3沿第一方向DR1延伸并且沿第二方向DR2与第一有源区AR1间隔开。第一有源区AR1设置在第二有源区AR2与第三有源区AR3之间。第三有源区AR3包括设置在第一高度LV1处的第一部分AR3_1和第二部分AR3_2以及设置在第二高度LV2处的第三部分AR3_3。

根据一些实施例，第三有源区AR3的第一部分AR3_1沿第一方向DR1与第三有源区AR3的第二部分AR3_2间隔开。第三有源区AR3的第三部分AR3_3与第三有源区AR3的第一部分AR3_1和第二部分AR3_2中的每一个接触。

根据一些实施例，第四有源区AR4沿第一方向DRI延伸并且可以沿第二方向DR2与第二有源区AR2间隔开。第四有源区AR4包括设置在第一高度LV1处的第一部分AR4_1和第二部分AR4_2以及设置在第二高度LV2处的第三部分AR4_3。

根据一些实施例，第四有源区AR4的第一部分AR4_1沿第一方向DR1与第四有源区AR4的第二部分AR4_2间隔开。第四有源区AR4的第三部分AR4_3与第四有源区AR4的第一部分AR4_1和第二部分AR4_2中的每一个接触。

根据一些实施例，第五有源区AR5沿第一方向DR1延伸并且沿第三方向DR3与第三有源区AR3间隔开。第五有源区AR5包括设置在第一高度LV1处的第一部分AR5_1和第二部分AR5_2以及设置在第二高度LV2处的第三部分AR5_3。

根据一些实施例，第五有源区AR5的第一部分AR5_1沿第一方向DR1与第五有源区AR5的第二部分AR5_2间隔开。第五有源区AR5的第三部分AR5_3与第五有源区AR5的第一部分AR5_1和第二部分AR5_2中的每一个接触。

根据一些实施例，第一有源区AR1的第一部分AR1_1与第二有源区AR2的第二部分AR2_2之间的沿第二方向DR2的第三宽度W3大于第一有源区AR1的第三部分AR1_3与第二有源区AR2的第三部分AR2_3之间的沿第二方向DR2的第四宽度W4。

根据一些实施例，第二元件隔离区120设置在相邻的有源区之间。例如，第二元件隔离区120设置在第三有源区AR3与第一有源区AR1之间以及第二有源区AR2与第四有源区AR4之间。

根据一些实施例，第一元件隔离区110围绕多个有源区和第二元件隔离区120。

例如，根据一些实施例，第一元件隔离区110可以围绕第一有源区AR1的第三部分AR1_3的侧壁。此外，第一元件隔离区110围绕第一有源区AR1的第一部分AR1_1和第二部分AR1_2的每个侧壁。第一元件隔离区110设置在第一有源区AR1的第一部分AR1_1和第二部分AR1_2之间。也就是说，第一元件隔离区110设置在第一有源区AR1的第三部分AR1_3的与第一有源区AR1的第一部分AR1_1和第二部分AR1_2均不重叠的部分的下方。另外，第一元件隔离区110沿第四方向延伸以部分地覆盖栅极绝缘膜132的侧壁。

类似地，根据一些实施例，第一元件隔离区110围绕第二有源区AR2至第五有源区AR5的侧壁。

根据一些实施例，第一元件隔离区110在第一有源区AR1的第一部分AR1_1与第二有源区AR2的第二部分AR2_2之间沿第二方向DR2的第三宽度W3大于第一元件隔离区110在第一有源区AR1的第三部分AR1_3与第二有源区AR2的第三部分AR2_3之间沿第二方向DR2的第四宽度W4。

尽管第一元件隔离区110和第二元件隔离区120中的每一个可以包括氧化硅膜、氮化硅膜或氮氧化硅膜中的至少一个，但是本公开的实施例不限于此。在根据本公开的一些实施例的半导体器件中，第一元件隔离区110和第二元件隔离区120中的每一个将被描述为包括氧化硅膜。

根据一些实施例，氧化膜115被设置为在设置有第一有源区AR1的第三部分AR1_3的高度处围绕第一元件隔离区110的侧壁。

氧化膜115可以例如包括氧化硅。根据一些实施例，氧化膜115包括与第一元件隔离区110相同的材料。然而，本公开的实施例不限于此。

根据一些实施例，在第一元件隔离区110、第二元件隔离区120和多个有源区中的每个有源区内设置栅电极130。例如，栅电极130可以设置在第一元件隔离区110、第二元件隔离区120、第一有源区AR1的第三部分AR1_3、第二有源区AR2的第三部分AR2_3、第三有源区AR3的第三部分AR3_3、第四有源区AR4的第三部分AR4_3和第五有源区AR5的第三部分AR5_3中的每一个内。

根据一些实施例，栅电极130沿第二方向DR2跨多个有源区中的每个有源区延伸。栅电极130对应于图1的字线WL。

根据一些实施例，栅电极130可以例如包括以下各项中的至少一种：氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NBC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)或钒(V)或其组合。

根据一些实施例，在栅电极130上设置栅极覆盖图案131。栅极覆盖图案131可以例如包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)、碳氮化硅(SiCN)或碳氮氧化硅(SiOCN)或其组合中的至少一种。

根据一些实施例，沿栅电极130和栅极覆盖图案131中的每一个的侧壁和底表面设置栅极绝缘膜132。

根据一些实施例，栅极绝缘膜132可以例如包括氧化硅、氮化硅、氮氧化硅或介电常数大于氧化硅的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物或铌酸铅锌或其组合中的至少一种。

根据一些实施例，栅电极130、栅极覆盖图案131和栅极绝缘膜132中的每一个被掩埋在第一元件隔离区110、第二元件隔离区120和多个有源区中的每一个中。

根据一些实施例，位线结构包括第二单元绝缘膜142、第一布线导电膜143、第二布线导电膜144、第三布线导电膜145、布线覆盖图案146和布线间隔物147。

根据一些实施例，多个位线结构中的每个位线结构在第一元件隔离区110、第二元件隔离区120和多个有源区中的每一个上沿第三方向DR3延伸。多个位线结构沿第二方向DR2彼此间隔开。

在图4所示的截面中，根据一些实施例，第一单元绝缘膜141设置在多个位线结构中的每个位线结构与栅极覆盖图案131之间。尽管图4示出了第一单元绝缘膜141形成在栅极覆盖图案131的整个上表面上，但是本公开的实施例不限于此。

根据一些实施例，第一单元绝缘膜141包括氧化硅或氮化硅中的至少一种。尽管图4示出了第一单元绝缘膜141是单个膜，但是本公开的实施例不限于此。

根据一些实施例，第二单元绝缘膜142在第一单元绝缘膜141上沿第三方向DR3延伸。第二单元绝缘膜142包括介电常数小于第一单元绝缘膜141的介电常数的材料。第二单元绝缘膜142可以例如包括氧化硅。

根据一些实施例，第一布线导电膜至第三布线导电膜143、144和145顺序地堆叠在第二单元绝缘膜142上。第一布线导电膜至第三布线导电膜143、144和145中的每一个沿第三方向DR3延伸。

根据一些实施例，第一布线导电膜至第三布线导电膜143、144和145对应于图1的位线BL。

根据一些实施例，第一布线导电膜至第三布线导电膜143、144和145中的每一个例如包括掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属中的至少一种。例如，第一布线导电膜143可以包括掺杂的半导体材料，第二布线导电膜144可以包括导电硅化物化合物，第三布线导电膜145可以包括导电金属氮化物或金属中的至少一种。然而，本公开的实施例不限于此。

根据一些实施例，布线覆盖图案146在第三布线导电膜145上沿第三方向DR3延伸。尽管布线覆盖图案146可以包括氮化硅，但是本公开的实施例不限于此。

根据一些实施例，布线间隔物147设置在第二单元绝缘膜142、第一布线导电膜至第三布线导电膜143、144和145以及布线覆盖图案146的两个侧壁上。布线间隔物147沿第三方向DR3延伸。

根据一些实施例，第一层间绝缘膜150设置在第一元件隔离区110、第二元件隔离区120和多个有源区中的每一个上。第一层间绝缘膜150与栅电极130重叠。第一层间绝缘膜150沿第二方向DR2延伸。

尽管图4示出了第一层间绝缘膜150的上表面形成在与布线覆盖图案146的上表面相同的平面上，但是本公开的实施例不限于此。也就是说，在其他实施例中，第一层间绝缘膜150的上表面低于布线覆盖图案146的上表面。

根据一些实施例，第一层间绝缘膜150例如包括氧化硅、氮化硅或氮氧化硅或其组合中的至少一种。

根据一些实施例，掩埋接触部BC位于相邻的栅电极130之间以及相邻的位线结构之间。掩埋接触部BC的侧壁由第一层间绝缘膜150围绕。

根据一些实施例，掩埋接触部BC例如包括掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属中的至少一种。

根据一些实施例，着陆焊盘LP设置在掩埋接触部BC上。着陆焊盘LP电连接到掩埋接触部BC。着陆焊盘LP与位线结构的上表面的一部分重叠。然而，本公开的实施例不限于此。

根据一些实施例，着陆焊盘LP例如包括掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属中的至少一种。

根据一些实施例，第二层间绝缘膜160设置在着陆焊盘LP、位线结构和第一层间绝缘膜150上。第二层间绝缘膜160限定着陆焊盘LP的形成多个隔离区的区域。此外，第二层间绝缘膜160可以被图案化以暴露着陆焊盘LP的上表面的一部分。

根据一些实施例，下电极171沿第四方向DR4延伸。下电极171具有中空圆柱形状，其截面在图5中示出。下电极171可以例如包括掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨等)、金属(例如，钌、铱、钛或钽等)或导电金属氧化物(例如，氧化铱等)，但是本公开的实施例不限于此。

根据一些实施例，电容器介电膜172设置在下电极171和第二层间绝缘膜160上。电容器介电膜172沿第二层间绝缘膜160的上表面以及下电极171的侧壁和上表面设置。

电容器介电膜172可以例如包括氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物或铌酸铅锌或其组合中的至少一种，但是本公开的实施例不限于此。

根据一些实施例，上电极173设置在电容器介电膜172上。上电极173完全地覆盖电容器介电膜172。上电极173可以例如包括掺杂的半导体材料、金属、导电金属氮化物或金属硅化物中的至少一种。

根据一些实施例，电容器介电膜172设置在下电极171与上电极173之间。电容器利用下电极171与上电极173之间发生的电势差将电荷存储在电容器介电膜172中。

根据一些实施例，下电极171具有中空圆柱形状，然而本公开的实施例不限于此。也就是说，在其他实施例中，下电极171具有实心柱形。

在根据本公开的一些实施例的半导体器件中，可以通过增加设置有栅电极130的第一元件隔离区110的水平宽度来提高半导体器件的可靠性，从而减小栅电极130之间的负面影响。

在下文中，将参照图6描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5所示的半导体器件的差异。

图6是第一高度处的布局图，其示出了根据本公开的其他实施例的半导体器件。

参照图6，根据本公开的其他实施例的半导体器件包括设置在第一高度LV1处的多个有源区中的每个有源区中的连接部分。

例如，根据一些实施例，第一有源区AR1包括连接部分AR1_c，其将第一有源区AR1的第一部分AR1_1和第一有源区AR1的第二部分AR1_2相连。

根据一些实施例，第一有源区AR1的连接部分AR1_c设置在第一高度LV1处。连接部分AR1_c沿第一方向DR1延伸。连接部分AR1_c与第一有源区AR1的第一部分AR1_1和第二部分AR1_2中的每一个的侧壁接触。此外，连接部分AR1_c与第一有源区AR1的第三部分AR1_3接触。

根据一些实施例，第一有源区AR1的第一部分ARI_1沿第二方向DR2的第一宽度W1大于第一有源区AR1的连接部分AR1_c沿第二方向DR2的第五宽度W5。

根据一些实施例，第二有源区AR2至第五有源区AR5中的每个有源区具有与第一有源区AR1的结构类似的结构。

在下文中，将参照图7和图8描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5所示的半导体器件的差异。

图7和图8是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图7和图8，在根据本公开的其他实施例的半导体器件中，第一元件隔离区310由双膜形成。

根据一些实施例，第一元件隔离区310包括第一膜311和设置在第一膜内的第二膜312。第一膜311和第二膜312包括彼此不同的材料。第一膜311可以例如包括氧化硅。第二膜312可以例如包括氮化硅。

根据一些实施例，第二膜312围绕栅电极130的下部的一部分。然而，本公开的实施例不限于此。

在下文中，将参照图9至图11描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5所示的半导体器件的差异。

图9是第三高度处的布局图，其示出了根据本公开的其他实施例的半导体器件。图10和图11是分别沿图9的线A-A’和线B-B’截取的截面视图。

参照图2、图9至图11，在根据本公开的其他实施例的半导体器件中，多个有源区中的每个有源区包括设置在位于第一高度LV1下方的第三高度LV3处的第四部分。第三高度LV3在图中由点虚线指示。另外，第一元件隔离区410包括在第一高度LV1处延伸到相应的有源区域中的突起410a和410b。

例如，根据其他实施例，第一有源区AR1包括位于第三高度LV3处的第四部分AR1_4。第二有源区AR2包括位于第三高度LV3处的第四部分AR2_4。第三有源区AR3包括位于第三高度LV3处的第四部分AR3_4。第四有源区AR4包括位于第三高度LV3处的第四部分AR4_4。第五有源区AR5包括位于第三高度LV3处的第四部分AR5_4。

根据其他实施例，第一有源区AR1的第四部分AR1_4与第一有源区AR1的第一部分AR1_1和第二部分AR1_2中的每一个接触。第二有源区AR2的第四部分AR2_4与第二有源区AR2的第一部分AR2_1和第二部分AR2_2中的每一个接触。第三有源区AR3的第四部分AR3_4与第三有源区AR3的第一部分AR3_1和第二部分AR3_2中的每一个接触。第四有源区AR4的第四部分AR4_4与第四有源区AR4的第一部分AR4_1和第二部分AR4_2中的每一个接触。第五有源区AR5的第四部分AR5_4与第五有源区AR5的第一部分AR5_1和第二部分AR5_2中的每一个接触。

例如，根据其他实施例，第一高度LV1处的第一有源区AR1的第一部分AR1_1沿第二方向DR2的第一宽度W1小于第三高度LV3处的第一有源区AR1的第四部分AR1_4沿第二方向DR2的第六宽度W6。也就是说，第一高度LV1处的第一元件隔离区410沿第二方向DR2的宽度大于第三高度LV3处的第一元件隔离区410沿第二方向DR2的宽度。另外，第一高度LV1处的第一元件隔离区410沿第三方向DR3的宽度大于第三高度LV3处的第一元件隔离区410沿第三方向DR3的宽度。

根据其他实施例，第二有源区AR2至第五有源区AR5中的每个有源区具有与第一有源区AR1的结构类似的结构。

在下文中，将参照图12和图13描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5所示的半导体器件的差异。

图12和图13是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图12和图13，在根据本公开的其他实施例的半导体器件中，在图12的截面中由栅电极530围绕的多个有源区中的每个有源区的侧壁沿第四方向DR4延伸，并且与由第一元件隔离区510围绕的有源区的侧壁对准。

例如，根据其他实施例，由栅电极530围绕的第一有源区AR1的第一部分AR1_1的侧壁沿第四方向DR4延伸以与由第一元件隔离区510围绕的侧壁对准。由栅电极530围绕的第二有源区AR2的第二部分AR2_2的侧壁沿第四方向DR4延伸以与由第一元件隔离区510围绕的侧壁对准。由栅电极530围绕的第三有源区AR3的第二部分AR3_2的侧壁沿第四方向DR4延伸以与由第一元件隔离区510围绕的侧壁对准。由栅电极530围绕的第四有源区AR4的第一部分AR4_1的侧壁沿第四方向DR4延伸以与由第一元件隔离区510围绕的侧壁对准。

根据其他实施例，设置在第一元件隔离区510上的栅电极530的下表面530a形成在与设置在第二元件隔离区120上的栅电极530的下表面530b相同的平面上。栅极绝缘膜532沿栅电极530的侧壁和底表面设置。

在下文中，将参照图14和图15描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5、图12和图13所示的半导体器件的差异。

图14和图15是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图14和图15，在根据本公开的其他实施例的半导体器件中，在图14的截面中由栅电极530围绕的多个有源区中的每个有源区的侧壁沿第四方向DR4延伸。

例如，根据其他实施例，由栅电极630围绕的第一有源区AR1的第一部分AR1_1的侧壁沿第四方向DR4延伸。

根据其他实施例，设置在第一元件隔离区610上的栅电极630的下表面630a形成在与设置在第二元件隔离区120上的栅电极530的下表面630b相同的平面上。栅极绝缘膜632沿栅电极630的侧壁和底表面设置。

在根据本公开的其他实施例的半导体器件中，多个有源区中的每个有源区包括设置在第一高度LV1下方的第三高度LV3处的第四部分。

例如，根据其他实施例，第一有源区AR1包括位于第三高度LV3处的第四部分AR1_4。第一高度LV1处的第一有源区AR1的第一部分AR1_1沿第二方向DR2的第一宽度W1小于第三高度LV3处的第一有源区AR1的第四部分AR1_4沿第二方向DR2的第六宽度W6。

根据其他实施例，第二有源区AR2至第五有源区AR5中的每个有源区具有与第一有源区AR1的结构类似的结构。

在下文中，将参照图16描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5、图12和图13所示的半导体器件的差异。

图16是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图16，在根据本公开的其他实施例的半导体器件中，由本公开的栅电极730围绕的多个有源区中的每个有源区的侧壁沿第四方向DR4延伸，并且与由第一元件隔离区710围绕的有源区的侧壁对准。

根据其他实施例，设置在第一元件隔离区710上的栅电极730的下表面730a低于设置在第二元件隔离区720上的栅电极730的下表面730b。栅极绝缘膜732沿栅电极730的侧壁和底表面设置。

在下文中，将参照图17描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5、图12和图13所示的半导体器件的差异。

图17是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图17，在根据本公开的其他实施例的半导体器件中，由栅电极830围绕的多个有源区中的每个有源区的侧壁沿第四方向DR4延伸，并且与由第一元件隔离区810围绕的有源区的侧壁对准。

根据其他实施例，设置在第一元件隔离区810上的栅电极830的下表面830a高于设置在第二元件隔离区820上的栅电极830的下表面830b。栅极绝缘膜832沿栅电极830的侧壁和底表面设置。

在下文中，将参照图18描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5、图12和图13所示的半导体器件的差异。

图18是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图18，在根据本公开的其他实施例的半导体器件中，由栅电极930围绕的多个有源区中的每个有源区的侧壁沿第四方向DR4延伸，并且与由第一元件隔离区910围绕的有源区的侧壁对准。

根据其他实施例，设置在第一元件隔离区910上的栅电极930的下表面930a包括第一下表面930a_1和第二下表面930a_2。栅电极930的第二下表面930a_2在栅电极930的第一下表面930a_1之间延伸。栅电极930的第一下表面930a_1低于栅电极930的第二下表面930a_2。

根据其他实施例，设置在第一元件隔离区910上的栅电极930的第一下表面930a_1形成在与设置在第二元件隔离区120上的栅电极930的下表面930b相同的平面上。栅极绝缘膜932沿栅电极930的侧壁和底表面设置。

在下文中，将参照图19描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5、图12和图13所示的半导体器件的差异。

图19是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图19，在根据本公开的其他实施例的半导体器件中，由栅电极1030围绕的多个有源区中的每个有源区的侧壁沿第四方向DR4延伸，并且与由第一元件隔离区1010围绕的有源区的侧壁对准。

根据其他实施例，设置在第一元件隔离区1010上的栅电极1030的下表面1030a包括第一下表面1030a_1和第二下表面1030a_2。栅电极1030的第二下表面1030a_2在栅电极1030的第一下表面1030a_1之间延伸。栅电极1030的第一下表面1030a_1低于栅电极1030的第二下表面1030a_2。

根据其他实施例，设置在第一元件隔离区1010上的栅电极1030的第一下表面1030a_1低于设置在第二元件隔离区1020上的栅电极1030的下表面1030b。设置在第二元件隔离区1020上的栅电极1030的下表面1030b在栅电极1030的第一下表面1030a_1与栅电极1030的第二下表面1030a_2之间延伸。栅极绝缘膜1032沿栅电极1030的侧壁和底表面设置。

在下文中，将参照图20描述根据本公开的其他实施例的半导体器件。该描述将聚焦于与图2至图5、图12和图13所示的半导体器件的差异。

图20是示出了根据本公开的其他实施例的半导体器件的截面视图。

参照图20，在根据本公开的其他实施例的半导体器件中，由栅电极1130围绕的多个有源区中的每个有源区的侧壁可以沿第四方向DR4延伸，并且与由第一元件隔离区1110围绕的有源区的侧壁对准。

根据其他实施例，设置在第一元件隔离区1110上的栅电极1130的下表面1130a包括第一下表面1130a_1和第二下表面1130a_2。栅电极1130的第二下表面1130a_2在栅电极1130的第一下表面1130a_1之间延伸。栅电极1130的第一下表面1130a_1低于栅电极1130的第二下表面1130a_2。

根据其他实施例，设置在第一元件隔离区1110上的栅电极1130的第一下表面1130a_1高于设置在第二元件隔离区1120上的栅电极1130的下表面1130b。栅极绝缘膜1132沿栅电极1130的侧壁和底表面设置。

在下文中，将参照图2、图4和图21至图35描述根据本公开的一些实施例的用于制造半导体器件的方法。

图21、图23、图25、图27、图30和图32是第一高度处的中间阶段布局图，其示出了根据本公开的一些实施例的用于制造半导体器件的方法。图22、图24、图26、图28、图29、图31和图33至图35是示出了根据本公开的一些实施例的用于制造半导体器件的方法的中间阶段图。

参照图21和图22，根据一些实施例，使用掩模图案M在衬底100上形成第一沟槽T1和第二沟槽T2。通过第一沟槽T1和第二沟槽T2在衬底100上限定第一有源区AR1至第四有源区AR4。

随后，根据一些实施例，形成第一绝缘膜191，第一绝缘膜191共形地覆盖第一沟槽T1、第二沟槽T2、第一有源区AR1至第四有源区AR4以及掩模图案M中的每一个。在这种情况下，第一绝缘膜191完全地填充第二沟槽T2。第一绝缘膜191可以例如包括氧化硅(SiO₂)。

在其他一些实施例中，在形成第一沟槽T1和第二沟槽T2之后去除掩模图案M。在这种情况下，直接在第一有源区AR1至第四有源区AR4中的每个有源区的上表面上形成第一绝缘膜191。

参照图23和图24，根据一些实施例，去除第一绝缘膜191的沿掩模图案M的上表面和侧壁以及第一沟槽T1的侧壁和底表面形成的那些部分。在这种情况下，第一绝缘膜191的形成在第二沟槽T2内的部分未被去除。因此，第二元件隔离区120形成在第二沟槽T2内。

参照图25和图26，根据一些实施例，形成第二绝缘膜192，第二绝缘膜192共形地覆盖第二元件隔离区120的上表面、掩模图案M以及第一沟槽T1的侧壁和底表面。第二绝缘膜192可以例如包括氧化硅(SiO₂)。

参照图27和图28，根据一些实施例，在部分地填充第一沟槽T1的第二绝缘膜192上形成牺牲膜180。牺牲膜可以例如包括SOH或氮化硅(SiN)中的一种。

参照图29，根据一些实施例，在牺牲膜180上沿第二绝缘膜192的侧壁形成第三绝缘膜193。第三绝缘膜193可以例如包括氧化硅(SiO₂)或氮化硅(SiN)中的一种。

参照图30和图31，根据一些实施例，去除第三绝缘膜193、牺牲膜180和第二绝缘膜192的沿牺牲膜180的侧壁和底表面形成的那些部分。

参照图32和图33，根据一些实施例，去除第二绝缘膜192的一部分，并且蚀刻第一沟槽T1的暴露的侧壁和底表面，从而形成底切结构。因此，在第一沟槽T1的下方形成第三沟槽T3。第一沟槽T1沿第二方向DR2的宽度小于第三沟槽T3沿第二方向DR2的宽度。

参照图34，根据一些实施例，形成第一元件隔离区110，第一元件隔离区110填充第一沟槽T1和第三沟槽T3。

参照图35，根据一些实施例，在第一元件隔离区110、第二元件隔离区120以及第一有源区AR1至第四有源区AR4中的每一个内形成栅极绝缘膜132、栅电极130和栅极覆盖图案131，并且栅极绝缘膜132、栅电极130和栅极覆盖图案131沿第二方向DR2延伸。

随后，可以执行附加工艺以制造图2和图4所示的半导体器件。

在结束详细描述时，本领域技术人员将理解，可以在不实质上脱离本公开的发明原理的情况下对示例性实施例进行多种变化和修改。因此，仅在一般和描述性意义上而不是出于限制的目的使用本公开的示例性实施例。

Claims (20)

1.一种半导体器件，包括：

元件隔离区；

第一有源区，由所述元件隔离区界定并且沿第一方向延伸，其中，所述第一有源区包括均设置在第一高度处的第一部分和第二部分以及设置在位于所述第一高度上方的第二高度处的第三部分；以及

栅电极，设置在所述元件隔离区和所述第一有源区中的每一个内并且沿不同于所述第一方向的第二方向延伸，

其中，所述第一有源区的所述第二部分沿所述第一方向与所述第一有源区的所述第一部分间隔开，并且所述第一有源区的所述第三部分与所述第一有源区的所述第一部分和所述第二部分中的每一个接触，并且

其中，所述第一有源区的所述第一部分沿所述第二方向的第一宽度小于所述第一有源区的所述第三部分沿所述第二方向的第二宽度。

2.根据权利要求1所述的半导体器件，其中，所述第一有源区还包括设置在所述第一高度处的连接部分，其中，所述连接部分将所述第一有源区的所述第一部分和所述第一有源区的所述第二部分相连。

3.根据权利要求2所述的半导体器件，其中，所述第一有源区的所述第一部分沿所述第二方向的所述第一宽度大于所述第一有源区的所述连接部分沿所述第二方向的第三宽度。

4.根据权利要求1所述的半导体器件，其中，所述第一有源区还包括设置在位于所述第一高度下方的第三高度处的第四部分，所述第四部分与所述第一有源区的所述第一部分和所述第二部分中的每一个接触。

5.根据权利要求4所述的半导体器件，其中，所述第一有源区的所述第一部分沿所述第二方向的所述第一宽度小于所述第一有源区的所述第四部分沿所述第二方向的第四宽度。

6.根据权利要求1所述的半导体器件，还包括：

第二有源区，由所述元件隔离区界定并且沿所述第一方向延伸，其中，所述第二有源区沿所述第二方向与所述第一有源区间隔开；以及

第三有源区，由所述元件隔离区界定并且沿所述第一方向延伸，其中，所述第三有源区沿所述第二方向与所述第一有源区和所述第二有源区中的每一个间隔开，

其中，所述元件隔离区包括设置在所述第一有源区与所述第二有源区之间的第一元件隔离区和设置在所述第一有源区与所述第三有源区之间的第二元件隔离区。

7.根据权利要求6所述的半导体器件，其中，设置在所述第一元件隔离区上的所述栅电极的下表面与设置在所述第二元件隔离区上的所述栅电极的下表面共面。

8.根据权利要求6所述的半导体器件，其中，设置在所述第一元件隔离区上的所述栅电极的下表面包括第一下表面和第二下表面，并且

其中，所述第一下表面与所述第一有源区和所述第二有源区中的每一个相邻，并且所述第二下表面在所述第一下表面之间延伸。

9.根据权利要求6所述的半导体器件，其中，所述第二有源区包括设置在所述第一高度处的第一部分和第二部分以及设置在所述第二高度处的第三部分，并且

所述第二有源区的所述第二部分沿所述第一方向与所述第二有源区的所述第一部分间隔开，并且所述第二有源区的所述第三部分与所述第二有源区的所述第一部分和所述第二部分中的每一个接触。

10.根据权利要求9所述的半导体器件，其中，设置在所述第一有源区的所述第一部分与所述第二有源区的所述第二部分之间的所述第一元件隔离区沿所述第二方向的第五宽度大于设置在所述第一有源区的所述第三部分与所述第二有源区的所述第三部分之间的所述第一元件隔离区沿所述第二方向的第六宽度。

11.根据权利要求1所述的半导体器件，其中，所述第一有源区的所述第一部分沿所述第二方向与所述第一有源区的所述第三部分的第一侧壁间隔开，并且

其中，所述第一有源区的所述第二部分沿所述第二方向与所述第一有源区的所述第三部分的第二侧壁间隔开，其中所述第一有源区的所述第三部分的所述第二侧壁与所述第一有源区的所述第三部分的所述第一侧壁相对。

12.根据权利要求1所述的半导体器件，其中，所述元件隔离区包括第一膜和设置在所述第一膜内的第二膜，并且

其中，所述第一膜和所述第二膜包括彼此不同的材料。

13.一种半导体器件，包括：

元件隔离区；

第一有源区，由所述元件隔离区界定并且沿第一方向延伸，其中，所述第一有源区包括设置在第一高度处的第一部分和第二部分以及设置在位于所述第一高度上方的第二高度处的第三部分；以及

第二有源区，由所述元件隔离区界定并且沿所述第一方向延伸，其中，所述第二有源区沿第二方向与所述第一有源区间隔开，其中，所述第二方向不同于所述第一方向，其中，所述第二有源区包括设置在所述第一高度处的第一部分和第二部分以及设置在所述第二高度处的第三部分，

其中，所述第一有源区的所述第二部分沿所述第一方向与所述第一有源区的所述第一部分间隔开，并且所述第一有源区的所述第三部分与所述第一有源区的所述第一部分和所述第二部分中的每一个接触，

其中，所述第二有源区的所述第二部分沿所述第一方向与所述第二有源区的所述第一部分间隔开，并且所述第二有源区的所述第三部分与所述第二有源区的所述第一部分和所述第二部分中的每一个接触，并且

其中，所述第一有源区的所述第一部分与所述第二有源区的所述第二部分之间的所述元件隔离区沿所述第二方向的第一宽度大于所述第一有源区的所述第三部分与所述第二有源区的所述第三部分之间的所述元件隔离区沿所述第二方向的第二宽度。

14.根据权利要求13所述的半导体器件，其中，所述第一有源区的所述第一部分沿所述第二方向的第三宽度小于所述第一有源区的所述第三部分沿所述第二方向的第四宽度。

15.根据权利要求13所述的半导体器件，其中，所述第一有源区的所述第一部分沿所述第二方向与所述第一有源区的所述第三部分的第一侧壁间隔开，并且

其中，所述第一有源区的所述第二部分沿所述第二方向与所述第一有源区的所述第三部分的第二侧壁间隔开，其中所述第一有源区的所述第三部分的所述第二侧壁与所述第一有源区的所述第三部分的所述第一侧壁相对。

16.根据权利要求13所述的半导体器件，还包括第三有源区，所述第三有源区由所述元件隔离区界定并且沿所述第一方向延伸，其中，所述第三有源区沿所述第二方向与所述第一有源区和所述第二有源区中的每一个间隔开，并且

其中，所述元件隔离区包括设置在所述第一有源区与所述第二有源区之间的第一元件隔离区和设置在所述第一有源区与所述第三有源区之间的第二元件隔离区。

17.根据权利要求16所述的半导体器件，还包括栅电极，所述栅电极设置在所述元件隔离区、所述第一有源区和所述第二有源区中的每一个内并且沿所述第二方向延伸，其中，设置在所述第一元件隔离区上的所述栅电极的下表面位于与设置在所述第二元件隔离区上的所述栅电极的下表面不同的平面上。

18.一种用于制造半导体器件的方法，所述方法包括：

在衬底上形成限定有源区的第一沟槽；

沿所述第一沟槽的侧壁和底表面形成第一绝缘膜；

在所述第一绝缘膜上形成部分地填充所述第一沟槽的牺牲膜；

在所述牺牲膜上并且沿所述第一绝缘膜的侧壁形成第二绝缘膜；

去除所述第二绝缘膜、所述牺牲膜和所述第一绝缘膜的形成在所述牺牲膜的侧壁和底表面上的部分，以暴露所述第一沟槽的下部；

蚀刻所述第一沟槽的被暴露的侧壁和底表面，以形成第二沟槽；

形成填充所述第一沟槽和所述第二沟槽中的每一个的内部的元件隔离区；以及

在所述有源区和所述元件隔离区中的每一个内形成沿第一方向延伸的栅电极。

19.根据权利要求18所述的用于制造半导体器件的方法，其中，所述第一沟槽沿所述第一方向的第一宽度小于所述第二沟槽沿所述第一方向的第二宽度。

20.根据权利要求18所述的用于制造半导体器件的方法，其中，所述第一绝缘膜覆盖形成在所述有源区的上表面上的掩模图案。

Images