CN115083999A - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

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Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构，包括衬底和导电部，导电部位于衬底内，导电部包括通孔部和第一导电层，第一导电层与通孔部相连接，且位于通孔部的上方；其中，衬底内设置有气隙，气隙的一端暴露导电部。通过在衬底内设置有气隙，并且使得气隙暴露位于衬底内的导电部，从而能够在通孔部的导电材料受热膨胀过程中，使得导电部的部分导电材料进入到气隙内，以此避免挤压通孔部的周边晶格。

Description

半导体结构及半导体结构的制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
相关技术中，通孔部内填充的金属导电材料，在受热膨胀过程中会影响通孔部周边晶格，或是直接导致上层金属层的变形，从而影响半导体结构的性能。
发明内容
本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：
衬底；
导电部，导电部位于衬底内，导电部包括通孔部和第一导电层，第一导电层与通孔部相连接，且位于通孔部的上方；
其中，衬底内设置有气隙，气隙的一端暴露导电部。
在本发明的一个实施例中，气隙的一端暴露通孔部的顶端。
在本发明的一个实施例中，第一导电层上设置有通孔，以暴露通孔部的顶端，气隙的至少部分位于通孔内。
在本发明的一个实施例中，通孔位于第一导电层的中部。
在本发明的一个实施例中，通孔横截面的面积小于通孔部横截面的面积。
在本发明的一个实施例中，气隙的高度大于第一导电层的厚度。
在本发明的一个实施例中，半导体结构还包括：
第二导电层，第二导电层位于衬底内，第二导电层与第一导电层相间隔，且位于第一导电层的上方；
其中，气隙位于第二导电层的下方，且与第二导电层相间隔。
在本发明的一个实施例中，第一导电层包括多个相间隔的子导电层，相邻两个子导电层之间暴露通孔部的顶端；
其中，气隙的至少部分位于相邻两个子导电层之间。
在本发明的一个实施例中，气隙的一端暴露第一导电层的顶端；
其中，气隙位于通孔部的正上方。
在本发明的一个实施例中，气隙为多个，多个气隙间隔设置，且均暴露导电部。
在本发明的一个实施例中，衬底包括：
硅衬底，通孔部的顶端高于硅衬底的上表面；
绝缘层，绝缘层覆盖硅衬底的上表面，且覆盖通孔部的外表面；
其中，第一导电层和气隙均位于绝缘层内。
根据本发明的第二个方面，提供了一种半导体结构的制作方法，包括：
提供基体，基体内形成有导电部，导电部包括通孔部和第一导电层，第一导电层与通孔部相连接，且位于通孔部的上方；
在基体上形成开口，开口暴露导电部，开口作为气隙。
在本发明的一个实施例中，半导体结构的制作方法，还包括：
在基体上形成覆盖绝缘层，覆盖绝缘层覆盖开口的顶端。
在本发明的一个实施例中，开口暴露通孔部的顶端。
在本发明的一个实施例中，基体包括硅衬底和第一绝缘层，形成开口包括：
在第一绝缘层上形成凹槽，以暴露通孔部的部分顶端；
在凹槽内形成第一导电层；
在第一绝缘层上形成第二绝缘层，第二绝缘层覆盖第一导电层；
在第二绝缘层以及第一绝缘层上形成开口。
本发明的的半导体结构包括衬底和导电部，导电部包括通孔部和第一导电层。通过在衬底内设置有气隙，并且使得气隙暴露位于衬底内的导电部，从而能够在通孔部的导电材料受热膨胀过程中，使得导电部的部分导电材料进入到气隙内，以此避免挤压通孔部的周边晶格。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的结构示意图；
图2是根据一示例性实施方式示出的一种半导体结构膨胀后的结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的导电部的结构示意图；
图4是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制作方法形成通孔部的结构示意图；
图6是根据一示例性实施方式示出的一种半导体结构的制作方法形成第一绝缘层的结构示意图；
图7是根据一示例性实施方式示出的一种半导体结构的制作方法形成凹槽的结构示意图；
图8是根据一示例性实施方式示出的一种半导体结构的制作方法形成第一导电层的结构示意图；
图9是根据一示例性实施方式示出的一种半导体结构的制作方法形成第二绝缘层的结构示意图；
图10是根据一示例性实施方式示出的一种半导体结构的制作方法形成开口的结构示意图；
图11是根据一示例性实施方式示出的一种半导体结构的制作方法形成覆盖绝缘层的结构示意图；
图12是根据一示例性实施方式示出的一种半导体结构的制作方法减薄覆盖绝缘层的结构示意图。
附图标记说明如下：
10、基底；11、气隙；12、硅衬底；13、绝缘层；20、导电部；21、通孔部；22、第一导电层；221、通孔；30、第二导电层；31、连接柱；
14、开口；15、第一绝缘层；16、凹槽；17、底部绝缘层；18、侧壁绝缘层；19、第二绝缘层；151、覆盖绝缘层。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
本发明的一个实施例提供了一种半导体结构，请参考图1，半导体结构包括：基底10；导电部20，导电部20位于基底10内，导电部20包括通孔部21和第一导电层22，第一导电层22与通孔部21相连接，且位于通孔部21的上方；其中，基底10内设置有气隙11，气隙11的一端暴露导电部20。
本发明的一个实施例的半导体结构包括基底10和导电部20，导电部20包括通孔部21和第一导电层22。通过在基底10内设置有气隙11，并且使得气隙11暴露位于基底10内的导电部20，从而能够在通孔部21的导电材料受热膨胀过程中，使得导电部20的部分导电材料进入到气隙11内，以此避免挤压通孔部21的周边晶格。
具体的，如图1所示，导电部20在正常状态下，气隙11内并不存在导电部20的导电材料，而在通孔部21的导电材料以及第一导电层22的导电材料受热膨胀时，部分的导电材料就会进入到气隙11内，如图2所示，以此避免导电部20受热膨胀后会挤压通孔部21的周边晶格或者是其他临近导电层。
在一个实施例中，通孔部21可以包括铜(Cu)、钨(W)等等相关集成电路导电材料。通孔部21可以解释为在基底10内形成有孔，并在孔内填充导电材料，在本实施例中，孔内填充有铜。
在一些实施例中，通孔部21可以为硅通孔。
在一个实施例中，气隙11的一端暴露通孔部21的顶端，即在通孔部21受热膨胀后，通孔部21的导电材料可以直接进入到气隙11内，从而可以避免导电材料挤压通孔部21的周边晶格或者是其他临近导电层。
需要说明的是，气隙11包括第一端和第二端，气隙11的第一端和第二端均在基底10内，气隙11内形成了一个空腔，而通孔部21的顶端直接与气隙11的第一端或第二端相连接，因此在通孔部21受热膨胀后，通孔部21的部分导电材料可以直接进入到气隙11内，以此避免导电材料挤压通孔部21的周边晶格或者是其他临近导电层。
在一个实施例中，如图1和图3所示，第一导电层22上设置有通孔221，以暴露通孔部21的顶端，气隙11的至少部分位于通孔221内。
具体的，第一导电层22的内部形成有一个通孔221，而通孔221的部分被填充，而其他未被填充的空间形成了气隙11的至少部分，此设置方式能够使得气隙11的一端暴露通孔部21的顶端，从而保证通孔部21受热膨胀后，通孔部21的部分导电材料可以直接进入到气隙11内。且通孔221内被填充的部分也并非是导电材料，因此通孔221的设置可以保护第一导电层22，可以防止第一导电层22形变而引发的其他问题，例如断裂问题。由于通孔221的存在，第一导电层22本身的热膨胀也会得到释放，从而可以起到对第一导电层22的保护。
在一些实施例中，气隙11的高度等于通孔221的高度，即气隙11的高度等于第一导电层22的厚度。
在一些实施例中，气隙11的高度高于通孔221的高度，即气隙11的高度大于第一导电层22的厚度，以此使得气隙11的高度足够高，以此形成足够的预留空间，保证通孔部21受热膨胀后，通孔部21的导电材料具有足够的膨胀空间。
在一些实施例中，通孔221可以是一个边缘切口，即可以理解为在第一导电层22的边缘处切除部分材料，从而形成了一个开口，此开口可以暴露通孔部21的顶端，从而在形成气隙11后，通孔部21的顶端被气隙11所暴露。
在一些实施例中，通孔221位于第一导电层22的中部，即通孔221是一个内部通孔，其具有周向封闭的侧壁，此侧壁是由第一导电层22形成，可以视为是在第一导电层22的内部挖出一个通孔，以此暴露通孔部21的顶端，从而在形成气隙11后，通孔部21的顶端被气隙11所暴露。
需要说明的是，此处的中部是指除第一导电层22周向侧壁的其他位置处，表示通孔221不与第一导电层22的周向侧壁相交。
需要注意的是，通孔221的具体形状不作限定，可以是多边形孔，也可以是圆形孔或者是异形孔等。
相应的，气隙11的具体形状不作限定，可以是多边形孔，也可以是圆形孔或者是异形孔等。
在一个实施例中，通孔221横截面的面积小于通孔部21横截面的面积，从而保证第一导电层22能够与通孔部21可靠相连接，且能够保证具有形成气隙11的空间。
在一个实施例中，气隙11的高度大于第一导电层22的厚度，从而保证气隙11具有足够的空间，以此在通孔部21受热膨胀后，通孔部21的部分导电材料可以进入到气隙11内。
在一个实施例中，如图1所示，半导体结构还包括：第二导电层30，第二导电层30位于基底10内，第二导电层30与第一导电层22相间隔，且位于第一导电层22的上方；其中，气隙11位于第二导电层30的下方，且与第二导电层30相间隔，从而在导电材料进入到气隙11内以后，第二导电层30可以不与气隙11内的导电材料相连接。
结合图1和图2所示，第一导电层22通过连接柱31与第二导电层30相连接，连接柱31为导电结构，气隙11可以直接位于第二导电层30的下方，此时需要保证气隙11与第二导电层30相间隔，即气隙11的顶端不可以暴露第二导电层30。
在一个实施例中，第一导电层22包括多个相间隔的子导电层，相邻两个子导电层之间暴露通孔部21的顶端；其中，气隙11的至少部分位于相邻两个子导电层之间。
相对于在第一导电层22上设置有通孔221，此结构是通过多个相间隔的子导电层形成了一个暴露的空间，从而能够在相邻两个子导电层之间形成气隙11。例如，可以通过设置多个相互平行的子导电层，且多个子导电层中的至少部分与通孔部21相连接。而多个子导电层均电连接，例如可以在多个子导电层上面设置有导电层进行电连接，或者可以通过连接柱31与第二导电层30相连接，即也实现了多个子导电层的电连接。对于多个子导电层的电连接方式此处不作限定。
在一个实施例中，气隙11的一端暴露第一导电层22的顶端；其中，气隙11位于通孔部21的正上方，即使气隙11的一端不直接与通孔部21相连接，但是由于通孔部21和气隙11直接相对，因此即使通孔部21受热膨胀可以挤压通孔部21和气隙11之间的第一导电层22，因此也可以使得导电材料进入到气隙11内，依然可以达到避免导电材料挤压通孔部21的周边晶格或者是其他临近导电层的效果。
在一个实施例中，气隙11为多个，多个气隙11间隔设置，且均暴露导电部20，使得导电材料能够有足够的膨胀空间。
在一个实施例中，如图1和图2所示，基底10包括：硅衬底12，通孔部21的顶端高于硅衬底12的上表面；绝缘层13，绝缘层13覆盖硅衬底12的上表面，且覆盖通孔部21的外表面；其中，第一导电层22和气隙11均位于绝缘层13内。
具体的，硅衬底12可以由含硅材料形成。硅衬底12可以由任何合适的材料形成，例如，包括硅、单晶硅、非晶硅、硅锗、单晶硅锗、碳化硅、蓝宝石中的至少一种。
绝缘层13可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)、氮化硅(SiN)、碳氮化硅(SiCN)等相关集成电路绝缘材料。绝缘层13填充部分的通孔221。
需要说明的是，硅衬底12以及绝缘层13内还可以设置有其他导电结构，此处不作限定，可以根据相关技术中的需要进行相应的选择。
本发明的半导体结构涉及晶片制程技术，特别涉及通孔部制成技术,大部分的通孔部技术填充铜金属当做导电材料，但是铜热膨胀过大会影响通孔部周边晶格,或是上层金属层的变形，严重时可导致芯片的良率或可靠性。因此相关技术中，上层金属层通常不会摆放有效线路，这也因此浪费芯片设计的空间，引响了芯片的尺寸。而本发明的半导体结构利用一个空气间隙来预防铜热膨胀时的金属突起，即气隙11作为铜膨胀时的缓冲空间，减少金属热膨胀对上层电路的影响，如此就可以应用通孔部上层空间做电路设计，缩小芯片设计的尺寸。
在一些实施例中，通孔221可以为圆孔，通孔221的直径在1um～10um之间，且通孔221的直径不大于通孔部21的直径。在某些实施例中，通孔221的直径可以等于一半的通孔部21的直径。
在一些实施例中，气隙11可以是圆孔，气隙11的直径在20nm～200nm之间，高度在50nm～200nm之间。气隙11可以是一个或者多个。
本发明的一个实施例还提供了一种半导体结构的制作方法，请参考图4，半导体结构的制作方法包括：
S101，提供基体，基体内形成有导电部20，导电部20包括通孔部21和第一导电层22，第一导电层22与通孔部21相连接，且位于通孔部21的上方；
S103，在基体上形成开口14，开口14暴露导电部20，开口14作为气隙11。
本发明的一个实施例的半导体结构的制作方法通过在基体内形成气隙11，并且使得气隙11暴露位于基体内的导电部20，从而能够在通孔部21的导电材料受热膨胀过程中，使得导电部20的部分导电材料进入到气隙11内，以此避免挤压通孔部21的周边晶格。
在一些实施例中，如图5所示，基体包括硅衬底12、底部绝缘层17以及侧壁绝缘层18，底部绝缘层17形成于硅衬底12的上表面以及硅衬底12的内部，而侧壁绝缘层18形成于底部绝缘层17的内部，且覆盖通孔部21的侧壁。
需要说明的是，底部绝缘层17以及侧壁绝缘层18可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)、氮化硅(SiN)、碳氮化硅(SiCN)等相关集成电路绝缘材料。
底部绝缘层17以及侧壁绝缘层18可以是材料相同的绝缘材料或者是材料不相同的绝缘材料。
需要说明的是，底部绝缘层17、侧壁绝缘层18以及通孔部21的形成工艺可以在物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、原位水汽生成(In-Situ Steam Generation，ISSG)工艺以及旋涂介电层(spin on dielectric，SOD)工艺等中进行选择，此处不作限定。
在一个实施例中，半导体结构的制作方法，还包括在基体上形成覆盖绝缘层151，覆盖绝缘层151覆盖开口14的顶端，从而使得气隙11形成于基体内。
在一个实施例中，开口14暴露通孔部21的顶端，即在通孔部21受热膨胀后，通孔部21的导电材料可以直接进入到气隙11内，从而可以避免导电材料挤压通孔部21的周边晶格或者是其他临近导电层。
在一个实施例中，如图6所示，底部绝缘层17上形成有第一绝缘层15，第一绝缘层15覆盖通孔部21的顶端。
在一个实施例中，形成开口14包括：在第一绝缘层15上形成凹槽16，以暴露通孔部21的部分顶端；在凹槽16内形成第一导电层22；在第一绝缘层15上形成第二绝缘层19，第二绝缘层19覆盖第一导电层22；在第二绝缘层19以及第一绝缘层15上形成开口14。
具体的，剩余的第一绝缘层15被凹槽16所包围，剩余的第一绝缘层15所占用的空间即为第一导电层22内的通孔221。
如图7所示，在图6的基础上，在第一绝缘层15内形成一个凹槽16，凹槽16可以是一个环形通孔，从而暴露了通孔部21的部分顶端。
在图7的基础上，在凹槽16内填充导电材料，从而形成如图8所示的第一导电层22，此时第一导电层22与通孔部21相连接。第一导电层22内部具有第一绝缘层15。
在图8的基础上，在第一绝缘层15以及第一导电层22上覆盖第二绝缘层19，具体如图9所示。
在图9的基础上，在第二绝缘层19以及第一绝缘层15内形成开口14，开口14暴露通孔部21的顶端，如图10所示。
在图10的基础上，在第二绝缘层19上形成厚度较大的覆盖绝缘层151，如图11所示，然后对覆盖绝缘层151进行减薄，形成如图12所示的结构。
需要说明的是，第一绝缘层15、第二绝缘层19以及覆盖绝缘层151可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)、氮化硅(SiN)、碳氮化硅(SiCN)等相关集成电路绝缘材料。
需要说明的是，第一绝缘层15、第二绝缘层19以及覆盖绝缘层151的形成工艺可以在物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、原位水汽生成(In-Situ Steam Generation，ISSG)工艺以及旋涂介电层(spin on dielectric，SOD)工艺等中进行选择，此处不作限定。
开口14以及凹槽16的形成工艺包括光刻以及蚀刻等。在每个涂层形成后可以结合抛光(Chemical Mechanical Polishing，CMP)工艺进行处理，以此保证涂层的平整度。第一导电层22的形成可以采用电镀或者溅射等工艺，此处不作限定。
在一个实施例中，半导体结构可以由上述的半导体结构的制作方法形成。半导体结构的制作方法还可以包括形成第二导电层30等，此次不作限定。硅衬底12以及上述的各个绝缘层均是基底10的一部分。底部绝缘层17、侧壁绝缘层18、第一绝缘层15、第二绝缘层19以及覆盖绝缘层151均是绝缘层13的一部分。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底；
导电部，所述导电部位于所述基底内，所述导电部包括通孔部和第一导电层，所述第一导电层与所述通孔部相连接，且位于所述通孔部的上方；
其中，所述基底内设置有气隙，所述气隙的一端暴露所述导电部。
2.根据权利要求1所述的半导体结构，其特征在于，所述气隙的一端暴露所述通孔部的顶端。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一导电层上设置有通孔，以暴露所述通孔部的顶端，所述气隙的至少部分位于所述通孔内。
4.根据权利要求3所述的半导体结构，其特征在于，所述通孔位于所述第一导电层的中部。
5.根据权利要求3所述的半导体结构，其特征在于，所述通孔横截面的面积小于所述通孔部横截面的面积。
6.根据权利要求3所述的半导体结构，其特征在于，所述气隙的高度大于所述第一导电层的厚度。
7.根据权利要求1或6所述的半导体结构，其特征在于，所述半导体结构还包括：
第二导电层，所述第二导电层位于所述基底内，所述第二导电层与所述第一导电层相间隔，且位于所述第一导电层的上方；
其中，所述气隙位于所述第二导电层的下方，且与所述第二导电层相间隔。
8.根据权利要求2所述的半导体结构，其特征在于，所述第一导电层包括多个相间隔的子导电层，相邻两个所述子导电层之间暴露所述通孔部的顶端；
其中，所述气隙的至少部分位于相邻两个所述子导电层之间。
9.根据权利要求1所述的半导体结构，其特征在于，所述气隙的一端暴露所述第一导电层的顶端；
其中，所述气隙位于所述通孔部的正上方。
10.根据权利要求1所述的半导体结构，其特征在于，所述气隙为多个，多个所述气隙间隔设置，且均暴露所述导电部。
11.根据权利要求1所述的半导体结构，其特征在于，所述基底包括：
硅衬底，所述通孔部的顶端高于所述硅衬底的上表面；
绝缘层，所述绝缘层覆盖所述硅衬底的上表面，且覆盖所述通孔部的外表面；
其中，所述第一导电层和所述气隙均位于所述绝缘层内。
12.一种半导体结构的制作方法，其特征在于，包括：
提供基体，所述基体内形成有导电部，所述导电部包括通孔部和第一导电层，所述第一导电层与所述通孔部相连接，且位于所述通孔部的上方；
在所述基体上形成开口，所述开口暴露所述导电部，所述开口作为气隙。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，还包括：
在所述基体上形成覆盖绝缘层，所述覆盖绝缘层覆盖所述开口的顶端。
14.根据权利要求12或13所述的半导体结构的制作方法，其特征在于，所述开口暴露所述通孔部的顶端。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，所述基体包括硅衬底和第一绝缘层，形成所述开口包括：
在所述第一绝缘层上形成凹槽，以暴露所述通孔部的部分顶端；
在所述凹槽内形成所述第一导电层；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层覆盖所述第一导电层；
在所述第二绝缘层以及所述第一绝缘层上形成所述开口。
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