WO2023216788A1 - 存储器及其制备方法、电子设备 - Google Patents
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Abstract
本申请提供一种存储器及其制备方法、电子设备，涉及半导体技术领域，用于简化存储器的制备工艺，降低存储器的制备成本，提高存储器的良率。该存储器包括衬底、晶体管、第一介电层、第一连接部、接触部和第二介电层。晶体管位于衬底上，晶体管包括第一极。第一介电层位于晶体管上。第一连接部穿过第一介电层与第一极电连接。接触部位于第一连接部上，且与第一连接部电连接。接触部远离第一连接部的端面为第一端面，接触部的与第一连接部电连接的端面为第二端面，接触部还包括连接第一端面和第二端面的侧面，侧面为曲面。第二介电层的至少部分位于任意相邻的两个接触部之间。上述存储器应用于电子设备中，以提高电子设备的良率。
Description
本申请要求于2022年05月10日提交国家知识产权局、申请号为202210505369.2、发明名称为“存储器及其制备方法、电子设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
本申请涉及半导体技术领域，尤其涉及一种存储器及其制备方法、电子设备。
在动态随机动态存储器(dynamic random access memory，DRAM)、铁电随机存储器(ferroelectric random access memory，FeRAM)或其他存储器中，存储单元可以包括晶体管和电容器。其中，晶体管设置于衬底上，电容器位于晶体管远离衬底的一侧，晶体管和电容器之间电连接。
随着电子工业的快速发展和用户的要求，电子设备中存储器的尺寸也逐渐减小，存储单元的集成密度越来越高，存储单元的尺寸越来越小。晶体管中与电容器连接的源极或漏极的尺寸也相应减小，源极或漏极与电容器直接连接难度较大。基于此，相关技术中在晶体管与电容器之间构造了接触层，使得电容器可以与接触面积较大的接触层接触，再与源极或漏极电连接。
然而，在对接触层进行图案化的过程中，需要使用两次自对准双重成像技术(Self-Aligned Double Patterning，SADP)，使用两张光罩，工艺过程十分复杂，制备成本也较高。
发明内容
本申请实施例提供一种存储器及其制备方法、电子设备，用于简化存储器的制备工艺，降低存储器制备成本，提高存储器的良率。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种存储器的制备方法，该制备方法包括：在衬底上形成晶体管，所述晶体管包括第一极，所述第一极为源极或漏极。形成覆盖所述晶体管的第一介电层，所述第一介电层包括第一开口，所述第一开口暴露所述晶体管的第一极。在所述第一开口内形成第一连接部。在所述第一连接部的目标端面上选择性沉积导电材料，形成中间接触部；所述目标端面为所述第一连接部的远离所述衬底的端面。
本申请上述实施例所提供的存储器的制备方法中，直接在第一连接部的目标端面上选择性沉积导电材料，即可形成中间接触部，无需利用两次自对准双重成像技术，而使得存储器的制备工艺更加简单，存储器的制备成本更低。
且由于本申请上述实施例所提供的存储器的制备方法中，无需利用两张光罩形成接触部，因此存储器制备工艺中使用的光罩的总的数目减少。这样，一方面能够进一步降低存储器的制备成本，另一方面还能够省去两次不同角度自对准双重成像技术的两张光罩对位的过程，以及两次不同角度自对准双重成像技术两张光罩与制备位线的光罩对位的过程，进一步简化存储器的制备工艺。同时，存储器制备工艺中使用的光罩的总的数目的减少，还有利于降低因各光罩对位出现偏差，导致存储器中导电膜层
之间接触短路，影响存储器的良率的风险。
在一些实施例中，所述在所述第一连接部的目标端面上选择性沉积导电材料之前，还包括：对所述目标端面进行表面处理。这样，可以使得目标端面的表面能较大，目标端面的表面能与第一介电层远离衬底的表面的表面能之间相差也较大。由于表面能越大，沉积导电材料时，导电材料的沉积速度越快。因此，对目标端面进行表面处理后，在沉积导电材料时，目标端面上的导电材料的沉积速度较快，第一介电层远离衬底的表面上的导电材料的沉积速度较慢，此时通过控制沉积的时间、速度或其他条件即可选择性的在目标端面上形成中间接触部。
在一些实施例中，所述对所述目标端面进行表面处理，包括：将所述目标端面暴露在设定气体环境中；或者，在所述目标端面上涂覆还原性溶液。
在一些实施例中，所述在所述第一开口内形成第一连接部，包括：形成覆盖所述第一介电层的导电层，所述导电层包括嵌入所述第一开口的部分；对所述导电层进行平坦化处理至暴露出所述第一介电层，以在所述第一开口内形成所述第一连接部。
在一些实施例中，在所述形成覆盖所述第一介电层的导电层之前，还包括：形成中间粘接层，所述中间粘接层覆盖所述第一介电层远离所述衬底的表面，以及所述第一开口的侧壁和底壁；在对所述导电层进行平坦化处理至暴露出第一介电层的过程中，去除所述中间粘接层中位于所述第一介电层远离所述衬底的表面的部分，以在所述第一开口的侧壁和底壁上形成粘接层。
在一些实施例中，所述在所述第一开口内形成第一连接部之前，还包括：在所述第一开口内形成第二连接部，所述第二连接部的厚度小于所述第一介电层的厚度。这样，与第一极直接与包括金属材料的第一连接部接触相比，第一极与包括多晶硅材料的第二连接部接触，接触电阻更小，各存储单元的功耗也可以较小。
在一些实施例中，所述制备方法还包括：形成覆盖所述中间接触部的第二介电层；去除第一预设厚度的第二介电层，并去除第二预设厚度的中间接触部，剩余的中间接触部形成接触部；所述第一预设厚度小于所述第二介电层的厚度，所述第二预设厚度小于所述中间接触部的厚度。
这样，第二介电层陷入相邻两个中间接触部之间，使得相邻两个中间接触部之间相互绝缘，从而有利于改善因相邻两个中间接触部连接，造成相邻两个存储单元之间出现短接的问题，进而有利于提高存储器的良率。本申请实施例去除第二预设厚度的中间接触部，使得接触部远离衬底的表面为平面，接触部与电容器之间的接触面积较大，从而有利于提高接触部与电容器之间的接触稳定性。
在一些实施例中，所述制备方法还包括：形成电容器，所述电容器与所述接触部相连。
第二方面，提供了一种存储器，该存储器包括衬底、晶体管、第一介电层、第一连接部、接触部、第二介电层。其中，晶体管位于所述衬底上，所述晶体管包括第一极，所述第一极为源极或漏极。第一介电层位于所述晶体管上。第一连接部穿过所述第一介电层与所述第一极电连接。接触部位于所述第一连接部上，且与所述第一连接部电连接。所述接触部远离所述第一连接部的端面为第一端面，所述接触部的与所述第一连接部电连接的端面为第二端面，所述接触部还包括连接第一端面和第二端面的
侧面，所述侧面为曲面。所述第二介电层的至少部分位于任意相邻的两个所述接触部之间。
在一些实施例中，所述第一端面呈圆形或椭圆形。
在一些实施例中，所述第一连接部的与所述接触部电连接的端面为目标端面，所述第一端面的面积大于所述目标端面的面积。
在一些实施例中，所述第二端面的面积大于所述目标端面的面积；沿垂直于所述衬底且远离所述衬底的方向，所述接触部的径向尺寸逐渐减小。
在一些实施例中，所述第二端面包括第一子端面和第二子端面；所述第一子端面与所述第一连接部接触；所述第二子端面至少部分围绕所述第一子端面，所述第二子端面与所述第一介电层远离所述衬底的表面接触。
在一些实施例中，所述第二介电层远离所述衬底的表面与所述接触部远离所述衬底的表面平齐。
在一些实施例中，所述存储器还包括粘接层。粘接层位于所述第一连接部与所述第一介电层之间；所述粘接层包括第一子粘接层和第二子粘接层，所述第一子粘接层围绕所述第一连接部的侧面设置，所述第二子粘接层位于所述第一连接部的远离所述接触部的端面。
在一些实施例中，所述存储器还包括第二连接部。第二连接部位于所述第一连接部与所述第一极之间，且与所述第一连接部和所述第一极电连接；所述第二连接部的厚度小于所述第一介电层的厚度。
在一些实施例中，所述存储器还包括电容器，所述电容器与所述接触部相连。
第三方面，提供了一种电子设备，该电子设备包括处理器和存储器，所述处理器与所述存储器耦接；所述存储器为上述任一实施例所述的存储器。
其中，第二方面和第三方面中任一种设计方式所带来的技术效果可参见第一方面中不同设计方式所带来的技术效果，此处不再赘述。
图1为本申请实施例提供的一种存储器的电路图；
图2为本申请实施例提供的一种存储器的俯视图；
图3A为图2所提供的存储器在C-C’处的截面示意图；
图3B为图2所提供的存储器在D-D’处的截面示意图；
图4为本申请实施例提供的一种自对准双重成像技术的流程图；
图5为图4所示的流程图各步骤对应的状态图；
图6为本申请实施例提供的一种存储器的制备方法的流程图；
图7为本申请实施例提供的另一种存储器的结构示意图；
图8为本申请实施例提供的再一种存储器的结构示意图；
图9为本申请实施例提供的又一种存储器的结构示意图；
图10为本申请实施例提供的另一种存储器的制备方法的流程图；
图11为本申请实施例提供的又一种存储器的结构示意图；
图12为本申请实施例提供的再一种存储器的制备方法的流程图；
图13为本申请实施例提供的又一种存储器的制备方法的流程图；
图14A为本申请实施例提供的又一种存储器的结构示意图；
图14B为本申请实施例提供的另一种存储器的俯视图；
图15为本申请实施例提供的又一种存储器的制备方法的流程图；
图16A为本申请实施例提供的又一种存储器的制备方法的流程图；
图16B为本申请实施例提供的又一种存储器的制备方法的流程图；
图17为本申请实施例提供的又一种存储器的制备方法的流程图；
图18为本申请实施例提供的又一种存储器的结构示意图；
图19为本申请实施例提供的又一种存储器的结构示意图；
图20为本申请实施例提供的又一种存储器的制备方法的流程图；
图21为本申请实施例提供的又一种存储器的结构示意图；
图22为本申请实施例提供的再一种存储器的俯视图；
图23为本申请实施例提供的一种电子设备的结构示意图。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。其中，在本申请的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B；本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A，B可以是单数或者复数。
在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。
为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
如图1和图2所示，本申请一些实施例提供了一种存储器100，存储器100包括多个存储单元10，每个存储单元10可以包括晶体管11和电容器12。其中，晶体管11与电容器12电连接。
晶体管11可以包括栅极111、源极112和漏极113。“晶体管11与电容器12电连接”，可以是如图1所示，晶体管11的漏极113与电容器12电连接，也可以是晶体管11的源极112与电容器12电连接。晶体管11控制对电容器12中信息的写入、更改或读取。即，晶体管11作为选择器件(或开关器件)，可控制对电容器中信息的写入、更改或读取。
参阅图3A，电容器12可以包括第一电极121和第二电极122，以及位于第一电
极121和第二电极122之间的电容电介质层123。其中，示例性的，参阅图2，第一电极121可以与晶体管11的漏极113电连接，第二电极122可以接地。
可以理解的是，本申请中存储器100中的存储单元10的个数不做限制，只要能够满足存储器100的存储需求即可。本申请中对存储单元10中的晶体管11和电容器12的数量也不做限制，只要能够实现数据的写入、更改或读取即可。示例性的，如图1所示，存储单元10中可以包括一个晶体管11和一个电容器12。
如图1所示，存储器100还可以包括多条字线WL和多条位线BL，其中，字线WL可以与晶体管11的栅极111相连，从而控制晶体管11的导通和关断。位线BL可以与晶体管11的源极112相连，从而在晶体管11导通时向与该晶体管11相连的电容器12中写入数据。
可以理解，对于存储器100而言，除了包括存储单元10、字线WL和位线BL之外，还可以包括外围电路，例如读取放大电路、读取/写入电路等。
图2为存储器100的一种俯视图，图3A为图2在C-C’处的截面图，图3B为图2在D-D’处的截面图。参阅图2～图3B，存储器100包括衬底101，以及设置于衬底101上的有源区AA，字线WL和位线BL。其中，字线WL沿平行于衬底101的第一方向X延伸，位线BL沿平行于衬底101的第二方向Y延伸，第一方向X和第二方向Y相交叉。有源区AA的沿平行于衬底101的第三方向W延伸，第三方向W与第一方向X和第二方向Y之间均存在夹角。
在一些示例中，第一方向X可以与第二方向Y相垂直。本申请中对第三方向W与第一方向X、第二方向Y之间的夹角大小不做限制，可以根据存储器100的布局要求进行合理设计。
其中，衬底101可以包括硅(Si)，例如，晶体硅、多晶硅或非晶硅。或者，衬底101可以包括半导体元素，例如锗(Ge)。或者，衬底101可以具有绝缘体上硅(silicon on insulator，SOI)结构。例如，衬底101可以包括掩埋氧化物(buried oxide，BOX)层。
参阅图2，有源区AA在衬底101上的正投影与相邻的两条字线WL在衬底101上的正投影之间均具有重叠区域。字线WL中对应该重叠区域的部分可以作为晶体管11的栅极111。沿有源区AA的延伸方向，有源区AA中对应非重叠区域的部分可以作为晶体管11的源极112和漏极113。
此时，同一有源区AA可以限定出两个晶体管11，两个晶体管11共用同一个源极112(或漏极113)相连。或者说，两个晶体管11的源极112(或漏极113)相连。
在一些示例中，有源区AA可以通过对衬底101进行掺杂得到。同一有源区AA内掺杂粒子相同，也即晶体管11的源极112和漏极113的结构相同。
参阅图3A和图3B，在垂直于衬底101的方向(也即，第四方向Z)上，字线WL位于有源区AA(或，源极112)远离衬底101的表面与衬底101之间。
其中，字线WL的材料可以包括金属，例如，例如，钨(W)，钴(Co)，钌(Ru)等。
本申请中对有源区AA、字线WL和位线BL的数量不限制，可根据存储器100的存储需求进行设计。
如图2和图3A所示，存储器100还可以包括位于衬底101上的隔离结构102，隔离结构102将相邻的两个有源区AA之间相互隔离。示例性的，隔离结构102远离衬底101的表面可以和有源区AA远离101的表面平齐。
示例性的，隔离结构102的材料可以包括氧化硅、氮化硅、和氮氧化硅等。
随着存储器集成度的提高，晶体管11中源极112和漏极113的尺寸逐渐减小，源极112和漏极113在衬底101上的正投影的尺寸越来越小，电容器与源极或漏极直接连接的难度逐渐增大。基于此，如图3A和图3B所示，相关技术中在晶体管11远离衬底101的一侧，制备了一层接触层13，接触层13包括多个接触部131，接触部131与源极112或漏极113接触的表面的面积小于接触部131与电容器12接触的表面的面积。这样，电容器可以较为容易的与接触部131接触，从而再与源极112或漏极113电连接。
在制备接触部131的过程中，需要利用两次不同角度的自对准双重成像技术对形成接触部131所使用的掩膜层，进行图案化处理。图4为自对准双重成像技术的工艺流程图，图5为自对准双重成像技术各步骤对应的状态图。参阅图4和图5，本申请将对一次自对准双重成像技术进行简要的说明。该自对准双重成像技术包括：
S1、在接触层13上形成叠层结构14，沿垂直于衬底101且远离衬底101的方向，该叠层结构14依次包括第一掩膜层141、第二掩膜层142、第三掩膜层143、芯轴层144、抗反射层145和光刻胶层146。
示例性的，第一掩膜层141和第三掩膜层143的材料可以相同，例如，第一掩膜层的141和第三掩膜层143的材料可以均包括氧化物(例如，氧化硅)。第一掩膜层141和第二掩膜层142的材料可以不同。芯轴层144的材料可以包括多晶硅(A-Si)。抗反射层145可以为含硅抗反射层。
可以理解，叠层结构14中的膜层并不仅限于第一掩膜层141、第二掩膜层142、第三掩膜层143、芯轴层144、抗反射层145和光刻胶层146，为满足工艺制程需求叠层结构14中还可以具有其他更多的膜层。
S2、图案化光刻胶层146，形成光刻胶图案1461。示例性的，可以利用曝光、显影等工艺对光刻胶层146进行刻蚀。
S3、基于光刻胶图案1461对芯轴层144进行刻蚀，形成芯轴结构1441。
示例性的，基于光刻胶图案1461对芯轴层144进行刻蚀，可以是基于光刻胶图案1461对抗反射层145和光刻胶层146进行刻蚀，然后在去除芯轴结构1441上的抗反射层145。
S4、沉积第四掩膜层147，第四掩膜层147覆盖芯轴结构1441的顶部和侧壁。如图5所示，第四掩膜层147还可以覆盖部分第三掩膜层143。其中，第四掩膜层147的材料可以包括氧化物，或者氮化硅。
示例性的，可以采用原子沉积工艺沉积第四掩膜层147。
S5、对第四掩膜层147进行刻蚀，至暴露出芯轴结构1441的顶部，第四掩膜层147中覆盖在芯轴结构1441的侧壁上的部分形成侧墙1471。
可以理解，覆盖不同芯轴结构1441的侧壁的侧墙1471之间彼此互不相连。
S6、去除芯轴结构1441。
S7、基于侧墙1471刻蚀第二掩膜层142，得到多个掩膜图案1421。示例性的，可以基于侧墙1471对第三掩膜层143和第二掩膜层142进行刻蚀，然后在去除第三掩膜层143。
可以理解，本申请上述步骤仅是对自对准双重成像技术进行简单的说明，自对准双重成像技术并不是仅仅包括步骤S1～S7等处理步骤。
在完成第一次自对准双重成像技术后，可以在第二掩膜层142上覆盖一层保护层，然后在保护层远离衬底的一侧依次形成第三掩膜层、芯轴层、抗反射层和光刻胶层，重复上述刻蚀步骤。
在第二次利用自对准双重成像技术后，掩膜图案1421被进一步修饰，从而可以利用被进一步修饰的掩膜图案1421刻蚀接触层13，形成接触部131。
本申请发明人发现，利用两次自对准双重成像技术对接触层进行刻蚀，需要的工艺步骤较多，导致存储器的制备过程中工艺步骤也相应较多，存储器的制备过程更加复杂。且利用两次自对准双重成像技术对接触层进行刻蚀，需要两张不同的光罩，接触层的制备成本相对较高，导致存储器100的制备成本也较高。
同时，由于进行两次不同角度自对准双重成像技术所需要的光罩不同，在利用两张光罩对同一膜层进行刻蚀的过程中，两张光罩之间的对准要求也较高。当两张光罩之间的相对位置关系出现偏差时，不同存储单元所对应的接触部131之间可能会短接，从而影响存储器的良率。
可以理解，在位线BL同样使用自对准双重成像技术制备时，同样也需要使用一张光罩，此时，为保证位线BL与接触部131相对位置的匹配，制备位线BL所需要的光罩与制备接触部131所需要的光罩之间的对准要求也相应较高。当制备位线BL所需要的光罩与制备接触部131所需要的光罩的对准位置关系偏差时，也会直接影响存储器的良率。
基于此，如图6所示，本申请一些实施例中提供了一种存储器200的制备方法，包括步骤S100～S400。
S100、如图7所示，在衬底201上形成晶体管210，晶体管210包括第一极和第二极。其中，第一极可以为源极211，第二极可以为漏极212；或者，第一极可以为漏极212，第二极可以为源极211。
示例性的，参阅图2和图7，可以先在衬底201上形成有源区AA和隔离结构202，有源区AA沿平行于衬底201的第三方向W延伸。隔离结构202位于相邻的两个有源区AA之间，将相邻的两个有源区AA相互绝缘。然后，在有源区AA和隔离结构202中形成字线沟槽，在字线沟槽内形成覆盖字线沟槽侧壁和底部的栅绝缘层2131，在栅绝缘层2131上形成字线WL。字线WL沿平行于衬底201的第一方向X延伸。每个有源区AA中形成有两个分离的字线沟槽，这两个字线沟槽将有源区AA分成中间的源极211和位于源极211两侧的两个漏极212(也可以是，这两个字线沟槽将有源区AA分成中间的漏极212和位于漏极212两侧的两个源极211)。其中，中间的源极211与其一侧的漏极212属于一个晶体管210，中间的源极211与其另一侧的漏极212属于另一个晶体管210。位于同一有源区AA内的两条字线WL，可以作为两个晶体管210的栅极213。
在一些示例中，隔离结构202可以为单层结构，此时，示例性的，隔离结构202的材料可以包括氧化硅、氮化硅、和氮氧化硅等。在另一些示例中，隔离结构202可以为多层结构，此时，隔离结构202可以包括与有源区AA接触的第一隔离层2021和位于第一隔离层2021远离有源区AA一侧的第二隔离层2022。其中，第一隔离层2021的材料可以包括氧化硅或高介电常数氧化物。第二隔离层的材料可以包括氧化硅、氮化硅、和氮氧化硅等。第一隔离层2021的材料与第二隔离层2022的材料不同。
其中，第一隔离层2021和第二隔离层2022均用于隔离多个晶体管210。第一隔离层2021还可以用于释放刻蚀后衬底201产生的应力。
示例性的，栅绝缘层2131的材料可以包括氧化硅或者高介电常数材料。其中，高介电常数材料的介电常数大于氧化硅的介电常数。示例性的，高介电常数材料可以为氧化铝(Al2O3)、氧化锆(ZrO2)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、二氧化铪(HfO2)和二氧化钛(TiO2)中的一种。
在一些示例中，字线WL的材料可以包括金属，例如，钨(W)，钴(Co)，钌(Ru)等。在另一些示例中，字线WL的材料可以包括多晶硅。
其中，参阅图7，在栅绝缘层2131上形成字线WL(或栅极213)后，还可以在字线WL远离衬底201的一侧形成层间介质层2132。层间介质层2132可以是由氮化物层、氧化物层，或者氮化物层和氧化物层的堆叠结构形成。层间介质层2132可以用于绝缘字线WL和设置在衬底上的其他导电膜层。
参阅图7，在形成字线WL之后，形成层间介质层2132之前，还可以在字线WL上形成字线接触WC。字线接触WC的材料可以包括多晶硅。其中，字线接触WC还可以用于连接字线WL与其他膜层。
可以理解，本申请中在衬底201上形成晶体管210的步骤并不仅限于此。
S200、如图8所示，形成覆盖晶体管210的第一介电层220，第一介电层220包括第一开口221，第一开口221暴露晶体管210的第一极。图8以第一极为漏极212为例进行示意。
示例性的，第一介电层220的材料可以包括氧化硅、氮化硅或氮氧化硅等。
示例性的，在步骤S100、在衬底201上形成晶体管210之后，在步骤S200、形成覆盖晶体管210的第一介电层220之前，该制备方法还可以包括：形成位线BL，位线BL沿第二方向Y延伸，且位线BL与晶体管210的源极211电连接。参阅图3B，位线BL可以位于有源区AA远离衬底201的一侧。
示例性的，参阅图3B，在形成位线BL之前，还可以形成位线接触部BC，位线接触部BC位于有源区AA内，与源极211接触。
S300、如图9所示，在第一开口221内形成第一连接部230。
在一些示例中，如图10所示，步骤300、在第一开口221内形成第一连接部230，可以包括：
S310、如图11所示，形成覆盖第一介电层220的导电层240，导电层240包括嵌入第一开口221中的部分。
示例性的，导电层240的材料可以包括金属，例如，钨(W)，钴(Co)，钌(Ru)等。
示例性的，可以通过化学气相沉积(chemical vapor deposition，CVD)工艺，或者原子层沉积(atomic layer deposition，ALD)工艺形成。
S320、参阅图9和图11，对导电层240进行平坦化处理至暴露出第一介电层220，以在第一开口221内形成第一连接部230。
示例性的，可以采用化学机械平坦化(chemical mechanical polishing，CMP)工艺，对导电层240进行平坦化处理。
示例性的，第一连接部230远离衬底201的表面可以与第一介电层220远离衬底201的表面平齐，或近似平齐。
在一些实施例中，如图12所示，在步骤S310、形成覆盖第一介电层220的导电层240之前，制备方法还可以包括：
S330、参阅图11，形成中间粘接层250，中间粘接层250覆盖第一介电层220远离衬底201的表面，以及第一开口221的侧壁和底壁。
基于此，在步骤S320、对导电层240进行平坦化处理至暴露出第一介电层220的过程中，还可以去除中间粘接层250中位于第一介电层220远离衬底201的表面的部分，以在第一开口221的侧壁和底壁上形成粘接层251。
在一些实施例中，如图13所示，在步骤S300、在第一开口221内形成第一连接部230之前，该制备方法还包括：
S340、参阅图11，在第一开口221内形成第二连接部260，第二连接部260的厚度小于第一介电层220的厚度。
示例性的，可以在步骤S200、形成覆盖晶体管210的第一介电层220之后，在步骤S330、形成中间粘接层250之前，在第一开口221内形成第二连接部260。
示例性的，第二连接部260的材料可以包括多晶硅。
本申请上述实施例中，在第一开口221内形成第一连接部230之前，先在第一开口221内形成第二连接部260。这样，与第一极(源极211或漏极212)直接与包括金属材料的第一连接部230接触相比，第一极与包括多晶硅材料的第二连接部260接触，接触电阻更小，各存储单元的功耗也可以较小。
S400、如图14A所示，在第一连接部230的目标端面231上选择性沉积导电材料，形成中间接触部270。目标端面231为第一连接部230的远离衬底201的端面。
示例性的，可以通过原子层沉积工艺在目标端面231上选择性沉积导电材料。
示例性的，导电材料可以包括金属，例如，钨(W)，钴(Co)，钌(Ru)等。
在一些示例中，导电材料可以与第一连接部230的材料相同。
在一些示例中，参阅图14A，在垂直于衬底201的方向上(也即，第四方向Z)，中间接触部270在平行于衬底201的方向上的尺寸逐渐减小。其中，“中间接触部270在平行于衬底201的方向上的尺寸逐渐减小”，可以是中间接触部270在平行于衬底201的所有方向上的尺寸均逐渐减小。
在一些示例中，参阅图14B，中间接触部270与目标端面231接触的表面的面积大于目标端面231的面积。这样，有利于提高中间接触部270与目标端面231的接触可靠性。
在一些示例中，参阅图14B，中间接触部270与目标端面231接触的表面可以大
致呈圆形或椭圆形。
其中，“大致呈圆形或椭圆形”，是指中间接触部270与目标端面231接触的表面的形状整体上呈圆形或椭圆形，但是并不局限为标准的圆形或椭圆形。即，这里的“圆形”不但包括基本圆形的形状，而且考虑到工艺条件，还包括类似于圆形的形状，这里的“椭圆形”不但包括基本椭圆形的形状，而且考虑到工艺条件，还包括类似于椭圆形的形状。
本申请上述实施例所提供的存储器200的制备方法中，直接在第一连接部230的目标端面231上选择性沉积导电材料，即可形成中间接触部270，无需利用两次自对准双重成像技术，而使得存储器200的制备工艺更加简单，存储器200的制备成本更低。
且由于本申请上述实施例所提供的存储器200的制备方法中，无需利用两张光罩形成接触部，因此存储器200制备工艺中使用的光罩的总的数目的减小。这样，一方面能够进一步降低存储器的制备成本，另一方面还能够省去两次不同角度自对准双重成像技术的两张光罩对位的过程，以及两次不同角度自对准双重成像技术两张光罩与制备位线BL的光罩对位的过程，进一步简化存储器200的制备工艺。同时，存储器200制备工艺中使用的光罩的总的数目的减小，还有利于降低因各光罩对位出现偏差，导致存储器中导电膜层之间接触短路，影响存储器的良率的风险。
可以理解，本申请上述实施例中，直接在第一连接部230的目标端面231上选择性沉积导电材料，形成中间接触部270，因而可以直接通过调节工艺条件的方式避免多个中间接触部270之间短接，有效的保障存储器200的良率。
在一些实施例中，如图15所示，在步骤S400、在第一连接部230的目标端面231上选择性沉积导电材料，形成中间接触部270之前，该制备方法还可以包括：
S500、对目标端面231进行表面处理。
在一些示例中，如图16A所示，步骤S500、对目标端面231进行表面处理，可以包括：
S510、将目标端面231暴露在设定气体环境中。
示例性的，设定气体可以包括氧气(O2)、氢气(H2)或由氧气、氢气生成的等离子体气体。
在另一些示例中，如图16B所示，步骤S500、对目标端面231进行处理，包括：
S520、在目标端面231上涂覆还原性溶液。
其中，还原性溶液可以包括弱酸溶液，弱酸溶液为电离常数小于0.0001的酸。
示例性的，弱酸溶液可以为氢氟酸稀释液，或者氯化铵溶液。
示例性的，可以通过旋涂工艺在目标端面231上涂覆弱酸溶液。
本申请上述实施例通过对目标端面231进行表面处理，使得目标端面231的表面能较大，目标端面231的表面能与第一介电层220远离衬底201的表面的表面能之间相差也较大。由于表面能越大，沉积金属材料时，金属材料的沉积速度也快。因此，对目标端面231进行表面处理后，在沉积导电材料时，目标端面231上的导电材料的沉积速度较快，第一介电层220远离衬底201的表面上的导电材料的沉积速度较慢，通过控制沉积的时间、速度或其他条件即可在目标端面231上形成中间接触部270。
在一些实施例中，步骤S400、在第一连接部230的目标端面231上选择性沉积导电材料，形成中间接触部270之前，可以同时对目标端面231和第一介电层220远离衬底201的表面进行表面处理，从而使目标端面231的表面能较大，而第一介电层220远离衬底201的表面的表面能较小，从而进一步加大目标端面231与第一介电层220远离衬底201的表面的表面能的差异。
在一些实施例中，如图17所示，存储器200的制备方法还包括：
S600、如图18所示，形成覆盖中间接触部270的第二介电层280。
示例性的，可以通过化学气相沉积工艺，或者原子层沉积工艺形成覆盖中间接触部270的第二介电层280。
示例性的，第二介电层280的材料可以包括氧化硅、氮化硅或氮氧化硅等。
可以理解，在第二介电层280覆盖中间接触部270时，第二介电层280可以陷入相邻两个中间接触部270之间，使得相邻两个中间接触部270之间相互绝缘，从而有利于改善因相邻两个中间接触部270连接，造成相邻两个存储单元之间出现短接的问题，进而有利于提高存储器200的良率。
参阅图18，第二介电层的厚度h1可以大于中间接触部270的厚度h2。
S700、参阅图18和图19，去除第一预设厚度h3的第二介电层280，并去除第二预设厚度h4的中间接触部270，剩余的中间接触部270形成接触部271。第一预设厚度h3小于第二介电层280的厚度h1，第二预设厚度h4小于中间接触部270的厚度h2。
示例性的，可以通过化学机械平坦化工艺去除第一预设厚度h3的第二介电层280，去除第二预设厚度h4的中间接触部270。
基于此，去除第一预设厚度h3后的第二介电层280远离衬底201的表面可以与接触部271远离衬底201的表面平齐或近似平齐。
本申请实施例去除第二预设厚度h4的中间接触部270，使得接触部271远离衬底201的表面为平面，接触部271与电容器之间的接触面积较大，从而有利于提高接触部271与电容器之间的接触稳定性。
可以理解，第二介电层280的厚度h1大于中间接触部270的厚度h2，化学机械平坦化工艺向着衬底201所在方向对第二介电层280和中间接触部270进行研磨，因此，在研磨后的第二介电层280远离衬底201的表面和接触部271远离衬底201的表面平齐的情况下，第一预设厚度h3大于第二预设厚度h4。
本申请上述实施例中，对第一预设厚度h3和第二预设厚度h4的具体数值不做限定，只要使接触部271远离衬底201的表面为平面即可。
在一些示例中，第二预设厚度h4还可以是使接触部271远离衬底201的表面的面积大于第一连接部230远离衬底201的表面(目标端面231)的面积的任一数值。这样，接触部271远离衬底201的表面的面积大于第一连接部230远离衬底201的表面(目标端面231)的面积，与电容器直接与第一极(源极211或者漏极212)或者第一连接部230相接触相比，电容器与接触部271的接触面积可以更大，电容器与接触部271之间的接触稳定性更好。
在一些实施例中，如图20所示，存储器200的制备方法还包括：
S800、参阅图21，形成电容器290，电容器290与接触部271相连。
示例性的，电容器290可以包括第一电极291和第二电极292，以及位于第一电极291与第二电极292之间的电容电介质293。
其中，电容器290与接触部271相连，从而与晶体管210电连接，晶体管210与电容器290构成存储器200的一个存储单元。
如图21所示，本申请一些实施例提供了一种存储器200，该存储器200包括衬底201、晶体管210、第一介电层220、第一连接部230、接触部271和第二介电层280。
其中，衬底201包括硅(Si)，例如，晶体硅、多晶硅或非晶硅。或者，衬底201可以包括半导体元素，例如锗(Ge)。或者，衬底201可以具有绝缘体上硅结构。例如，衬底201可以包括掩埋氧化物层。
晶体管210位于衬底201上，晶体管210包括源极211和漏极212，以及栅极213。存储器200中可以包括多个晶体管210，本申请实施例中对存储器200中的晶体管210的数目不做限制，只要能够满足存储器200的存储需求即可。
在一些示例中，参阅图14B，存储器200还可以包括字线WL和位线BL，字线WL沿平行于衬底201的第一方向X延伸，位线BL沿平行于衬底201的第二方向Y延伸，第一方向X与第二方向Y相交。字线WL和位线BL位于衬底201中。
其中，字线WL可以同时与多个晶体管210的栅极213相连。位线BL可以与晶体管210的源极211相连。
第一介电层220位于晶体管210上。示例性的，第一介电层220的材料可以包括氧化硅、氮化硅或氮氧化硅等。
第一连接部230穿过第一介电层220与晶体管210的第一极电连接。第一极为源极211或漏极212。其中，图21以第一极为漏极212为例进行示意。
在一些示例中，第一介电层220可以包括第一开口221，第一连接部230可以通过第一开口221与第一极电连接。示例性的，第一连接部230的材料可以包括金属，例如，钨(W)，钴(Co)，钌(Ru)等。
接触部271位于第一连接部230上，且与第一连接部230电连接。参阅图22，接触部271远离第一连接部230的端面为第一端面272，接触部271的与第一连接部230电连接的端面为第二端面273，接触部271还包括连接第一端面273和第二端面273的侧面274，侧面274为曲面。
示例性的，接触部271的材料可以包括金属，例如，钨(W)，钴(Co)，钌(Ru)等。
在一些示例中，第一连接部230和接触部271的材料可以相同。在另一些示例中，第一连接部230和接触部271的材料可以不同。
第二介电层280的至少部分位于任意相邻的两个接触部271之间。这样，第二介电层280可以将任意相邻的两个接触部271之间间隔来开，使得相邻两个接触部271之间相互绝缘，避免出现两个接触部271之间短接的问题出现。
本申请上述实施例所提供给的存储器200，由上述实施例所提供的存储器的制备方法制备而成。其中，接触部271通过在目标端面231上选择性沉积导电材料形成，无需使用两次自对准双重成像技术，从而能够在使电容器可以较为容易的与接触部271接触的同时，简化存储器200的制备工艺，降低存储器200的制备成本。
同时，在接触部271的制备过程中，无需利用两张光罩，因此存储器200的制备工艺中使用的光罩的总的数目较少。这样，一方面能够进一步降低存储器200的制备成本，另一方面还能够省去两次不同角度自对准双重成像技术的两张光罩对位的过程，以及两次不同角度自对准双重成像技术两张光罩与制备位线BL的光罩对位的过程，进一步简化存储器200的制备工艺。同时，存储器200制备工艺中使用的光罩的总的数目的减小，还有利于降低因各光罩对位出现偏差，导致存储器中导电膜层之间接触短路，影响存储器的良率的风险。
且本申请上述实施例中，直接在第一连接部230的目标端面231上选择性沉积导电材料，形成中间接触部270，再通过去除部分中间接触部270即能够形成接触部271，因而可以直接通过调节工艺条件的方式避免多个中间接触部270之间短接，有效的保障存储器200的良率。
在一些实施例中，如图22所示，第一端面272呈圆形或椭圆形。这样，第一端面272的有效接触面积可以较大，第一端面272与电容器之间的连接稳定性更好。
其中，“第一端面272呈圆形或椭圆形”，是指第一端面272整体上呈圆形或椭圆形，但是并不局限为标准的圆形或椭圆形。即，这里的“圆形”不但包括基本圆形的形状，而且考虑到工艺条件，还包括类似于圆形的形状，这里的“椭圆形”不但包括基本椭圆形的形状，而且考虑到工艺条件，还包括类似于椭圆形的形状。
在一些实施例中，如图21和图22所示，第一连接部230的与接触部271电连接的端面为目标端面231，第一端面272的面积大于目标端面231的面积。这样，与电容器直接和第一连接部230的目标端面231相连相比，电容器与接触部271的第一端面272相连更加容易实现，电容器与晶体管210的连接更加稳定。
在一些实施例中，如图21和图22所示，第二端面273的面积大于目标端面231的面积。沿垂直于衬底201且远离衬底201的方向，接触部271的径向尺寸逐渐减小。
在一些实施例中，参阅图21和图22，第二端面273包括第一子端面2731和第二子端面2732。第一子端面2731与第一连接部230接触。第二子端面2732至少部分围绕第一子端面2731，第二子端面2732与第一介电层220远离衬底201的表面接触。
在一些实施例中，参阅图21，第二介电层280远离衬底201的表面与接触部271远离衬底201的表面平齐。
在一些实施例中，参阅图21，存储器200还包括粘接层251，粘接层251位于第一连接部230与第一介电层220之间。粘接层251包括第一子粘接层2511和第二子粘接层2512，第一子粘接层2511围绕第一连接部230的侧面设置，第二子粘接层2512位于第一连接部230的远离接触部271的端面。
在一些实施例中，参阅图21，存储器200还包括第二连接部260，第二连接部260位于第一连接部230与第一极之间，且与第一连接部230和第一极电连接。第二连接部260的厚度小于第一介电层220的厚度。其中，图21以第一极为漏极212为例进行示意。
在一些实施例中，参阅图21，存储器200还包括电容器290，电容器290与接触部271相连。示例性的，电容器290可以为铁电电容器。
如图23所示，本申请一些实施例提供了一种电子设备1000包括：存储器300、
处理器400、输入设备500、输出设备600等部件。本领域技术人员可以理解到，图23中示出的电子设备的结构并不构成对该电子设备1000的限定，该电子设备1000可以包括比如图23所示的部件更多或更少的部件，或者可以组合如图23所示的部件中的某些部件，或者可以与如图23所示的部件布置不同。
存储器300用于存储软件程序以及模块。存储器300主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储器300包括外存储器310和内存储器320。外存储器310和内存储器320存储的数据可以相互传输。外存储器310例如包括硬盘、U盘、软盘等。内存储器320例如包括动态随机存取存储器(dynamic random access memory，DRAM)、只读存储器等。
处理器400是上述电子设备1000的控制中心，利用各种接口和线路连接整个电子设备1000的各个部分，通过运行或执行存储在存储器300内的软件程序和/或模块，以及调用存储在存储器300内的数据，执行电子设备1000的各种功能和处理数据，从而对电子设备1000进行整体监控。可选的，处理器400可以包括一个或多个处理单元。例如，处理器400可以包括中央处理器(central processing unit，CPU)、人工智能(artificial intelligence，AI)处理器、数字信号处理器(digital signal processor，DSP)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。图23中以处理器400为CPU为例，CPU可以包括运算器410和控制器420。运算器410获取内存储器320存储的数据，并对内存储器320存储的数据进行处理，处理后的结果通常送回内存储器320。控制器420可以控制运算器410对数据进行处理，控制器420还可以控制外存储器310和内存储器320存储数据或读取数据。
输入设备500用于接收输入的数字或字符信息，以及产生与电子设备1000的用户设置以及功能控制有关的键信号输入。示例的，输入设备500可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器400中的控制器420还可以控制输入设备500接收输入的信号或不接收输入的信号。此外，输入设备500接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器320中。
输出设备600用于输出输入设备500输入，并存储在内存储器320中的数据对应的信号。例如，输出设备600输出声音信号或视频信号。上述处理器400中的控制器420还可以控制输出设备600输出信号或不输出信号。
需要说明的是，图23中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备500和内存储器320之间的单向箭头表示输入设备500接收到的数据向内存储器320传输。又例如，运算器410和内存储器320之间的双向箭头表示内存储器320存储的数据可以向运算器410传输，且运算器410处理后的数据
可以向内存储器320传输。图23中的细箭头表示控制器420可以控制的部件。示例的，控制器420可以对外存储器310、内存储器320、运算器410、输入设备500和输出设备600等进行控制。
可选的，电子设备1000还可以包括各种传感器。例如陀螺仪传感器、湿度计传感器、红外线传感器、磁力计传感器等，在此不再赘述。可选的，该电子设备1000还可以包括无线保真(wireless fidelity，WiFi)模块、蓝牙模块等，在此不再赘述。
可以理解的是，本申请实施例提供的存储器200可以作为上述电子设备1000中的存储器300。例如，本申请实施例提供的存储器可以作为上述存储器300中的外存储器310，也可以作为上述存储器300中的内存储器320。另外，本申请提供的存储器200可以用于独立存储芯片颗粒中，替代各类使用DRAM系统中的DRAM组件。
本申请一些实施例所提供的电子设备1000所能够达到的技术效果与上述任一实施例所述的存储器200所能够达到的技术效果相同，在此不再赘述。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (18)
- 一种存储器，其特征在于，包括：衬底；晶体管，位于所述衬底上，所述晶体管包括第一极，所述第一极为源极或漏极；第一介电层，位于所述晶体管上；第一连接部，穿过所述第一介电层与所述第一极电连接；接触部，位于所述第一连接部上，且与所述第一连接部电连接；所述接触部远离所述第一连接部的端面为第一端面，所述接触部的与所述第一连接部电连接的端面为第二端面，所述接触部还包括连接第一端面和第二端面的侧面，所述侧面为曲面；第二介电层，所述第二介电层的至少部分位于任意相邻的两个所述接触部之间。
- 根据权利要求1所述的存储器，其特征在于，所述第一端面呈圆形或椭圆形。
- 根据权利要求1所述的存储器，其特征在于，所述第一连接部的与所述接触部电连接的端面为目标端面，所述第一端面的面积大于所述目标端面的面积。
- 根据权利要求3所述的存储器，其特征在于，所述第二端面的面积大于所述目标端面的面积；沿垂直于所述衬底且远离所述衬底的方向，所述接触部的径向尺寸逐渐减小。
- 根据权利要求4所述的存储器，其特征在于，所述第二端面包括第一子端面和第二子端面；所述第一子端面与所述第一连接部接触；所述第二子端面至少部分围绕所述第一子端面，所述第二子端面与所述第一介电层远离所述衬底的表面接触。
- 根据权利要求1所述的存储器，其特征在于，所述第二介电层远离所述衬底的表面与所述接触部远离所述衬底的表面平齐。
- 根据权利要求1所述的存储器，其特征在于，还包括：粘接层，位于所述第一连接部与所述第一介电层之间；所述粘接层包括第一子粘接层和第二子粘接层，所述第一子粘接层围绕所述第一连接部的侧面设置，所述第二子粘接层位于所述第一连接部的远离所述接触部的端面。
- 根据权利要求1所述的存储器，其特征在于，还包括：第二连接部，位于所述第一连接部与所述第一极之间，且与所述第一连接部和所述第一极电连接；所述第二连接部的厚度小于所述第一介电层的厚度。
- 根据权利要求1～8中任一项所述的存储器，其特征在于，还包括：电容器，与所述接触部相连。
- 一种存储器的制备方法，其特征在于，包括：在衬底上形成晶体管，所述晶体管包括第一极，所述第一极为源极或漏极；形成覆盖所述晶体管的第一介电层，所述第一介电层包括第一开口，所述第一开口暴露所述晶体管的第一极；在所述第一开口内形成第一连接部；在所述第一连接部的目标端面上选择性沉积导电材料，形成中间接触部；所述目标端面为所述第一连接部的远离所述衬底的端面。
- 根据权利要求10所述的制备方法，其特征在于，所述在所述第一连接部的目标端面上选择性沉积导电材料之前，还包括：对所述目标端面进行表面处理。
- 根据权利要求11所述的制备方法，其特征在于，所述对所述目标端面进行表面处理，包括：将所述目标端面暴露在设定气体环境中；或者，在所述目标端面上涂覆还原性溶液。
- 根据权利要求10所述的制备方法，其特征在于，所述在所述第一开口内形成第一连接部，包括：形成覆盖所述第一介电层的导电层，所述导电层包括嵌入所述第一开口的部分；对所述导电层进行平坦化处理至暴露出所述第一介电层，以在所述第一开口内形成所述第一连接部。
- 根据权利要求13所述的制备方法，其特征在于，在所述形成覆盖所述第一介电层的导电层之前，还包括：形成中间粘接层，所述中间粘接层覆盖所述第一介电层远离所述衬底的表面，以及所述第一开口的侧壁和底壁；在对所述导电层进行平坦化处理至暴露出第一介电层的过程中，去除所述中间粘接层中位于所述第一介电层远离所述衬底的表面的部分，以在所述第一开口的侧壁和底壁上形成粘接层。
- 根据权利要求10所述的制备方法，其特征在于，所述在所述第一开口内形成第一连接部之前，还包括：在所述第一开口内形成第二连接部，所述第二连接部的厚度小于所述第一介电层的厚度。
- 根据权利要求10～15中任一项所述的制备方法，其特征在于，还包括：形成覆盖所述中间接触部的第二介电层；去除第一预设厚度的第二介电层，并去除第二预设厚度的中间接触部，剩余的中间接触部形成接触部；所述第一预设厚度小于所述第二介电层的厚度，所述第二预设厚度小于所述中间接触部的厚度。
- 根据权利要求16所述的制备方法，其特征在于，还包括：形成电容器，所述电容器与所述接触部相连。
- 一种电子设备，其特征在于，包括处理器和存储器，所述处理器与所述存储器耦接；所述存储器为权利要求1～9中任一项所述的存储器。
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-
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