JPH06120487A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】Ｎ型炭化シリコンエピタキシャル成長層３２の
表面には、所定の間隔を開けて、ソース用Ｐ型炭化シリ
コンエピタキシャル成長層３３およびドレイン用Ｐ型炭
化シリコンエピタキシャル成長層３４が形成されてい
る。エピタキシャル成長層３３，３４の間はチャネル領
域４０となる。このチャネル領域４０の上部には、酸化
シリコン層３７にゲート電極４１が積層されている。 【効果】ソース・ドレインを不純物拡散法によらずに形
成できるから、炭化シリコンを用いてＰチャネル型電界
効果トランジスタを容易に得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、炭化シリコンを用いて
構成される電界効果トランジスタなどの半導体装置およ
びその製造方法に関するものである。

【０００２】

【従来の技術】炭化シリコンは、耐熱性、耐薬品性およ
び硬度等に優れ、さらに飽和ドリフト速度が大きく、臨
界電界が高いなどの種々の優れた特性を有している。し
かも、導電型の制御が可能な半導体である。そのた
め、、高温環境下などのような過酷な環境下で用いられ
る半導体装置への応用についての強い要望がある。

【０００３】炭化シリコン半導体（３Ｃ−ＳｉＣ）のい
くつかの特性は下記表１に示されている。この表１に
は、シリコン半導体およびガリウム砒素化合物半導体の
特性が併せて示されている。

【０００４】

【表１】

【０００５】たとえば、禁制帯幅が広いことにより、６
００℃以上の高温環境下や、放射線により電子の励起が
生じやすい環境下などでも、正常動作が可能な半導体装
置を実現できる。したがって、たとえば原子炉の周辺の
制御回路や人工衛星に搭載されて宇宙空間で用いられる
回路などに適用可能な半導体装置を構成することができ
る。

【０００６】また、電子移動度が大きいことにより、パ
ワー素子や高周波素子への応用に有利である。さらに、
臨界電界が高いことにより、装置の破壊が生じにくい。
また、熱伝導率が高いから、外部からの冷却が容易であ
り、耐熱性が高いことと相まって、高温環境下での用途
に一層有利である。たとえば、「"Breakthrough in Sem
iconducting SiC towards Solid State Devices", H.Ma
tsunami, Extended Abstracts of the 1991 Internatio
nal Conference on Solid State Devices and Material
s, Yokohama, 1991, pp.138-140 」には、炭化シリコン
結晶を用いて構成された電界効果トランジスタが示され
ている。この文献にはＮチャネル・エンハンスメント型
ＭＯＳ型電界効果トランジスタと、Ｎチャネル・デプレ
ッション型ＭＯＳ電界効果トランジスタとが開示されて
おり、それぞれの構成は本願の図１３および図１４にそ
れぞれ示されている。

【０００７】図１３に示されたＮチャネル・エンハンス
メント型ＭＯＳ型電界効果トランジスタでは、シリコン
基板１の表面に不純物を添加していない炭化シリコンの
エピタキシャル成長層２が形成され、このエピタキシャ
ル成長層２上にＰ型炭化シリコンエピタキシャル成長層
３が形成されている。Ｐ型エピタキシャル成長層３には
間隔を開けてソース側Ｎ⁺ 型不純物拡散層４およびドレ
イン側Ｎ⁺ 型不純物拡散層５が形成されている。これら
のＮ⁺ 型不純物拡散層４，５は、Ｎ型不純物であるＮ₂
を高濃度に拡散した層である。

【０００８】不純物拡散層４，５の間のエピタキシャル
成長層３の表面近傍の領域は、チャネル領域６となる。
このチャネル領域６のエピタキシャル成長層３の表面に
は、ゲート絶縁膜である酸化シリコン層７およびゲート
電極８が積層されて形成されている。９，１０は、それ
ぞれソース電極およびドレイン電極である。この構成に
より、ゲート電極８に印加する電圧を増大させると、チ
ャネル領域６においてエピタキシャル成長層３の表面
に、ゲート電極８への印加電圧に対応したチャネルが形
成される。これにより、ソース・ドレイン間の電流が制
御される。

【０００９】一方、図１４に示されたＮチャネル・デプ
レッション型ＭＯＳ型電界効果トランジスタでは、６Ｈ
−ＳｉＣからなる炭化シリコン基板１１の表面に、３Ｃ
−ＳｉＣからなるＰ型炭化シリコンエピタキシャル成長
層１２が形成され、さらにこのエピタキシャル成長層１
２に３Ｃ−ＳｉＣからなるＮ型炭化シリコンエピタキシ
ャル成長層１３が積層されている。

【００１０】Ｎ型炭化シリコンエピタキシャル成長層１
３の表面部分には、間隔を開けてソース側Ｎ⁺ 型不純物
拡散層１４およびドレイン側Ｎ⁺ 型不純物拡散層１５が
形成されている。このＮ⁺ 不純物拡散層１４，１５の間
の領域がチャネル領域１６となる。このチャネル領域１
６に対応したエピタキシャル成長層１３の表面には、ゲ
ート絶縁膜となる酸化シリコン膜１７およびゲート電極
が１８が積層されている。１９，２０は、それぞれソー
ス電極およびドレイン電極である。

【００１１】この構成では、不純物拡散領域１４，１５
とチャネル領域１６との導電型が同じであるから、ゲー
ト電極１８に電圧を印加しない状態では、ソース・ドレ
イン間は導通している。そして、ゲート電極１８とエピ
タキシャル成長層１３との間にゲート電極１８側が負と
なる電圧を印加すると、チャネル領域１６では、エピタ
キシャル成長層１３の表面から空乏層が広がる。空乏層
の広がりは、ゲート電圧１８に印加する電圧により制御
され、これにより、ソース・ドレイン間の電流が制御さ
れる。

【００１２】

【発明が解決しようとする課題】上述の図１３および図
１４に示されたＭＯＳ型電界効果トランジスタは、いず
れもＮチャネル型のものである。また、上記の文献に限
らず、炭化シリコンを用いたＭＯＳ型電界効果トランジ
スタでは、現在までのところ専らＮチャネル型のものに
ついてのみ報告されており、Ｐチャネル型のＭＯＳ型電
界効果トランジスタは未だ実現されてない。

【００１３】これは、炭化シリコンでは、Ｎ型不純物を
結晶中に拡散させることは比較的に容易である一方、Ｐ
型不純物（たとえばアルミニウム）を結晶中に拡散させ
ることが非常に困難であることに起因する。すなわち、
たとえば、Ｐ型不純物を炭化シリコン結晶中にイオン注
入する場合には、炭化シリコンの温度を８００〜９００
℃程度にしてその活性度を高める必要がある。しかし、
このような高温下では、イオン注入のマスクとして通常
使用されているレジスト膜を用いることができないの
で、別の特別のマスクを用意する必要が生じる。このた
め、製造工程が複雑になる。しかも、イオン注入装置に
炭化シリコンを高温にする構成を備える必要があるか
ら、イオン注入装置の改変も必要となる。

【００１４】一方、他の不純物拡散方法として、アルミ
ニウム金属などを炭化シリコン結晶中に熱拡散する方法
が考えられる。しかし、熱拡散法により不純物を炭化シ
リコン結晶中に拡散させようとすると、１６００〜１８
００℃という高温の熱処理が必要である。このような高
温下では、酸化シリコン膜などは溶融してしまうから、
不純物拡散のマスクとしては、窒化シリコン膜などを用
いる必要がある。しかも、熱拡散のために用いられる通
常の拡散炉は酸化シリコンで形成されており、上記のよ
うな高温下ではこの拡散炉が溶融する。したがって、炭
化シリコンやポリシリコンで構成された特別の拡散炉を
用意する必要がある。

【００１５】このように、炭化シリコン結晶へのＰ型不
純物の拡散技術は、未だ実用レベルになく、そのため、
炭化シリコンを用いたＰチャネル型電界効果トランジス
タは実現されてなかった。そのため、炭化シリコンの半
導体装置への応用には制約があり、たとえば炭化シリコ
ンを用いたＰＭＯＳ集積回路素子やＣＭＯＳ集積回路素
子は従来では実現されていない。

【００１６】そこで、本発明の目的は、上述の技術的課
題を解決し、炭化シリコンを用いつつＰチャネル型およ
びＮチャネル型の任意の形式の電界効果トランジスタを
備えることができる半導体装置およびその製造方法を提
供することである。

【００１７】

【課題を解決するための手段および作用】上記の目的を
達成するための請求項１記載の発明は、所定の導電型の
炭化シリコン結晶層と、この炭化シリコン結晶層の表面
に所定の間隔を開けて形成され、所定の導電型に制御さ
れたソース用炭化シリコンエピタキシャル成長層および
ドレイン用炭化シリコンエピタキシャル成長層と、この
ソース用炭化シリコンエピタキシャル成長層とドレイン
用炭化シリコンエピタキシャル成長層との間に、上記炭
化シリコン結晶層に対向するように設けられたゲート電
極とを含むことを特徴とする半導体装置である。

【００１８】この半導体装置は、請求項３に記載されて
いるように、所定の導電型の炭化シリコン結晶層の表面
に、所定の間隔を開けて、所定の導電型に制御するため
の不純物を添加しつつ一対の炭化シリコンエピタキシャ
ル成長層を選択的に成長させ、これらをソース・ドレイ
ンとする工程と、上記炭化シリコン結晶上において上記
一対の炭化シリコンエピタキシャル成長層の間の領域に
ゲート電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法により製造することができる。

【００１９】この構成によれば、ソース・ドレインは、
炭化シリコン結晶上に形成された炭化シリコンエピタキ
シャル成長層で構成されている。炭化シリコンエピタキ
シャル成長層の導電型は、そのエピタキシャル成長時に
不純物を添加することによって容易に制御することがで
きる。したがって、不純物拡散法を用いることなく、ソ
ースおよびドレインを作成できる。このため、ソース用
およびドレイン用の各炭化シリコンエピタキシャル成長
層をＰ型にすることにより、Ｐチャネル型の電界効果ト
ランジスタが得られ、これらをＮ型にすればＮチャネル
型の電界効果トランジスタが得られる。その結果、炭化
シリコンを用いた半導体装置において、いずれの形式の
電界効果トランジスタをも任意に備えることができる。

【００２０】なお、上記炭化シリコン結晶層の表面と上
記ゲート電極との間にゲート絶縁膜が介在させれば、Ｍ
ＯＳ構造のトランジスタが得られる。また、上記炭化シ
リコン結晶層の上記ソース用炭化シリコンエピタキシャ
ル成長層とドレイン用炭化シリコンエピタキシャル成長
層との間の領域にＮ型不純物拡散領域を形成し、このＮ
型不純物拡散領域に接触するように上記ゲート電極を形
成すれば、接合型の電界効果トランジスタが得られる。
この場合には、炭化シリコン結晶層はＰ型とされ、ソー
ス用およびドレイン用の炭化シリコンエピタキシャル成
長層はＰ型とされる。その結果、Ｐチャネル・デプレッ
ション型の電界効果トランジスタが得られる。

【００２１】なお、炭化シリコン結晶中へのＮ型不純物
の拡散は比較的容易であるから、上記のような接合型電
界効果トランジスタの製造が困難になることはない。ま
た、上記ゲート電極を、上記ソース用炭化シリコンエピ
タキシャル成長層とドレイン用炭化シリコンエピタキシ
ャル成長層との間において上記炭化シリコン結晶層の表
面にショットキ接触するショットキゲート電極とすれ
ば、ショットキゲート型電界効果トランジスタが構成さ
れる。

【００２２】さらに、上記炭化シリコン結晶層の表面に
所定の間隔を開けて一対のリセスを形成し、この一対の
リセス内に上記ソース用炭化シリコンエピタキシャル成
長層およびドイレン用炭化シリコンエピタキシャル成長
層をそれぞれ設けてもよい。この構成によれば、ソース
・ドレインとなる一対の炭化シリコンエピタキシャル成
長層はリセス内に埋め込まれるから、表面を平坦化する
ことができる。

【００２３】なお、上記炭化シリコン結晶層と上記ソー
ス用炭化シリコンエピタキシャル成長層およびドレイン
用炭化シリコンエピタキシャル成長層とを等しい導電型
とすれば、デプレッション型の電界効果トランジスタが
得られる。また、上記炭化シリコン結晶層と上記ソース
用炭化シリコンエピタキシャル成長層およびドレイン用
炭化シリコンエピタキシャル成長層とを異なる導電型と
すれば、エンハンスメント型の電界効果トランジスタが
得られる。

【００２４】請求項２記載の発明は、基板上の所定領域
に形成された所定の導電型の第１炭化シリコン結晶層
と、上記第１炭化シリコン結晶層の表面に所定の間隔を
開けて形成され、所定の導電型を有する第１ソース用炭
化シリコンエピタキシャル成長層および第１ドレイン用
炭化シリコンエピタキシャル成長層と、この第１ソース
用炭化シリコンエピタキシャル成長層と第１ドレイン用
炭化シリコンエピタキシャル成長層との間に、上記第１
炭化シリコン結晶層に対向するように設けられた第１ゲ
ート電極と、上記基板上の別の所定領域に形成された所
定の導電型の第２炭化シリコン結晶層と、上記第２炭化
シリコン結晶層の表面に所定の間隔を開けて形成され、
上記第１ソース用炭化シリコンエピタキシャル成長層お
よび第１ドレイン用炭化シリコンエピタキシャル成長層
とは異なる導電型を有する第２ソース用炭化シリコンエ
ピタキシャル成長層および第２ドレイン用炭化シリコン
エピタキシャル成長層と、この第２ソース用炭化シリコ
ンエピタキシャル成長層と第２ドレイン用炭化シリコン
エピタキシャル成長層との間に、上記第２炭化シリコン
結晶層に対向するように設けられた第２ゲート電極とを
含むことを特徴とする半導体装置である。

【００２５】この半導体装置は、請求項４に記載されて
いるように、基板上の所定領域に所定の導電型の第１炭
化シリコン結晶層を形成する工程と、上記基板上の別の
所定領域に所定の導電型の第２炭化シリコン結晶層を形
成する工程と、上記第１炭化シリコン結晶層の表面に、
所定の間隔を開けて、所定の導電型に制御するための不
純物を添加しつつ第１ソース用炭化シリコンエピタキシ
ャル成長層および第１ドレイン用炭化シリコンエピタキ
シャル成長層を選択的に成長させる工程と、上記第２炭
化シリコン結晶層の表面に、所定の間隔を開けて、上記
第１ソース用炭化シリコンエピタキシャル成長層および
第１ドレイン用炭化シリコンエピタキシャル成長層とは
異なる導電型に制御するための不純物を添加しつつ第２
ソース用炭化シリコンエピタキシャル成長層および第２
ドレイン用炭化シリコンエピタキシャル成長層を選択的
に成長させる工程と、上記第１ソース用炭化シリコンエ
ピタキシャル成長層と第１ドレイン用炭化シリコンエピ
タキシャル成長層との間に、上記第１炭化シリコン結晶
層に対向するように第１ゲート電極を形成する工程と、
上記第２ソース用炭化シリコンエピタキシャル成長層と
第２ドレイン用炭化シリコンエピタキシャル成長層との
間に、上記第２炭化シリコン結晶層に対向するように第
２ゲート電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法により製造することができる。

【００２６】これにより、第１炭化シリコン結晶層と第
２炭化シリコン結晶層との各領域で異なる形式の電界効
果トランジスタが形成されるから、炭化シリコンを用い
たＣＭＯＳ半導体装置が得られる。この場合に、ソース
・ドレインの導電型の制御のために不純物拡散法を用い
る必要がなく、エピタキシャル成長時における不純物の
添加によって、これらの導電型を制御できる。そのた
め、上記の構成の半導体装置は、容易に製造できる。

【００２７】なお、上記第１炭化シリコン結晶層の表面
に所定の間隔を開けて一対の第１リセスを形成し、この
一対の第１リセス内に上記第１ソース用炭化シリコンエ
ピタキシャル成長層および第１ドイレン用炭化シリコン
エピタキシャル成長層をそれぞれ設けるとともに、上記
第２炭化シリコン結晶層の表面には所定の間隔を開けて
一対の第２リセスを形成し、この一対の第２リセス内に
上記第２ソース用炭化シリコンエピタキシャル成長層お
よび第２ドイレン用炭化シリコンエピタキシャル成長層
を設けてもよい。

【００２８】この構成によれば、表面を平坦化すること
ができる。また、上記第１炭化シリコン結晶層と上記第
１ソース用炭化シリコンエピタキシャル成長層および第
１ドレイン用炭化シリコンエピタキシャル成長層とを等
しい導電型とし、上記第２炭化シリコン結晶層と上記第
２ソース用炭化シリコンエピタキシャル成長層および第
２ドレイン用炭化シリコンエピタキシャル成長層とを等
しい導電型とすれば、第１炭化シリコン結晶層および第
２炭化シリコン結晶層の各領域で、デプレッション型の
電界効果トランジスタが得られる。

【００２９】さらに、上記第１炭化シリコン結晶層と上
記第１ソース用炭化シリコンエピタキシャル成長層およ
び第１ドレイン用炭化シリコンエピタキシャル成長層と
を異なる導電型とし、上記第２炭化シリコン結晶層と上
記第２ソース用炭化シリコンエピタキシャル成長層およ
び第２ドレイン用炭化シリコンエピタキシャル成長層と
を異なる導電型とすれば、第１炭化シリコン結晶層およ
び第２炭化シリコン結晶層の各領域で、エンハンスメン
ト型の電界効果トランジスタが得られる。

【００３０】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は本発明の一実施例のＭＯ
Ｓ型電界効果トランジスタの構成を示す断面図である。
シリコン基板３１上に炭化シリコン結晶層としてのＮ型
炭化シリコンエピタキシャル成長層３２が形成されてい
る。このエピタキシャル成長層３２の表面には、所定の
間隔を開けて一対のＰ型炭化シリコンエピタキシャル成
長層３３，３４が形成されている。炭化シリコンエピタ
キシャル成長層３３はソース領域となり、炭化シリコン
エピタキシャル成長層３４はドレイン領域となる。

【００３１】炭化シリコンエピタキシャル成長層３２上
にはさらに、一対の炭化シリコンエピタキシャル成長層
３３，３４上にそれぞれ窓３５，３６を有する酸化シリ
コン層３７が形成されている。窓３５，３６には、それ
ぞれソース電極３８およびドレイン電極３９が埋め込ま
れている。また、炭化シリコンエピタキシャル成長層３
３，３４の間のエピタキシャル成長層３２はチャネル領
域４０となる。このチャネル領域４０の上部には、酸化
シリコン層３７の表面にゲート電極４１が形成されてい
る。

【００３２】この構成により、ゲート電極４１とエピタ
キシャル成長層３２との間に、ゲート電極４１側が負と
なる電圧を印加すると、チャネル領域４０におけるＮ型
エピタキシャル層３２の表面に正孔が誘導される。これ
により、Ｐ型炭化シリコンエピタキシャル成長層３３，
３４間を接続するチャネルが形成されることになる。す
なわち、この電界効果トランジスタは、Ｐチャネル・エ
ンハンスメント型のものである。

【００３３】本実施例では、ソース・ドレインは、Ｐ型
炭化シリコンエピタキシャル成長層３３，３４で構成さ
れている。すなわち、イオン注入や熱拡散法などのよう
な不純物拡散法によりソース・ドレインの各領域が形成
されているのではなく、これらは、不純物を添加して導
電型がＰ型に制御されたエピタキシャル成長層により構
成されている。エピタキシャル成長時における導電型の
制御は、Ｐ型およびＮ型のいずれであっても困難となる
ことはないから、上記の電界効果トランジスタの製造が
困難になることはない。

【００３４】図２は上記の電界効果トランジスタの製造
方法を工程順に示す断面図である。先ず、図２(a) に示
すように、シリコン基板３１の表面にＮ型不純物として
Ｎ₂を添加しながら炭化シリコンがエピタキシャル成長
させられて、Ｎ型炭化シリコンエピタキシャル成長層３
２が形成される。次に、図２(b) に示すように、酸化シ
リコン層３７Ａがたとえば熱酸化法により形成される。
この酸化シリコン層３７Ａには、ソース・ドレイン形成
位置に窓４５，４６が形成される。この窓４５，４６か
ら露出した炭化シリコンエピタキシャル成長層３２の各
表面は、ＨＣｌガスによりエッチングされて清浄化され
る。

【００３５】この清浄化されたエピタキシャル成長層３
２の表面を種結晶として、図２(c)に示すように、Ｐ型
不純物であるＡｌを添加しながら、Ｐ型炭化シリコンエ
ピタキシャル成長層３３，３４が形成される。このと
き、酸化シリコン層３７Ａの表面には炭化シリコン結晶
は成長しないから、窓４５，４６の各位置に、炭化シリ
コン結晶を良好に選択成長させることができる。炭化シ
リコンのエピタキシャル成長は、Ｓｉ₂ Ｈ₆ およびＣ₂
Ｈ₂ を原料ガスとして用いたＣＶＤ法（化学的気相成長
法）により行われる。

【００３６】次に、図２(d) に示すように、熱酸化法に
より酸化シリコン層３７Ａが成長させられ、ゲート絶縁
膜として必要な膜厚の酸化シリコン層３７が形成され
る。この酸化シリコン層３７には、フォトエッチング技
術により、エピタキシャル成長層３３，３４の上部の領
域に、コンタクト孔３５，３６が形成される。このコン
タクト孔３５，３６に埋め込まれるようにソース電極３
８およびドレイン電極３９が形成される。さらに、エピ
タキシャル成長層３３，３４の間の領域にゲート電極４
１が形成される。このようにして図１に示す電界効果ト
ランジスタが得られる。

【００３７】上記の製造方法では、炭化シリコン結晶中
に不純物を拡散させる工程を含んでおらず、炭化シリコ
ンの導電型の制御は、専ら炭化シリコン結晶のエピタキ
シャル成長時にＰ型またはＮ型の不純物を添加するよう
にして行われている。このため、ソース・ドレインに対
応した炭化シリコンエピタキシャル成長層３３，３４の
導電型の制御を良好に行える。その結果、実施可能な製
造工程により、炭化シリコンを用いたＰチャネル型の電
界効果トランジスタを製造することができる。

【００３８】なお、エピタキシャル成長層３２をＰ型と
し、ソース用エピタキシャル成長層３３およびドレイン
用エピタキシャル成長層３４をＮ型にすれば、Ｎチャネ
ル型のＭＯＳ型電界効果トランジスタが得られる。この
場合に、炭化シリコンの導電型の制御が困難になること
がないのは、上記の場合と同様である。また、上述の例
では、シリコン基板３１を用いているが、これに代えて
炭化シリコン基板が用いられてもよい。

【００３９】図３は、本発明の第２実施例の電界効果ト
ランジスタの構成を示す断面図である。この電界効果ト
ランジスタは、Ｐチャネル・エンハンスメント型のもの
であり、シリコン基板５１上に炭化シリコン結晶層とし
てのＮ型炭化シリコンエピタキシャル成長層５２を有し
ている。このＮ型炭化シリコンエピタキシャル成長層５
２の表面には、所定の間隔を開けて一対のリセス５３，
５４が形成されており、このリセス５３，５４内にソー
ス・ドレインとなるＰ型炭化シリコンエピタキシャル成
長層５５，５６がそれぞれ埋め込まれている。

【００４０】エピタキシャル成長層５５，５６および５
２の表面を覆うように、酸化シリコン層５７が形成され
ている。この酸化シリコン層５７において、エピタキシ
ャル成長層５５，５６の上部の位置には、コンタクト孔
５８，５９が形成されており、このコンタクト孔５８，
５９にそれぞれソース電極６０およびドレイン電極６１
が埋め込まれている。

【００４１】Ｎ型炭化シリコンエピタキシャル成長層５
２においてＰ型炭化シリコンエピタキシャル成長層５
５，５６の間の領域は、チャネル領域６２となる。この
チャネル領域６２の上部には、上記酸化シリコン層５７
に積層してゲート電極６３が形成されている。この構成
では、ソース・ドレインとなるＰ型炭化シリコンエピタ
キシャル成長層５５，５６がＮ型炭化シリコンエピタキ
シャル成長層５２に形成されたリセス５３，５４に埋め
込まれているから、表面の平坦化が図られる。なお、動
作原理は、上記の第１実施例と同様である。

【００４２】図４は図３に示された電界効果トランジス
タの製造方法を工程順に示す断面図である。先ず図４
(a) に示すように、シリコン基板５１の表面にＮ型炭化
シリコンエピタキシャル成長層５２が形成され、さら
に、図４(b) に示すように所定の間隔を開けて窓６５，
６６を有する酸化シリコン層５７Ａが形成される。この
窓６５，６６から露出するＮ型炭化シリコンエピタキシ
ャル成長層５２の表面は、ＨＣｌによるガスエッチによ
り、表面が清浄化される。この清浄化のためのガスエッ
チングを、上記の第１実施例の電界効果トランジスタを
製造するときよりも長時間に渡って行うと、図４(c) に
示すように、エピタキシャル成長層５２の表面に、リセ
ス５３，５４が形成される。

【００４３】次に、図４(d) に示すように、リセス５
３，５４の各底面を種結晶として、Ｐ型炭化シリコンエ
ピタキシャル成長層５５，５６が選択的にエピタキシャ
ル成長させられる。そして、図４(e) に示すように、酸
化シリコン層５７Ａが、熱酸化法によって、ゲート絶縁
膜に必要な膜厚まで成長させられ、酸化シリコン層５７
となる。この酸化シリコン層５７には、Ｐ型炭化シリコ
ンエピタキシャル成長層５５，５６の上部に対応する位
置にコンタクト孔５８，５９が形成される。このコンタ
クト孔５８，５９にソース電極６０，６１がそれぞれ埋
め込まれる。そして、チャネル領域５６の上部にゲート
電極６３が形成されて、図３に示す電界効果トランジス
タが得られる。

【００４４】なお、エピタキシャル成長層５２をＰ型と
し、ソース用エピタキシャル成長層５５およびドレイン
用エピタキシャル成長層５６をＮ型にすれば、Ｎチャネ
ル型のＭＯＳ型電界効果トランジスタが得られる。ま
た、上述の例では、シリコン基板５１に代えて炭化シリ
コン基板を用いても、同様な作用効果が得られる。

【００４５】図５は本発明の第３実施例の電界効果トラ
ンジスタの構成を示す断面図である。本実施例の電界効
果トランジスタは、Ｐチャネル・デプレッション型のも
のである。すなわち、Ｎ型炭化シリコン基板７１の表面
に、薄いＰ型炭化シリコンエピタキシャル成長層７２が
形成されており、その表面に所定の間隔を開けてソース
・ドレインに対応したＰ型炭化シリコンエピタキシャル
成長層７３，７４が形成されている。

【００４６】そして、エピタキシャル成長層７２，７
３，７４の表面を被覆するように、酸化シリコン層７５
が形成されている。この酸化シリコン層７５において、
エピタキシャル成長層７３，７４の上部の位置には、コ
ンタクト孔７６，７７が形成されている。このコンタク
ト孔７６，７７には、それぞれソース電極７８およびド
レイン電極７９が埋め込まれている。

【００４７】エピタキシャル成長層７２においてソース
・ドレインに対応したエピタキシャル成長層７３，７４
の間の領域は、チャネル領域８０となる。このチャネル
領域７５の上部には、酸化シリコン層７５に積層された
ゲート電極８１が設けられている。この構成では、チャ
ネル領域８０およびソース・ドレインに対応するエピタ
キシャル成長層７３，７４はいずれもＰ型であるから、
ゲート電極８１に電圧を印加していない状態では、ソー
ス・ドレイン間は導通状態にある。そして、ゲート電極
８１に正の電圧を印加すると、チャネル領域８０におい
て空乏層が広がる。したがって、空乏層の広がりをゲー
ト電極８１への印加電圧により制御すれば、ソース・ド
レイン間の電流を制御できる。

【００４８】本実施例の電界効果トランジスタにおいて
も、炭化シリコン結晶の導電型の制御は、専らエピタキ
シャル成長時における不純物の添加により行えるから、
その製造に困難が伴うことはない。なお、本実施例の電
界効果トランジスタの製造には、上記の図２に示された
製造工程の類似の工程を採用できる。すなわち、シリコ
ン基板に代えてＮ型炭化シリコン基板を用い、この基板
上にＰ型炭化シリコンエピタキシャル成長層を形成すれ
ばよい。

【００４９】また、各部の導電型をＰ型とＮ型とで交換
すれば、Ｎチャネル・デプレッション型の電界効果トラ
ンジスタが得られる。さらに、エピタキシャル成長層７
２の表面に一対のリセスを形成して、このリセス内にソ
ース用炭化シリコンエピタキシャル成長層７３およびド
レイン用炭化シリコンエピタキシャル成長層７４を埋め
込んで、表面を平坦化してもよい。

【００５０】図６は本発明の第４実施例の電界効果トラ
ンジスタの構成を示す断面図である。この電界効果トラ
ンジスタは、Ｐチャネル・デプレッション型のものであ
り、いわゆる接合型電界効果トランジスタである。すな
わち、Ｎ型炭化シリコン基板９１上にＰ型炭化シリコン
エピタキシャル成長層９２が形成されており、その表面
に所定の間隔を開けてソース・ドレインとなるＰ型炭化
シリコンエピタキシャル成長層９３，９４が形成されて
いる。Ｐ型炭化シリコンエピタキシャル成長層９２にお
いて、Ｐ型炭化シリコンエピタキシャル成長層９３，９
４の間の所定位置には、Ｎ型不純物を拡散して形成した
Ｎ型不純物拡散層９５が設けられている。

【００５１】エピタキシャル成長層９２，９３，９４の
各表面は、酸化シリコン層９７で被覆されている。この
酸化シリコン層９７において、ソース・ドレインに対応
したＰ型炭化シリコンエピタキシャル成長層９３，９４
の上部には、コンタクト孔９８，９９が形成されてい
る。このコンタクト孔９８，９９に、それぞれソース電
極１００およびドレイン電極１０１が埋め込まれてい
る。また、酸化シリコン層９７においてＮ型不純物拡散
層９５の上部にはコンタクト孔１０２が形成されてお
り、このコンタクト孔１０２にゲート電極１０３が埋め
込まれている。

【００５２】この構成により、ゲート電極１０３とエピ
タキシャル成長層９２との間に、ゲート電極１０３側が
正となる電圧を印加すると、Ｎ型拡散層９５とＰ型炭化
シリコンエピタキシャル成長層９２とのＰＮ接合界面か
ら空乏層が広がる。この空乏層の広がりは、ゲート電極
１０３への印加電圧により制御できるから、これによ
り、ソース・ドレイン間の電流を制御できる。

【００５３】図７は図６に示された電界効果トランジス
タの製造方法を工程順に示す断面図である。先ず、図７
(a) に示すように、Ｎ型炭化シリコン基板９１の表面に
Ｐ型不純物であるＡｌを添加しながら炭化シリコン結晶
がエピタキシャル成長させられ、Ｐ型炭化シリコンエピ
タキシャル成長層９２が形成される。そして、このエピ
タキシャル成長層９２の表面に、所定の間隔を開けて窓
１０５，１０６を有する酸化シリコン層９７Ａが形成さ
れる。この窓１０５，１０６から露出するエピタキシャ
ル成長層９２の表面はＨＣｌガスによるガスエッチによ
り清浄化される。

【００５４】次に、図７(b) に示すように、窓１０５，
１０６から露出するエピタキシャル成長層９２を種結晶
として炭化シリコン結晶のエピタキシャル成長が行われ
る。このエピタキシャル成長の際にはＰ型不純物である
Ａｌが添加され、これにより、ソース・ドレインに対応
したＰ型炭化シリコンエピタキシャル成長層９３，９４
が選択的に形成される。

【００５５】次いで、図７(c) に示すように、エピタキ
シャル成長層９３，９４などを被覆する酸化シリコン層
９７が形成され、この酸化シリコン層９７にコンタクト
孔１０２が形成される。この状態で、酸化シリコン層９
７をマスクとして、Ｎイオンがエピタキシャル成長層９
２に注入され、さらに熱処理が行われることにより、コ
ンタクト孔１０２の下部にＮ型不純物拡散層９５が形成
される。

【００５６】次に、図７(d) に示すように、酸化シリコ
ン９７においてエピタキシャル成長層９３，９４の上部
に対応する位置にコンタクト孔９８，９９が形成され
る。そして、これらのコンタクト孔９８，９９および上
記のコンタクト孔１０２にそれぞれ金属が埋め込まれ、
これらの金属がソース電極１００、ドレイン電極１０１
およびゲート電極１０３となる。このようにして、図６
の構成の電界効果トランジスタが得られる。

【００５７】この製造工程では、炭化シリコンの導電型
をＮ型に制御するためにイオン注入法による不純物拡散
を行っている。しかし、炭化シリコンの導電型のＰ型へ
の制御は、エピタキシャル成長時における不純物の添加
により達成されている。Ｎ型不純物を炭化シリコン結晶
中に拡散することはさほど困難ではないから、結局、上
記の製造方法に困難が伴うことはない。

【００５８】なお、本実施例の構成において、エピタキ
シャル成長層９２に一対のリセスを形成し、このリセス
内にソース・ドレインとなるＰ型炭化シリコンエピタキ
シャル成長層９３，９４を埋め込むようにすれば、表面
の平坦化が図られる。図８は本発明の第５実施例の電界
効果トランジスタの構成を示す断面図である。この電界
効果トランジスタは、Ｎチャネル・デプレッション型の
ものであり、Ｐ型炭化シリコン基板１７１上に、Ｎ型炭
化シリコンエピタキシャル成長層１７２を有し、その表
面に所定の間隔を開けてソース・ドレインとなるＮ型炭
化シリコンエピタキシャル成長層１７３，１７４が形成
されている。このＮ型炭化シリコンエピタキシャル成長
層１７３，１７４およびＮ型炭化シリコンエピタキシャ
ル成長層１７２の表面は、酸化シリコン層１７５で被覆
されている。この酸化シリコン層１７５には、Ｎ型炭化
シリコンエピタキシャル成長層１７３，１７４の上部、
およびこれらの間の所定位置にコンタクト孔１７６，１
７７，１７８が形成されている。

【００５９】コンタクト孔１７６，１７７には、それぞ
れソース電極１７９，１８０が形成されている。そし
て、コンタクト孔１７８には、Ｎ型炭化シリコンエピタ
キシャル成長層１７２にショットキ接触するショットキ
ゲート電極１９０が形成されている。この構成により、
ショットキゲート電極１９０とエピタキシャル成長層１
７２との間に、ショットキゲート電極１９０側が負とな
る電圧を印加すると、Ｎ型炭化シリコンエピタキシャル
成長層１７２の表面から空乏層が広がる。したがって、
ショットキゲート電極１９０への印加電圧を変化させて
空乏層の広がりを制御することにより、ソース・ドレイ
ン間の電流を調整できる。

【００６０】このように本実施例においても、炭化シリ
コン結晶中に不純物を拡散させる拡散技術を用いること
なく、Ｎチャネル型電界効果トランジスタが実現され
る。なお、本実施例の電界効果トランジスタは、上記の
図７に示された第４実施例と同様に形成したＮチャネル
型の電界効果トランジスタの製造工程において、Ｎ型エ
ピタキシャル成長層内に不純物を拡散させる工程（図７
(c) 参照。）を省くとともに、ショットキゲート電極を
形成する工程を設けることにより製造できる。

【００６１】図９は本発明の第６実施例の構成を示す断
面図である。この図９には、ＣＭＯＳ集積回路素子の一
部の断面構造が示されている。すなわち、シリコン基板
１１１上の領域は、酸化シリコン層１１２により、領域
ＡＮ，ＡＰに区分されている。領域ＡＮはＮチャネル型
の電界効果トランジスタが形成される領域であり、領域
ＡＰは、Ｐチャネル型の電界効果トランジスが形成され
る領域である。

【００６２】領域ＡＮでは、基板１１１上に、第１炭化
シリコンエピタキシャル成長層であるＰ型炭化シリコン
エピタキシャル成長層１１３が形成されている。また、
領域ＡＰでは基板１１１上に、第２炭化シリコンエピタ
キシャル成長層であるＮ型炭化シリコンエピタキシャル
成長層１１４が形成されている。領域ＡＮにおいては、
Ｐ型エピタキシャル成長層１１３の表面に所定の間隔を
開けて、ソース・ドレインとなるＮ型炭化シリコンエピ
タキシャル成長層１１５，１１６が形成されている。さ
らに、Ｐ型エピタキシャル成長層１１３の電位を制御す
るための電極を取り出すために、Ｐ型炭化シリコンエピ
タキシャル成長層１１７も形成されている。上記Ｎ型炭
化シリコンエピタキシャル成長層１１５は第１ソース用
炭化シリコンエピタキシャル成長層に相当し、Ｎ型炭化
シリコンエピタキシャル成長層１１６は第１ドレイン用
炭化シリコンエピタキシャル成長層に相当する。

【００６３】Ｐ型エピタキシャル成長層１１３およびＮ
型エピタキシャル成長層１１５，１１６ならびにＰ型エ
ピタキシャル成長層１１７を被覆するように酸化シリコ
ン層１１８が形成されている。この酸化シリコン層１１
８において、エピタキシャル成長層１１５，１１６，１
１７の各上部にはコンタクト孔１１９，１２０，１２１
がそれぞれ形成されており、こられのコンタクト孔には
それぞれソース電極１２２、ドレイン電極１２３および
基板電位制御用電極１２４が埋め込まれている。

【００６４】また、ソース・ドレインに対応したＮ型炭
化シリコンエピタキシャル成長層１１５，１１６の間の
Ｐ型エピタキシャル成長層１１３はチャネル領域１２５
となる。このチャネル領域１２５の上部には、上記の酸
化シリコン層１１８に積層するようにゲート電極１２６
が形成されている。このゲート電極１２６が第１ゲート
電極である。

【００６５】このようにして、領域ＡＮでは、Ｎチャネ
ル・エンハンスメント型のＭＯＳ型電界効果トランジス
タが形成されている。一方、領域ＡＰでは、Ｎ型エピタ
キシャル成長層１１４の表面に、所定の間隔を開けて、
ソース・ドレインとなるＰ型炭化シリコンエピタキシャ
ル成長層１３５，１３６が形成されている。さらに、Ｎ
型エピタキシャル成長層１１４の電位を制御するための
電極を取り出すために、Ｎ型炭化シリコンエピタキシャ
ル成長層１３７も形成されている。上記Ｐ型炭化シリコ
ンエピタキシャル成長層１３５は第２ソース用炭化シリ
コンエピタキシャル成長層に相当し、Ｐ型炭化シリコン
エピタキシャル成長層１３６は第２ドレイン用炭化シリ
コンエピタキシャル成長層に相当する。

【００６６】Ｎ型エピタキシャル成長層１１４およびＰ
型エピタキシャル成長層１３５，１３６ならびにＮ型エ
ピタキシャル成長層１３７を被覆するように上述の酸化
シリコン層１１８が形成されている。この酸化シリコン
層１１８において、エピタキシャル成長層１３５，１３
６，１３７の各上部にはコンタクト孔１３９，１４０，
１４１がそれぞれ形成されており、こられのコンタクト
孔にはそれぞれソース電極１４２、ドレイン電極１４３
および基板電位制御用電極１４４が埋め込まれている。

【００６７】また、ソース・ドレインに対応したＰ型炭
化シリコンエピタキシャル成長層１３５，１３６の間の
Ｎ型エピタキシャル成長層１１４はチャネル領域１４５
となる。このチャネル領域１４５の上部には、上記の酸
化シリコン層１１８に積層するようにゲート電極１４６
が形成されている。このゲート電極１４６が第２ゲート
電極である。

【００６８】このようにして、領域ＡＰでは、Ｐチャネ
ル・エンハンスメント型のＭＯＳ型電界効果トランジス
タが形成されている。以上のようにして、１つのシリコ
ン基板１１１の表面に炭化シリコン結晶を用いたＰチャ
ネル型およびＮチャネル型の各形式のトランジスタが形
成され、結果として、ＣＭＯＳ集積回路素子が実現され
る。そして、ソース・ドレインはいずれも炭化シリコン
のエピタキシャル成長層で構成されているから、Ｐ型不
純物の拡散工程を経ることなく上記のＣＭＯＳ集積回路
素子を製造することができる。

【００６９】図１０および図１１は、図９に示されたＣ
ＭＯＳ集積回路素子の製造方法を工程順に示す断面図で
ある。先ず、図１０(a) に示すように、シリコン基板１
１１上に酸化シリコン膜１１２が形成され、この酸化シ
リコン膜１１２の領域ＡＮ（図９参照。）に相当する領
域に窓１５１が形成される。次に、窓１５１から露出す
るシリコン基板１１１の表面を清浄化した後に、この窓
１５１から露出するシリコン基板１１１の表面を種結晶
としたエピタキシャル成長により、図１０(b) に示すよ
うに、窓１５１の内部に、Ｐ型炭化シリコンエピタキシ
ャル成長層１１３が選択的にエピタキシャル成長させら
れる。この炭化シリコンのエピタキシャル成長において
は、Ｐ型不純物であるＡｌが添加される。

【００７０】次に、図１０(c) に示すように、Ｐ型炭化
シリコンエピタキシャル成長層１１３を被覆するように
酸化シリコン層１５２が形成される。そして、この酸化
シリコン層１５２と上記の酸化シリコン層１５１とに、
領域ＡＰ（図９参照。）に対応した窓１５３が形成さ
れ、この窓１５３から露出するシリコン基板１１１の表
面が清浄化される。

【００７１】次いで、図１０(d) に示すように、窓１５
３から露出するシリコン基板１１１の表面を種結晶とし
て、Ｎ型の炭化シリコンエピタキシャル成長層１１４が
形成される。このエピタキシャル成長の際には、Ｎ型不
純物であるＮ₂ が添加される。Ｎ型炭化シリコンエピタ
キシャル成長層１１４が形成されると、次に、図１０
(e) に示すように、熱酸化法によって、全面を被覆する
酸化シリコン層１５５が形成され、この酸化シリコン層
１５５において、Ｐ型炭化シリコンエピタキシャル成長
層を形成すべき領域に、窓１５６，１５７，１５８が形
成される。

【００７２】そして、図１１(f) に示すように、窓１５
６，１５７，１５８内に炭化シリコン結晶がエピタキシ
ャル成長させられ、Ｐ型炭化シリコンエピタキシャル成
長層１１７，１３５，１３６が形成される。このエピタ
キシャル成長時には、Ｐ型不純物であるＡｌが添加され
る。次に、図１１(g) に示すように、Ｐ型炭化シリコン
エピタキシャル成長層１１７，１３５，１３６などを被
覆する酸化シリコン層１５９が形成され、この酸化シリ
コン層１５９においてＮ型炭化シリコンエピタキシャル
成長層を形成すべき位置に窓１６０，１６１，１６２が
形成される。

【００７３】そして、図１１(h) に示すように、窓１６
０，１６１，１６２の内部にＮ型不純物を添加しながら
炭化シリコンエピタキシャル成長層が成長させられ、こ
れらがＮ型炭化シリコンエピタキシャル成長層１１５，
１１６，１３７となる。このエピタキシャル成長時に
は、Ｎ型不純物であるＮ₂ が添加される。次に、図１１
(i) に示すように、全面に酸化シリコン層１１８が形成
され、この酸化シリコン層１１８のエピタキシャル成長
層１１５，１１６，１１７，１３５，１３６，１３７の
それぞれの上部に対応する位置に、コンタクト孔１１
９，１２０，１２１，１３９，１４０，１４１が形成さ
れる。

【００７４】そして、図１１(j) に示すようにコンタク
ト孔１１９，１２０，１２１，１３９，１４０，１４１
内に、ソース、ドレインおよび基板電圧制御用の各電極
１２２，１２３，１２４，１４２，１４３，１４４が形
成されるとともに、Ｎ型エピタキシャル成長層１１５，
１１６間およびＰ型エピタキシャル成長層１３５，１３
６のそれぞれの間に、ゲート電極１２６，１４６が形成
される。

【００７５】このようにして、図９に示すＣＭＯＳ集積
回路素子が得られる。以上のように本実施例によれば、
ＣＭＯＳ集積回路素子を作成する際に、炭化シリコン結
晶層への不純物の拡散技術を用いる必要がない。すなわ
ち、炭化シリコン結晶の導電型の制御は、専ら、炭化シ
リコン結晶のエピタキシャル成長時に不純物を添加する
ことによって達成される。そのため、炭化シリコン結晶
を用いてＰチャネル型およびＮチャネル型のいずれの形
式のＭＯＳ型トランジスタをも作成することができ、そ
の結果、ＣＭＯＳ集積回路素子を炭化シリコンを用いて
作成することができる。

【００７６】なお、本実施例では、上述の図１に示され
た第１実施例の構成の電界効果トランジスタの構成を応
用してＣＭＯＳ集積回路素子を構成しているが、たとえ
ば、図３のような表面を平坦化した構成の電界効果トラ
ンジスタの構成を採用してＣＭＯＳ集積回路素子を形成
してもよい。この場合の構成は、図１２に示されてい
る。この図１２において、上記の図９に示された各部に
対応する部分には同一の参照符号を付して示す。

【００７７】この構成では、Ｐ型炭化シリコンエピタキ
シャル成長層１１３に所定間隔を開けて一対の第１リセ
ス１８１，１８２が形成されている。そして、Ｎ型炭化
シリコンエピタキシャル成長層１１４には所定間隔を開
けて一対の第２リセス１８３，１８４が形成されてい
る。第１リセス１８１，１８２にはそれぞれソース・ド
レイン用Ｎ型炭化シリコンエピタキシャル成長層１１
５，１１７が埋め込まれており、第２リセス１８３，１
８４にはそれぞれソース・ドレイン用Ｐ型炭化シリコン
エピタキシャル成長層１３５，１３６が埋め込まれてい
る。また、Ｐ型炭化シリコンエピタキシャル成長層１１
７およびＮ型炭化シリコンエピタキシャル成長層１３７
も、それぞれリセス１８５，１８６に埋め込まれてい
る。このようにして、表面が平坦化される。

【００７８】なお、このような構造を作成するには、上
記の図１０および図１１に示された製造方法に若干の変
更を加えればよい。すなわち、図１０(e) の酸化シリコ
ン層１５５に形成された窓１５６，１５７，１５８から
露出するエピタキシャル成長層１１３，１１４の表面、
および、図１１(g) の酸化シリコン層１５９に形成され
た窓１６０，１６１，１６２から露出するエピタキシャ
ル成長層１１３，１１４の表面をＨＣｌでガスエッチン
グし、エピタキシャル成長層１１３の表面に一対の第１
リセス１８１，１８２およびリセス１８５を形成し、エ
ピタキシャル成長層１１４の表面に一対の第２リセス１
８３，１８４およびリセス１８６を形成すればよい。

【００７９】そのほか、シリコン基板１１１に代えて炭
化シリコン基板が用いられてもよい。また、上記の図５
や図８に示された構成の電界効果トランジスタの構造
も、ＣＭＯＳ集積回路素子に応用することができる。本
発明の実施例の説明は以上のとおりであるが、本発明は
上記の各実施例に限定されるものではない。たとえば、
上記の実施例では、電界効果トランジスタやＣＭＯＳ集
積回路素子について説明したが、本発明によれば、炭化
シリコンを用いてＰＭＯＳ集積回路素子やＮＭＯＳ集積
回路素子を構成することもできる。

【００８０】その他、本発明の要旨を変更しない範囲で
種々の変更を施すことができる。

【００８１】

【発明の効果】以上のように本発明によれば、炭化シリ
コンを用いてＰチャネル型およびＮチャネル型のいずれ
の形式の電界効果トランジスタをも構成することができ
るから、炭化シリコンを用いた種々の半導体装置を構成
することができるようになる。その結果、炭化シリコン
の種々の特性を生かして、あらゆる分野の半導体装置に
対して炭化シリコンを応用することができるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の電界効果トランジスタの
構成を示す断面図である。

【図２】上記第１実施例の電界効果トランジスタの製造
方法を工程順に示す断面図である。

【図３】本発明の第２実施例の電界効果トランジスタの
構成を示す断面図である。

【図４】上記第２実施例の電界効果トランジスタの製造
方法を工程順に示す断面図である。

【図５】本発明の第３実施例の電界効果トランジスタの
構成を示す断面図である。

【図６】本発明の第４実施例の電界効果トランジスタの
構成を示す断面図である。

【図７】上記第４実施例の電界効果トランジスタの製造
方法を工程順に示す断面図である。

【図８】本発明の第５実施例の電界効果トランジスタの
構成を示す断面図である。

【図９】本発明の第６実施例のＣＭＯＳ集積回路素子の
一部の構成を示す断面図である。

【図１０】上記第６実施例のＣＭＯＳ集積回路素子の製
造方法を工程順に示す断面図である。

【図１１】図１０に示された工程に続く製造工程を示す
断面図である。

【図１２】本発明の第７実施例のＣＭＯＳ集積回路素子
の構成を示す断面図である。

【図１３】炭化シリコンを用いたＭＯＳ型電界効果トラ
ンジスタの従来技術の構成を示す断面図である。

【図１４】炭化シリコンを用いたＭＯＳ型電界効果トラ
ンジスタの他の従来技術の構成を示す断面図である。

【符号の説明】

３２ Ｎ型炭化シリコンエピタキシャル成長層 ３３ ソース用Ｐ型炭化シリコンエピタキシャル成
長層 ３４ ドレイン用Ｐ型炭化シリコンエピタキシャル
成長層 ４０ チャネル領域 ４１ ゲート電極 ５２ Ｎ型炭化シリコンエピタキシャル成長層 ５３ リセス ５４ リセス ５５ ソース用Ｐ型炭化シリコンエピタキシャル成
長層 ５６ ドレイン用Ｐ型炭化シリコンエピタキシャル
成長層 ６２ チャネル領域 ６３ ゲート電極 ７２ Ｐ型炭化シリコンエピタキシャル成長層 ７３ ソース用Ｐ型炭化シリコンエピタキシャル成
長層 ７４ ドレイン用Ｐ型炭化シリコンエピタキシャル
成長層 ８０ チャネル領域 ８１ ゲート電極 ９２ Ｐ型炭化シリコンエピタキシャル成長層 ９３ ソース用Ｐ型炭化シリコンエピタキシャル成
長層 ９４ ドレイン用Ｐ型炭化シリコンエピタキシャル
成長層 ９５ Ｎ型不純物拡散層 １０３ ゲート電極 １７２ Ｐ型炭化シリコンエピタキシャル成長層 １７３ ソース用Ｐ型炭化シリコンエピタキシャル成
長層 １７４ ドレイン用Ｐ型炭化シリコンエピタキシャル
成長層 １９０ ショットキゲート電極 １１３ Ｐ型炭化シリコンエピタキシャル成長層 １１４ Ｎ型炭化シリコンエピタキシャル成長層 １１５ ソース用Ｎ型炭化シリコンエピタキシャル成
長層 １１６ ドレイン用Ｎ型炭化シリコンエピタキシャル
成長層 １２５ チャネル領域 １２６ ゲート電極 １３５ ソース用Ｐ型炭化シリコンエピタキシャル成
長層 １３６ ドレイン用Ｐ型炭化シリコンエピタキシャル
成長層 １４５ チャネル領域 １４６ ゲート電極 １８１ 第１リセス １８２ 第１リセス １８３ 第２リセス １８４ 第２リセス

Claims (4)

【特許請求の範囲】
1. 【請求項１】所定の導電型の炭化シリコン結晶層と、 この炭化シリコン結晶層の表面に所定の間隔を開けて形
   成され、所定の導電型に制御されたソース用炭化シリコ
   ンエピタキシャル成長層およびドレイン用炭化シリコン
   エピタキシャル成長層と、 このソース用炭化シリコンエピタキシャル成長層とドレ
   イン用炭化シリコンエピタキシャル成長層との間に、上
   記炭化シリコン結晶層に対向するように設けられたゲー
   ト電極とを含むことを特徴とする半導体装置。
2. 【請求項２】基板上の所定領域に形成された所定の導電
   型の第１炭化シリコン結晶層と、 上記第１炭化シリコン結晶層の表面に所定の間隔を開け
   て形成され、所定の導電型を有する第１ソース用炭化シ
   リコンエピタキシャル成長層および第１ドレイン用炭化
   シリコンエピタキシャル成長層と、 この第１ソース用炭化シリコンエピタキシャル成長層と
   第１ドレイン用炭化シリコンエピタキシャル成長層との
   間に、上記第１炭化シリコン結晶層に対向するように設
   けられた第１ゲート電極と、 上記基板上の別の所定領域に形成された所定の導電型の
   第２炭化シリコン結晶層と、 上記第２炭化シリコン結晶層の表面に所定の間隔を開け
   て形成され、上記第１ソース用炭化シリコンエピタキシ
   ャル成長層および第１ドレイン用炭化シリコンエピタキ
   シャル成長層とは異なる導電型を有する第２ソース用炭
   化シリコンエピタキシャル成長層および第２ドレイン用
   炭化シリコンエピタキシャル成長層と、 この第２ソース用炭化シリコンエピタキシャル成長層と
   第２ドレイン用炭化シリコンエピタキシャル成長層との
   間に、上記第２炭化シリコン結晶層に対向するように設
   けられた第２ゲート電極とを含むことを特徴とする半導
   体装置。
3. 【請求項３】所定の導電型の炭化シリコン結晶層の表面
   に、所定の間隔を開けて、所定の導電型に制御するため
   の不純物を添加しつつ一対の炭化シリコンエピタキシャ
   ル成長層を選択的に成長させ、これらをソース・ドレイ
   ンとする工程と、 上記炭化シリコン結晶上において上記一対の炭化シリコ
   ンエピタキシャル成長層の間の領域にゲート電極を形成
   する工程とを含むことを特徴とする半導体装置の製造方
   法。
4. 【請求項４】基板上の所定領域に所定の導電型の第１炭
   化シリコン結晶層を形成する工程と、 上記基板上の別の所定領域に所定の導電型の第２炭化シ
   リコン結晶層を形成する工程と、 上記第１炭化シリコン結晶層の表面に、所定の間隔を開
   けて、所定の導電型に制御するための不純物を添加しつ
   つ第１ソース用炭化シリコンエピタキシャル成長層およ
   び第１ドレイン用炭化シリコンエピタキシャル成長層を
   選択的に成長させる工程と、 上記第２炭化シリコン結晶層の表面に所定の間隔を開け
   て、上記第１ソース用炭化シリコンエピタキシャル成長
   層および第１ドレイン用炭化シリコンエピタキシャル成
   長層とは異なる導電型に制御するための不純物を添加し
   つつ第２ソース用炭化シリコンエピタキシャル成長層お
   よび第２ドレイン用炭化シリコンエピタキシャル成長層
   を選択的に成長させる工程と、 上記第１ソース用炭化シリコンエピタキシャル成長層と
   第１ドレイン用炭化シリコンエピタキシャル成長層との
   間に、上記第１炭化シリコン結晶層に対向するように第
   １ゲート電極を形成する工程と、 上記第２ソース用炭化シリコンエピタキシャル成長層と
   第２ドレイン用炭化シリコンエピタキシャル成長層との
   間に、上記第２炭化シリコン結晶層に対向するように第
   ２ゲート電極を形成する工程とを含むことを特徴とする
   半導体装置の製造方法。